KR100587603B1 - 반도체 장치의 제조에서의 연마 방법 - Google Patents

반도체 장치의 제조에서의 연마 방법 Download PDF

Info

Publication number
KR100587603B1
KR100587603B1 KR1020040007494A KR20040007494A KR100587603B1 KR 100587603 B1 KR100587603 B1 KR 100587603B1 KR 1020040007494 A KR1020040007494 A KR 1020040007494A KR 20040007494 A KR20040007494 A KR 20040007494A KR 100587603 B1 KR100587603 B1 KR 100587603B1
Authority
KR
South Korea
Prior art keywords
slurry
polishing
chemical mechanical
mechanical polishing
film
Prior art date
Application number
KR1020040007494A
Other languages
English (en)
Other versions
KR20050079315A (ko
Inventor
박종혁
Original Assignee
매그나칩 반도체 유한회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 매그나칩 반도체 유한회사 filed Critical 매그나칩 반도체 유한회사
Priority to KR1020040007494A priority Critical patent/KR100587603B1/ko
Publication of KR20050079315A publication Critical patent/KR20050079315A/ko
Application granted granted Critical
Publication of KR100587603B1 publication Critical patent/KR100587603B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76819—Smoothing of the dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/32115—Planarisation
    • H01L21/3212—Planarisation by chemical mechanical polishing [CMP]

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

반도체 장치에 금속 배선으로 적용하기 위한 구리막을 연마하는 방법이 개시된다. 제1화학기계적 연마를 실시하여 구리막을 제거한 후, 제2화학기계적 연마를 실시하여 구리막의 연마에 의해 노출되는 장벽 금속막과 절연막을 차례로 제거한다. 이때, 상기 제1화학기계적 연마와 제2화학기계적 연마에서는 디싱 및 이로전에 대한 특성이 양호한 제1슬러리와, 연마 속도 및 단차 제거 능력이 양호한 제2슬러리를 사용한다. 따라서, 원하는 연마 속도와 단차 제거는 물론이고 디싱과 이로전이 거의 발생하지 않는다.

Description

반도체 장치의 제조에서의 연마 방법{method for polishing a processed object in a semiconductor fabricating}
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 금속 배선의 연마 방법을 설명하기 위한 단면도들이다.
본 발명은 반도체 장치의 제조에서의 연마 방법에 관한 것으로서, 보다 상세하게는 반도체 장치에 금속 배선으로 적용하기 위한 구리막을 연마하는 방법에 관한 것이다.
최근, 컴퓨터와 같은 정보 매체의 급속한 보급에 따라 반도체 장치도 비약적으로 발전하고 있다. 그 기능 면에 있어서, 반도체 장치는 고속으로 동작하는 동시에 대용량의 저장 능력을 가질 것이 요구된다. 이러한 요구에 부응하기 위하여 반도체 장치는 집적도, 신뢰도 및 응답 속도 등을 향상시키는 방향으로 제조 기술이 발전되고 있다.
따라서, 반도체 장치의 금속 배선으로 사용되는 금속막에 대한 요구도 엄격해지고 있다. 이에 따라, 최근의 반도체 장치에서는 금속막으로서 비저항이 상대적 으로 낮고, 일렉트로 마이그레이션(electromigration) 특성이 양호한 구리막을 적용하고 있다.
그리고, 구리막을 적용한 금속 배선은 구리막의 식각이 용이하지 않기 때문에 주로 다마신(damascene) 기법을 적용하여 형성하고 있다. 즉, 개구부를 갖는 절연막 패턴을 형성하고, 개구부 내에 구리막을 충분하게 매립시킨 후, 구리막을 연마시킴으로서 형성하는 것이다. 따라서, 구리막의 연마는 주로 슬러리를 사용한 화학기계적 연마에 의해 달성된다.
아울러, 구리막을 형성하기 이전에 절연막 패턴의 표면과 개구부의 측벽 및 저면에 장벽 금속막을 연속적으로 형성할 수 있다. 따라서, 구리막을 금속 배선으로 형성하기 위한 연마는 구리막의 제1연마와 장벽 금속막과 절연막 패턴의 제2연마로 이루어진다. 그리고, 상기 제1연마와 제2연마에서는 주로 디싱과 이로전(erosion)에 유리한 슬러리를 주로 사용한다. 그러나, 상기 디싱(dishing)과 이로전(erosion)에 유리한 슬러리를 사용할 경우에는 연마 속도 및 단차 제거에 불리하다. 하지만, 상기 연마 속도 및 단차 제거에 유리한 슬러리를 사용할 경우 디싱과 이로전에는 불리하다.
이와 같이, 종래의 구리막 연마에서는 슬러리가 갖는 특성으로 인하여 원할한 연마가 이루어지지 않는 문제점이 있다.
본 발명의 목적은 원하는 연마 속도와 단차 제거는 물론이고 디싱과 이로전이 거의 발생하지 않는 반도체 장치의 제조에서의 연마 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 연마 방법은 기판 상의 개구를 갖도록 형성된 절연막 상에 상기 개구의 내측 표면을 덮도록 장벽 금속막을 증착하고 상기 장벽 금속막 상에 상기 개구를 채우도록 구리막을 증착하는 단계; 상기 구리막을 상기 장벽 금속막이 노출되어 상기 개구 내에만 잔류하도록 제1화학기계적 연마하는 단계; 및 상기 노출된 장벽 금속막을 상기 절연막이 노출되게 제2화학기계적 연마하는 단계를 포함하고, 상기 제1화학기계적 연마와 제2화학기계적 연마는 디싱 및 이로전에 대한 특성이 양호한 제1슬러리와 연마 속도 및 단차 제거 능력이 양호한 제2슬러리를 사용한다.
삭제
삭제
삭제
이와 같이, 본 발명의 방법에 의한 연마를 실시할 경우 제1슬러리에 의하여 디싱과 이로전에 유리하고, 제2슬러리에 의하여 연마 속도 및 단차 제거 능력이 양호하다. 따라서, 본 발명에 의한 연마에서는 원하는 연마 속도와 단차 제거는 물론이고 디싱과 이로전이 거의 발생하지 않는다.
이하, 본 발명에 대하여 상세하게 설명한다.
제1화학기계적 연마를 실시하여 구리막을 제거한 후, 제2화학기계적 연마를 실시하여 구리막의 연마에 의해 노출되는 장벽 금속막과 절연막을 차례로 제거한다. 그리고, 상기 제1화학기계적 연마와 제2화학기계적 연마에서는 제1슬러리 및/또는 제2슬러리를 사용한다. 이때, 제1슬러리는 디싱과 이로전에 대한 특성이 양호하고, 제2슬러리는 연마 속도와 단차 제거 특성이 양호하다.
상기 제1슬러리와 제2슬러리를 사용하는 방법은 다음과 같다. 첫째로, 상기 제1화학기계적 연마를 실시할 때 제1슬러리와 제2슬러리를 번갈아 사용하고, 상기 제2화학기계적 연마를 실시할 때 제1슬러리와 제2슬러리를 번갈아 사용하는 방법이 있다. 둘째로, 상기 제1화학기계적 연마를 실시할 때 제1슬러리를 사용하고, 상기 제2화학기계적 연마를 실시할 때 제2슬러리를 사용하는 방법이 있다. 셋째로, 상기 제1화학기계적 연마를 실시할 때 제2슬러리를 사용하고, 상기 제2화학기계적 연마를 실시할 때 제1슬러리를 사용하는 방법이 있다. 마지막으로, 상기 제1화학기계적 연마를 실시할 때 제1슬러리와 제2슬러리를 동시에 사용하고, 상기 제2화학기계적 연마를 실시할 때 제1슬러리와 제2슬러리를 동시에 사용하는 방법이 있다.
또한, 상기 제1슬러리와 제2슬러리를 제공하는 방법은 다음과 같다. 첫째로, 하나의 연마 모듈에서 제1슬러리와 제2슬러리를 동시에 제공하는 방법이 있다. 이 경우에는, 제1슬러리와 제2슬러리를 연마 패드 상에 제공하거나, 제1슬러리와 제2슬러리를 기판 상에 제공하는 방법으로 구분할 수 있다. 둘째로, 하나의 연마 모듈에서 제1슬러리와 제2슬러리를 순차적으로 제공하는 방법이 있다. 이 경우에는, 제1슬러리를 먼저 제공하고, 제2슬러리를 나중에 제공하거나 제2슬러리를 먼저 제공하고, 제2슬러리를 나중에 제공하는 방법으로 구분할 수 있다. 또한, 제1슬러리를 기판 상에 제공하고, 제2슬러리를 연마 패드 상에 제공하거나, 제1슬러리를 연마 패드 상에 제공하고, 제2슬러리를 기판 상에 제공하거나, 제1슬러리와 제2슬러리를 기판 상에 제공하거나, 제1슬러리와 제2슬러리를 연마 패드 상에 제공하는 방법으로 구분할 수 있다. 셋째로, 두 개의 모듈에서 제1슬러리와 제2슬러리를 각각 제공하는 방법이 있다. 이 경우에는, 하나의 모듈에서 제1슬러리를 제공하고, 나머 지 모듈에서 제2슬러리를 제공하는 방법으로 구분할 수 있다. 또한, 제1슬러리를 기판 상에 제공하고, 제2슬러리를 연마 패드 상에 제공하거나, 제1슬러리를 연마 패드 상에 제공하고, 제2슬러리를 기판 상에 제공하거나, 제1슬러리와 제2슬러리를 기판 상에 제공하거나, 제1슬러리와 제2슬러리를 연마 패드 상에 제공하는 방법으로 구분할 수 있다.
그리고, 제1슬러리와 제2슬러리는 서로 다른 연마 속도를 가지는 것이 바람직하다. 또한, 제1슬러리와 제2슬러리 중에서 어느 하나는 연마 입자를 포함하고, 어느 하나는 연마 입자를 포함하지 않는 것이 바람직하다. 아울러, 제1슬러리와 제2슬러리 각각은 pH가 1 내지 10 정도로 조정되는 것이 바람직하다. 또한, 제1슬러리와 제2슬러리를 순차적으로 제공하는 방법의 경우에는 엔드 포인트 디텍션(end point detection : EPD)을 적용할 경우 보다 바람직하다.
이와 같이, 본 발명에 의하면 제1슬러리에 의하여 디싱과 이로전에 유리한 제1슬러리와, 연마 속도 및 단차 제거 능력이 양호한 제2슬러리를 적절하게 사용한다. 따라서, 구리막의 연마 그리고 후속되는 장벽 금속막 및 절연막 패턴의 연마로 이루어지는 금속 배선의 연마에 보다 바람직하게 적용할 수 있다. 그 결과, 구리막의 연마에서 디싱과 이로전이 거의 발생하지 않음과 동시에 연마 속도와 단차 제거 능력이 양호하다.
(실시예)
이하, 본 발명의 구리막을 포함하는 금속 배선을 연마하는 방법에 대한 실시 예를 첨부한 도면에 따라서 더욱 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명의 일 실시예에 따른 금속 배선의 연마 방법을 설명하기 위한 단면도들이다.
도 1a를 참조하면, 기판(10) 상에 절연막을 형성한다. 상기 절연막은 주로 다마신 기법으로 형성하는 구리막의 금속 배선의 형성을 위한 희생막으로서, 산화막인 것이 바람직하다. 이어서, 상기 절연막을 사진 식각 공정에 의한 패터닝을 실시하여 개구부(13)를 갖는 절연막 패턴(12)으로 형성한다. 이때, 상기 개구부(13)는 콘택홀 또는 비아홀 등에 해당한다.
도 1b를 참조하면, 절연막 패턴(12)의 표면, 개구부(13)의 측벽 및 저면에 장벽 금속막(14)을 연속적으로 형성한다. 장벽 금속막(14)의 예로서는 질화 탄탈륨막 또는 질화 티티늄막 등을 들 수 있다. 이어서, 개구부(13)에 충분하게 매립되도록 개구부(13)를 갖는 결과물 상에 구리막(16)을 형성한다. 이때, 장벽 금속막(14)은 스퍼터링을 통하여 형성하는 것이 바람직하고, 구리막(16)은 전기 도금법을 통하여 형성하는 것이 바람직하다.
도 1c를 참조하면, 구리막(16)의 연마를 실시한다. 구리막(16)의 연마는 화학기계적 연마로서, 디싱과 이로전에 대한 특성이 양호한 제1슬러리와 연마 속도와 단차 제거 능력에 대한 특성이 양호한 제2슬러리를 사용한다. 이때, 제1슬러리와 제2슬러리를 동시에 제공하거나, 제1슬러리와 제2슬러리를 번갈아 가면서 제공할 수 있다. 이에 따라, 상기 연마를 통하여 구리막(16)을 제거함으로서 장벽 금속막(14)의 표면이 노출된다.
도 1d를 참조하면, 화학기계적 연마를 통하여 상기 노출된 장벽 금속막(14)의 제거 및 장벽 금속막(14)의 제거를 통하여 노출되는 절연막 패턴(12)의 표면을 오버 연마한다. 장벽 금속막(14)의 연마와 절연막 패턴(12)의 표면의 오버 연마는 화학기계적 연마로서, 디싱과 이로전에 대한 특성이 양호한 제1슬러리와 연마 속도와 단차 제거 능력에 대한 특성이 양호한 제2슬러리를 사용한다. 이때, 제1슬러리와 제2슬러리를 동시에 제공하거나, 제1슬러리와 제2슬러리를 번갈아 가면서 제공할 수 있다.
이에 따라, 기판(10) 상에는 개구부(13) 내에만 장벽 금속막 패턴(14a) 및 구리막 패턴(16a)이 형성되는 다마신 구조를 갖는 금속 배선을 얻을 수 있다.
이와 같이, 본 발명에 의하녀, 다마신 구조를 갖는 금속 배선을 형성하기 위한 연마에서 디싱과 이로전에 유리한 제1슬러리와, 연마 속도 및 단차 제거 능력이 양호한 제2슬러리를 적절하게 사용한다. 때문에, 구리막의 연마에서 디싱과 이로전이 거의 발생하지 않음과 동시에 연마 속도와 단차 제거 능력이 양호하다. 따라서, 본 발명은 전기적 신뢰도가 우수한 금속 배선을 얻을 수 있는 효과가 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (4)

  1. 기판 상의 개구를 갖도록 형성된 절연막 상에 상기 개구의 내측 표면을 덮도록 장벽 금속막을 증착하고 상기 장벽 금속막 상에 상기 개구를 채우도록 구리막을 증착하는 단계;
    상기 구리막을 상기 장벽 금속막이 노출되어 상기 개구 내에만 잔류하도록 제1화학기계적 연마하는 단계; 및
    상기 노출된 장벽 금속막을 상기 절연막이 노출되게 제2화학기계적 연마하는 단계를 포함하고,
    상기 제1화학기계적 연마와 제2화학기계적 연마는 디싱 및 이로전에 대한 특성이 양호한 제1슬러리와 연마 속도 및 단차 제거 능력이 양호한 제2슬러리를 사용하는 것을 특징으로 하는 반도체 장치의 연마 방법.
  2. 제1항에 있어서, 상기 제1화학기계적 연마는 제1슬러리와 제2슬러리를 번갈아 사용하고, 상기 제2화학기계적 연마는 제1슬러리와 제2슬러리를 번갈아 사용하는 것을 특징으로 하는 반도체 장치의 연마 방법.
  3. 제1항에 있어서, 상기 제1화학기계적 연마는 제1슬러리를 사용하고, 상기 제2화학기계적 연마는 제2슬러리를 사용하는 것을 특징으로 하는 반도체 장치의 연마 방법.
  4. 제1항에 있어서, 상기 제1화학기계적 연마는 제2슬러리를 사용하고, 상기 제2화학기계적 연마는 제1슬러리를 사용하는 것을 특징으로 하는 반도체 장치의 연마 방법.
KR1020040007494A 2004-02-05 2004-02-05 반도체 장치의 제조에서의 연마 방법 KR100587603B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020040007494A KR100587603B1 (ko) 2004-02-05 2004-02-05 반도체 장치의 제조에서의 연마 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020040007494A KR100587603B1 (ko) 2004-02-05 2004-02-05 반도체 장치의 제조에서의 연마 방법

Publications (2)

Publication Number Publication Date
KR20050079315A KR20050079315A (ko) 2005-08-10
KR100587603B1 true KR100587603B1 (ko) 2006-06-08

Family

ID=37266271

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020040007494A KR100587603B1 (ko) 2004-02-05 2004-02-05 반도체 장치의 제조에서의 연마 방법

Country Status (1)

Country Link
KR (1) KR100587603B1 (ko)

Also Published As

Publication number Publication date
KR20050079315A (ko) 2005-08-10

Similar Documents

Publication Publication Date Title
US6251786B1 (en) Method to create a copper dual damascene structure with less dishing and erosion
US7470630B1 (en) Approach to reduce parasitic capacitance from dummy fill
US6017803A (en) Method to prevent dishing in chemical mechanical polishing
CN1841701A (zh) 制作插塞的方法
US6716743B2 (en) Method of manufacturing a semiconductor device
KR100587603B1 (ko) 반도체 장치의 제조에서의 연마 방법
JP2000031147A (ja) 半導体装置の製造方法
US6977216B2 (en) Method for forming metal wire in semiconductor device
JP3639223B2 (ja) 埋め込み配線の形成方法
JP2001358215A (ja) 半導体装置およびその製造方法
JP3374901B2 (ja) 半導体装置
KR100575618B1 (ko) 구리막의 연마 방법 및 이를 이용한 구리막 배선의 형성방법
JP3164214B2 (ja) 金属膜の研磨方法
KR20060075728A (ko) 반도체 소자의 금속 배선 형성 방법
CN102361019A (zh) 一种半导体器件制作方法
CN102339791A (zh) 一种半导体器件制作方法
JP2012253121A (ja) 半導体装置の製造方法
US7741719B2 (en) Integrated circuit system with dummy region
CN102969270A (zh) 半导体器件及其制作方法
KR100877255B1 (ko) 반도체 소자의 금속 배선 제조 방법
CN108231599A (zh) 改善晶片表面平坦均匀性的方法
EP1350266B1 (en) Conductor chemical-mechanical polishing in integrated circuit interconnects
KR100528449B1 (ko) 화학·기계적 평탄화 및 스핀 에치 공정을 이용한 반도체 소자의 상감형 금속배선 형성방법
US6995089B2 (en) Method to remove copper without pattern density effect
CN101673707A (zh) 金属层互连制作方法

Legal Events

Date Code Title Description
A201 Request for examination
N231 Notification of change of applicant
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130422

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20140421

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20150416

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20160418

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20170418

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20180418

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20190417

Year of fee payment: 14