JP3374901B2 - 半導体装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】本発明は、化学機械研磨を用
い導電層を形成した半導体装置およびその製造方法に関
する。
い導電層を形成した半導体装置およびその製造方法に関
する。
【０００２】
【従来の技術】近年における半導体装置の高集積化に伴
う配線層の低抵抗化への要請から、配線層材料として、
エレクトロマイグレーション耐性の高いＣｕが広く用い
られている。ところがＣｕを用いる場合、ドライ・エッ
チングを行うときのエッチングレートを十分に確保する
ことができないためＲＩＥ（反応性イオンエッチング）
による異方性エッチングが困難である。
う配線層の低抵抗化への要請から、配線層材料として、
エレクトロマイグレーション耐性の高いＣｕが広く用い
られている。ところがＣｕを用いる場合、ドライ・エッ
チングを行うときのエッチングレートを十分に確保する
ことができないためＲＩＥ（反応性イオンエッチング）
による異方性エッチングが困難である。
【０００３】そこで、配線層材料としてＣｕを使用する
場合、導電層を形成する方法が広く用いられている。こ
れは、絶縁層に設けた配線パターンに沿った溝やコンタ
クトホールにＣｕ層を堆積させた後、不要部分を化学機
械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌ
ｉｓｈｉｎｇ：ＣＭＰ）によって除去することによって
導電層を形成するものである。
場合、導電層を形成する方法が広く用いられている。こ
れは、絶縁層に設けた配線パターンに沿った溝やコンタ
クトホールにＣｕ層を堆積させた後、不要部分を化学機
械研磨（ＣｈｅｍｉｃａｌＭｅｃｈａｎｉｃａｌＰｏｌ
ｉｓｈｉｎｇ：ＣＭＰ）によって除去することによって
導電層を形成するものである。
【０００４】Ｃｕによる導電層を形成する場合、シリコ
ン酸化膜とＣｕの間にＴｉＮ層等のバリア層を介在させ
る必要がある。これは、シリコン酸化膜の上にＣｕ導電
層を直接形成すると、Ｃｕが酸化シリコン中を容易に拡
散し、シリコン半導体中で深い準位を形成して少数キャ
リアの寿命を縮めるという問題が生じるからである。
ン酸化膜とＣｕの間にＴｉＮ層等のバリア層を介在させ
る必要がある。これは、シリコン酸化膜の上にＣｕ導電
層を直接形成すると、Ｃｕが酸化シリコン中を容易に拡
散し、シリコン半導体中で深い準位を形成して少数キャ
リアの寿命を縮めるという問題が生じるからである。
【０００５】導電層を形成する従来技術の一例が、特開
平９−６９５２２号公報に示されている。
平９−６９５２２号公報に示されている。
【０００６】特開平９−６９５２２号公報記載の従来技
術を図２を使って以下に説明する。まず、シリコン基板
１上に、下地絶縁層となるＳｉＯ2層２及びＷ配線層３
を介してプラズマＣＶＤ法を用いて６００ｎｍのＳｉＯ
2層４を堆積させた後、０．６μｍの厚さのフォトレジ
ストを塗布し、次いで、ｉ線（３６５ｎｍ）を用いて露
光・パターニングして形成したフォトレジストパターン
をマスクとしてエッチングすることによって幅０．５μ
ｍで、深さ１μｍのアスペクト比が２のコンタクトホー
ル５をＷ配線層３に達するように形成する（図２
（ａ））。
術を図２を使って以下に説明する。まず、シリコン基板
１上に、下地絶縁層となるＳｉＯ2層２及びＷ配線層３
を介してプラズマＣＶＤ法を用いて６００ｎｍのＳｉＯ
2層４を堆積させた後、０．６μｍの厚さのフォトレジ
ストを塗布し、次いで、ｉ線（３６５ｎｍ）を用いて露
光・パターニングして形成したフォトレジストパターン
をマスクとしてエッチングすることによって幅０．５μ
ｍで、深さ１μｍのアスペクト比が２のコンタクトホー
ル５をＷ配線層３に達するように形成する（図２
（ａ））。
【０００７】次いで、ＴｉＮ層６をＣＶＤ法あるいはス
パッタリング法により形成する。スパッタリング法を用
いた場合、ＣＶＤ法による場合よりも段差被覆性の点で
劣るものの、バリヤ特性はより優れている。つづいてコ
ンタクトホール４内にＣｕ層７を堆積する（図２
（ｂ））。
パッタリング法により形成する。スパッタリング法を用
いた場合、ＣＶＤ法による場合よりも段差被覆性の点で
劣るものの、バリヤ特性はより優れている。つづいてコ
ンタクトホール４内にＣｕ層７を堆積する（図２
（ｂ））。
【０００８】次に、スラリーとしてアルミナ粉末をベー
スとした化学機械研磨法を用い、２００〜３００ｇ／ｃ
ｍ2の研磨圧力で、回転数５０〜１００回転／分（ｒｐ
ｍ）、で、１〜２分研磨して、Ｃｕ層７およびＴｉＮ層
６の不要部分、即ちコンタクトホール５の高さ以上に堆
積したＣｕ層７およびＴｉＮ層６を除去し、埋め込みＣ
ｕコンタクト電極を形成する（図２（ｃ））。
スとした化学機械研磨法を用い、２００〜３００ｇ／ｃ
ｍ2の研磨圧力で、回転数５０〜１００回転／分（ｒｐ
ｍ）、で、１〜２分研磨して、Ｃｕ層７およびＴｉＮ層
６の不要部分、即ちコンタクトホール５の高さ以上に堆
積したＣｕ層７およびＴｉＮ層６を除去し、埋め込みＣ
ｕコンタクト電極を形成する（図２（ｃ））。
【０００９】
【発明が解決しようとする課題】ところが上記従来技術
による方法では、Ｃｕ層７およびＴｉＮ層６の不要部分
を化学機械研磨により研磨して除去する際、Ｃｕ層７の
表面が削られて図２（ｃ）のような凹状形状となるとい
う問題があった。これはＣｕの研磨速度がＴｉＮの研磨
速度に比べて格段に大きいため、シリコン酸化膜３上の
ＴｉＮ６を除去しようとすると、ＴｉＮ６を研磨する間
にＣｕ層７の研磨が過剰に進行し、中央部が凹んだ形状
となるものである（以下、導電層中央部に生じる凹みを
「ディッシング」という）。不要なＴｉＮをほぼ完全に
除去するためにはある程度のオーバーエッチングを行う
必要があることを考慮すると、ディッシングはさらに顕
著となる。またディッシングの程度は、特に導電層の長
さ（配線長）が長い場合に顕著となる。
による方法では、Ｃｕ層７およびＴｉＮ層６の不要部分
を化学機械研磨により研磨して除去する際、Ｃｕ層７の
表面が削られて図２（ｃ）のような凹状形状となるとい
う問題があった。これはＣｕの研磨速度がＴｉＮの研磨
速度に比べて格段に大きいため、シリコン酸化膜３上の
ＴｉＮ６を除去しようとすると、ＴｉＮ６を研磨する間
にＣｕ層７の研磨が過剰に進行し、中央部が凹んだ形状
となるものである（以下、導電層中央部に生じる凹みを
「ディッシング」という）。不要なＴｉＮをほぼ完全に
除去するためにはある程度のオーバーエッチングを行う
必要があることを考慮すると、ディッシングはさらに顕
著となる。またディッシングの程度は、特に導電層の長
さ（配線長）が長い場合に顕著となる。
【００１０】このようなＣｕ層のディッシングが生じる
と局所的に抵抗が増加し、例えばエレクトロマイグレー
ションが生じ素子の信頼性が低下する。本発明は、この
ような導電層のディッシングのない導電層を有する半導
体装置を提供することを目的とする。
と局所的に抵抗が増加し、例えばエレクトロマイグレー
ションが生じ素子の信頼性が低下する。本発明は、この
ような導電層のディッシングのない導電層を有する半導
体装置を提供することを目的とする。
【００１１】
【課題を解決するための手段】上述の課題に対し本発明
は、バリアメタル層の化学機械研磨の研磨速度を従来よ
りも向上させることにより課題解決を図るものである。
すなわち本発明によれば、半導体基板と、該半導体基板
上に形成され開口部が設けられた絶縁層と、該開口部の
内壁に形成されたバリアメタル層と、該バリアメタル層
上に該開口部を埋め込むように形成された銅または銅合
金からなる導電層とを有し、該バリアメタル層の圧縮応
力が、３×１０8dyne/cm2以下であることを特徴とする
半導体装置が提供される。この発明に係る半導体装置
は、圧縮応力が従来のものよりも低く抑えられており、
ＣＭＰによる研磨速度が高いため、ディッシングの低減
が図られる。バリアメタル層の圧縮応力は、基板の寸法
と反りの量から算出することができる。
は、バリアメタル層の化学機械研磨の研磨速度を従来よ
りも向上させることにより課題解決を図るものである。
すなわち本発明によれば、半導体基板と、該半導体基板
上に形成され開口部が設けられた絶縁層と、該開口部の
内壁に形成されたバリアメタル層と、該バリアメタル層
上に該開口部を埋め込むように形成された銅または銅合
金からなる導電層とを有し、該バリアメタル層の圧縮応
力が、３×１０8dyne/cm2以下であることを特徴とする
半導体装置が提供される。この発明に係る半導体装置
は、圧縮応力が従来のものよりも低く抑えられており、
ＣＭＰによる研磨速度が高いため、ディッシングの低減
が図られる。バリアメタル層の圧縮応力は、基板の寸法
と反りの量から算出することができる。
【００１２】本発明において、半導体基板と、該半導体
基板上に形成され複数の開口部が設けられた絶縁層と、
該開口部の内壁に形成されたバリアメタル層と、該バリ
アメタル層上に該開口部を埋め込むように形成された複
数の導電層とを有し、前記複数の導電層のうち最も配線
長が長い導電層の中央部の凹み量をｘ、層厚をｙとした
ときにｘ／ｙの値が０．１以下である構成とすることが
できる。
基板上に形成され複数の開口部が設けられた絶縁層と、
該開口部の内壁に形成されたバリアメタル層と、該バリ
アメタル層上に該開口部を埋め込むように形成された複
数の導電層とを有し、前記複数の導電層のうち最も配線
長が長い導電層の中央部の凹み量をｘ、層厚をｙとした
ときにｘ／ｙの値が０．１以下である構成とすることが
できる。
【００１３】前述のように、従来技術においては、バリ
アメタル層の不要部分を化学機械研磨により研磨して除
去する際、導電層表面中央部にディッシングが発生す
る。ここで、導電層中央部のディッシング量をｘ、導電
層の厚みをｙとしたときのｘ／ｙによりディッシングの
程度を表現することとする（図４）。ｘ／ｙの値は、配
線長が長い方がより大きくなる。この発明は、半導体基
板中の最も配線長が長い導電層のｘ／ｙが０．１以下の
半導体装置を提供するものである。ｘ／ｙの値は０．０
５以下とすることがさらに好ましい。このような半導体
装置は、後述するように、バリアメタル層の密度を下げ
る種々の手法、たとえばバリアメタル層形成時のスパッ
タ条件の最適化等を適用することにより作製することが
できる。
アメタル層の不要部分を化学機械研磨により研磨して除
去する際、導電層表面中央部にディッシングが発生す
る。ここで、導電層中央部のディッシング量をｘ、導電
層の厚みをｙとしたときのｘ／ｙによりディッシングの
程度を表現することとする（図４）。ｘ／ｙの値は、配
線長が長い方がより大きくなる。この発明は、半導体基
板中の最も配線長が長い導電層のｘ／ｙが０．１以下の
半導体装置を提供するものである。ｘ／ｙの値は０．０
５以下とすることがさらに好ましい。このような半導体
装置は、後述するように、バリアメタル層の密度を下げ
る種々の手法、たとえばバリアメタル層形成時のスパッ
タ条件の最適化等を適用することにより作製することが
できる。
【００１４】本発明において、ディッシングインデック
スを０．４以下とすることができる。
スを０．４以下とすることができる。
【００１５】導電層のディッシング量は、バリアメタル
層および導電層の材質や厚み、埋め込みを行う溝の形
状、オーバーエッチング量、化学機械研磨の研磨条件な
ど多くの因子に依存する。このうち、バリアメタル層お
よび導電層の厚み、埋め込みを行う溝の形状、オーバー
エッチング量、化学機械研磨の研磨条件は、製造工程に
おける他の制約を受ける。そこで本発明では、バリアメ
タル層および導電層の材質に特に注目し、これらの層の
有する耐ディッシング性をディッシングインデックスな
るパラメータを用いて表し、その範囲を規定している。
すなわちディッシングインデックスはバリアメタル層お
よび導電層の組み合わせにより特定されるパラメータで
あり、これら各層の材料および形成方法に依存する。以
下、このパラメータについて説明する。
層および導電層の材質や厚み、埋め込みを行う溝の形
状、オーバーエッチング量、化学機械研磨の研磨条件な
ど多くの因子に依存する。このうち、バリアメタル層お
よび導電層の厚み、埋め込みを行う溝の形状、オーバー
エッチング量、化学機械研磨の研磨条件は、製造工程に
おける他の制約を受ける。そこで本発明では、バリアメ
タル層および導電層の材質に特に注目し、これらの層の
有する耐ディッシング性をディッシングインデックスな
るパラメータを用いて表し、その範囲を規定している。
すなわちディッシングインデックスはバリアメタル層お
よび導電層の組み合わせにより特定されるパラメータで
あり、これら各層の材料および形成方法に依存する。以
下、このパラメータについて説明する。
【００１６】耐ディッシング性を示すディッシングイン
デックスは、バリアメタル層および導電層の材質、形成
条件を定め、ディッシングの発生を強調した促進試験を
実施することにより測定される。すなわち、図５に示す
ような導電層の長さ（配線長）を長くした溝を作製し、
この溝に対して図２に示した手順に従って高融点金属
膜、および導電層を形成し、化学機械研磨を行った後の
ディッシングを評価することにより測定される。この促
進試験において、溝のサイズは、長さ４ｍｍ、幅１ｍ
ｍ、深さ５００ｎｍであり、バリアメタル層の厚みは５
０ｎｍである。化学機械研磨の研磨の条件は、圧力２ｐ
ｓｉ、回転数２５ｒｐｍとする。研磨液は、アルミナ粒
子の懸濁液（例えばロデール社製のＱＣＴＴ１０１０）
に過酸化水素水をを混合した液を用いる。このような条
件でディッシングを発生させたときに、導電層中央部の
ディッシング量（図４におけるｘ）を導電層の厚み５０
０ｎｍ（図４におけるｙ）で除した値をディッシングイ
ンデックスとする。すなわち、ある半導体装置のディッ
シングインデックスとは、その半導体装置を構成する導
電層およびバリアメタル層と同一のものを図５の溝に対
してそのまま適用したときの耐ディッシング性を示す指
標である。言い換えれば、その半導体装置を構成する導
電層およびバリアメタル層を、材質、形成方法を同一に
して形状因子のみを変え、図５に示された溝を埋め込む
ように形成したサンプルの耐ディッシング性を示す指標
である。
デックスは、バリアメタル層および導電層の材質、形成
条件を定め、ディッシングの発生を強調した促進試験を
実施することにより測定される。すなわち、図５に示す
ような導電層の長さ（配線長）を長くした溝を作製し、
この溝に対して図２に示した手順に従って高融点金属
膜、および導電層を形成し、化学機械研磨を行った後の
ディッシングを評価することにより測定される。この促
進試験において、溝のサイズは、長さ４ｍｍ、幅１ｍ
ｍ、深さ５００ｎｍであり、バリアメタル層の厚みは５
０ｎｍである。化学機械研磨の研磨の条件は、圧力２ｐ
ｓｉ、回転数２５ｒｐｍとする。研磨液は、アルミナ粒
子の懸濁液（例えばロデール社製のＱＣＴＴ１０１０）
に過酸化水素水をを混合した液を用いる。このような条
件でディッシングを発生させたときに、導電層中央部の
ディッシング量（図４におけるｘ）を導電層の厚み５０
０ｎｍ（図４におけるｙ）で除した値をディッシングイ
ンデックスとする。すなわち、ある半導体装置のディッ
シングインデックスとは、その半導体装置を構成する導
電層およびバリアメタル層と同一のものを図５の溝に対
してそのまま適用したときの耐ディッシング性を示す指
標である。言い換えれば、その半導体装置を構成する導
電層およびバリアメタル層を、材質、形成方法を同一に
して形状因子のみを変え、図５に示された溝を埋め込む
ように形成したサンプルの耐ディッシング性を示す指標
である。
【００１７】ディッシングインデックスと、実際にコン
タクトあるいは配線を形成したときのディッシング量と
の関係を表１に示す。ディッシングを実用上問題ないレ
ベルにまで低減するには、ディッシングインデックスを
０．４以下とすることが好ましく、０．２以下とするこ
とがさらに好ましい。また０．１以下とすることが最も
好ましい。本発明の半導体装置は、このような観点から
ディッシングインデックスの範囲を規定したものであ
る。
タクトあるいは配線を形成したときのディッシング量と
の関係を表１に示す。ディッシングを実用上問題ないレ
ベルにまで低減するには、ディッシングインデックスを
０．４以下とすることが好ましく、０．２以下とするこ
とがさらに好ましい。また０．１以下とすることが最も
好ましい。本発明の半導体装置は、このような観点から
ディッシングインデックスの範囲を規定したものであ
る。
【００１８】
【表１】
＊１ １０％ディッシングに相当するディッシングイン
デックス；表中、左の欄に記載した実際の素子における
埋め込み導電層が１０％のディッシングを受けるときの
ディッシングインデックスをいう。例えば、ディッシン
グインデックスを０．１にすると、１μｍ×１μｍのコ
ンタクトホールに埋め込み導電層を形成した素子におい
て、ディッシング量は１０％となる。また配線長１５ｍ
ｍ，配線幅３５μｍの溝に埋め込み導電層を形成した素
子において、ディッシング量は１０％となる。
デックス；表中、左の欄に記載した実際の素子における
埋め込み導電層が１０％のディッシングを受けるときの
ディッシングインデックスをいう。例えば、ディッシン
グインデックスを０．１にすると、１μｍ×１μｍのコ
ンタクトホールに埋め込み導電層を形成した素子におい
て、ディッシング量は１０％となる。また配線長１５ｍ
ｍ，配線幅３５μｍの溝に埋め込み導電層を形成した素
子において、ディッシング量は１０％となる。
【００１９】本発明において、バリアメタル層の化学機
械研磨による研磨速度を、導電層の化学機械研磨による
研磨速度の２．６×１０-2倍以上とすることができる。
械研磨による研磨速度を、導電層の化学機械研磨による
研磨速度の２．６×１０-2倍以上とすることができる。
【００２０】ディッシングの発生は、導電層とバリアメ
タル層の研磨速度の差に起因する。この発明は、導電層
の研磨速度を上げ、導電層とバリアメタル層の研磨速度
比を向上させることによりディッシングを防止するもの
である。バリアメタル層の化学機械研磨による研磨速度
を、導電層の化学機械研磨による研磨速度の２．６×１
０-2倍以上、好ましくは５．３×１０-2倍以上とするこ
とによりディッシングを実用上問題がない程度にまで低
減することができる。なお、高融点金属窒化膜などによ
り構成されるバリアメタル層は、銅などにより構成され
る導電層よりもはるかに遅い研磨速度を有するため、上
記研磨速度比は通常１倍以下である。
タル層の研磨速度の差に起因する。この発明は、導電層
の研磨速度を上げ、導電層とバリアメタル層の研磨速度
比を向上させることによりディッシングを防止するもの
である。バリアメタル層の化学機械研磨による研磨速度
を、導電層の化学機械研磨による研磨速度の２．６×１
０-2倍以上、好ましくは５．３×１０-2倍以上とするこ
とによりディッシングを実用上問題がない程度にまで低
減することができる。なお、高融点金属窒化膜などによ
り構成されるバリアメタル層は、銅などにより構成され
る導電層よりもはるかに遅い研磨速度を有するため、上
記研磨速度比は通常１倍以下である。
【００２１】本発明において、バリアメタル層の化学機
械研磨による研磨速度を、４０Å／min以上とすること
ができる。
械研磨による研磨速度を、４０Å／min以上とすること
ができる。
【００２２】この発明は、導電層の研磨速度を上げるこ
とにより、導電層とバリアメタル層の研磨速度比を向上
させディッシングを防止するものである。４０Å／min
以上、好ましくは８０Å／min以上とすることによりデ
ィッシングを実用上問題がない程度にまで低減すること
ができる。なお高融点金属窒化膜などにより構成される
バリアメタル層は、通常、銅などにより構成される導電
層（研磨速度１０００Å／min以上）よりはるかに遅い
研磨速度を有する。
とにより、導電層とバリアメタル層の研磨速度比を向上
させディッシングを防止するものである。４０Å／min
以上、好ましくは８０Å／min以上とすることによりデ
ィッシングを実用上問題がない程度にまで低減すること
ができる。なお高融点金属窒化膜などにより構成される
バリアメタル層は、通常、銅などにより構成される導電
層（研磨速度１０００Å／min以上）よりはるかに遅い
研磨速度を有する。
【００２３】
【００２４】
【００２５】本発明において、バリアメタル層の密度
を、６×１０22atoms/cm3以下とすることができる。
を、６×１０22atoms/cm3以下とすることができる。
【００２６】この発明によれば、バリアメタル層の密度
が従来のものよりも低く抑えられており、その結果ＣＭ
Ｐによる研磨速度が高いため、ディッシングの低減が図
られる。なお下限値については、バリアメタル層の機能
が損なわれない限り特に制限が無い。なおバリアメタル
層の密度は、層厚と重量より算出される。
が従来のものよりも低く抑えられており、その結果ＣＭ
Ｐによる研磨速度が高いため、ディッシングの低減が図
られる。なお下限値については、バリアメタル層の機能
が損なわれない限り特に制限が無い。なおバリアメタル
層の密度は、層厚と重量より算出される。
【００２７】以上説明した各発明において、導電層は銅
または銅合金からなり、バリアメタル層は高融点金属窒
化膜とすることが好ましい。また高融点金属窒化膜とし
ては、ＷＮ膜、ＴｉＮ膜、ＴａＮ膜などが用いられる
が、このうちＴｉＮ膜、ＴａＮ膜が好ましく用いられ
る。
または銅合金からなり、バリアメタル層は高融点金属窒
化膜とすることが好ましい。また高融点金属窒化膜とし
ては、ＷＮ膜、ＴｉＮ膜、ＴａＮ膜などが用いられる
が、このうちＴｉＮ膜、ＴａＮ膜が好ましく用いられ
る。
【００２８】なお、バリアメタル層の研磨速度を向上さ
せる方法として、以下の半導体装置の製造方法が挙げら
れる。半導体基板上に絶縁膜を形成する工程と、該絶縁
膜に開口部を形成する工程と、該開口部の内壁に、スパ
ッタリングによりバリアメタル層を形成する工程と、該
バリアメタル層の上に該開口部を埋め込むように基板全
面に導電層を形成する工程と、該開口部の外部に形成さ
れた導電層を、化学機械研磨により除去する工程とを含
み、前記スパッタリングの条件が、下記（Ａ）〜（Ｃ）
のうち少なくとも一つを満たすことを特徴とする半導体
装置の製造方法。 （Ａ）スパッタパワーが１．５ｋＷ以下であること （Ｂ）スパッタ圧力が８ｍＴｏｒｒ以上であること （Ｃ）スパッタ時の基板温度が３６０℃以上であること バリアメタル層は、バリア特性向上の観点からスパッタ
リング法により形成することが好ましいが、このスパッ
タ条件を適切に設定することにより、バリアメタル層の
研磨速度を向上させ、ディッシングの低減を図ることが
できる。このための条件が上記の（Ａ）〜（Ｃ）であ
る。この（Ａ）〜（Ｃ）の条件はいずれか一つを満たせ
ばよいが、二つ以上満たせばより研磨速度が向上しディ
ッシングのさらなる低減を図ることができる。
せる方法として、以下の半導体装置の製造方法が挙げら
れる。半導体基板上に絶縁膜を形成する工程と、該絶縁
膜に開口部を形成する工程と、該開口部の内壁に、スパ
ッタリングによりバリアメタル層を形成する工程と、該
バリアメタル層の上に該開口部を埋め込むように基板全
面に導電層を形成する工程と、該開口部の外部に形成さ
れた導電層を、化学機械研磨により除去する工程とを含
み、前記スパッタリングの条件が、下記（Ａ）〜（Ｃ）
のうち少なくとも一つを満たすことを特徴とする半導体
装置の製造方法。 （Ａ）スパッタパワーが１．５ｋＷ以下であること （Ｂ）スパッタ圧力が８ｍＴｏｒｒ以上であること （Ｃ）スパッタ時の基板温度が３６０℃以上であること バリアメタル層は、バリア特性向上の観点からスパッタ
リング法により形成することが好ましいが、このスパッ
タ条件を適切に設定することにより、バリアメタル層の
研磨速度を向上させ、ディッシングの低減を図ることが
できる。このための条件が上記の（Ａ）〜（Ｃ）であ
る。この（Ａ）〜（Ｃ）の条件はいずれか一つを満たせ
ばよいが、二つ以上満たせばより研磨速度が向上しディ
ッシングのさらなる低減を図ることができる。
【００２９】ここで、スパッタパワーを１．５ｋＷ以下
（（Ａ）の条件）とする場合において、スパッタ圧力を
３ｍＴｏｒｒ以上および／または基板温度を２００℃以
上とすることにより研磨速度をさらに向上することがで
きる。
（（Ａ）の条件）とする場合において、スパッタ圧力を
３ｍＴｏｒｒ以上および／または基板温度を２００℃以
上とすることにより研磨速度をさらに向上することがで
きる。
【００３０】また、スパッタ圧力を８ｍＴｏｒｒ以上
（（Ｂ）の条件）とする場合において、スパッタパワー
を４．５ｋＷ以下および／または基板温度を２００℃以
上とすることにより研磨速度をさらに向上することがで
きる。
（（Ｂ）の条件）とする場合において、スパッタパワー
を４．５ｋＷ以下および／または基板温度を２００℃以
上とすることにより研磨速度をさらに向上することがで
きる。
【００３１】さらにスパッタ時の基板温度を３６０℃以
上（（Ｃ）の条件）とする場合において、スパッタパワ
ーを４．５ｋＷ以下および／またはスパッタ圧力を３ｍ
Ｔｏｒｒ以上とすることにより研磨速度をさらに向上す
ることができる。
上（（Ｃ）の条件）とする場合において、スパッタパワ
ーを４．５ｋＷ以下および／またはスパッタ圧力を３ｍ
Ｔｏｒｒ以上とすることにより研磨速度をさらに向上す
ることができる。
【００３２】また、バリアメタル層の研磨速度を向上さ
せる他の方法として、以下の半導体装置の製造方法が挙
げられる。半導体基板上に絶縁膜を形成する工程と、該
絶縁膜に開口部を形成する工程と、該開口部の内壁に、
スパッタリングによりバリアメタル層を形成する工程
と、該バリアメタル層の上に該開口部を埋め込むように
基板全面に導電層を形成する工程と、該開口部の外部に
形成された導電層を、化学機械研磨により除去する工程
とを含み、前記スパッタリングの条件が、下記式を満た
すことを特徴とする半導体装置の製造方法が提供され
る。 Ｗ／Ｐ≦０．４、Ｔ≧２００ （Ｗ：スパッタパワー（ｋＷ） Ｐ：スパッタ圧力（ｍ
Ｔｏｒｒ） Ｔ：スパッタ時の基板温度（℃））
せる他の方法として、以下の半導体装置の製造方法が挙
げられる。半導体基板上に絶縁膜を形成する工程と、該
絶縁膜に開口部を形成する工程と、該開口部の内壁に、
スパッタリングによりバリアメタル層を形成する工程
と、該バリアメタル層の上に該開口部を埋め込むように
基板全面に導電層を形成する工程と、該開口部の外部に
形成された導電層を、化学機械研磨により除去する工程
とを含み、前記スパッタリングの条件が、下記式を満た
すことを特徴とする半導体装置の製造方法が提供され
る。 Ｗ／Ｐ≦０．４、Ｔ≧２００ （Ｗ：スパッタパワー（ｋＷ） Ｐ：スパッタ圧力（ｍ
Ｔｏｒｒ） Ｔ：スパッタ時の基板温度（℃））
【００３３】上記のスパッタ条件とすることにより、バ
リアメタル層の密度を下げ研磨速度を上昇させることが
できる。Ｗ／Ｐの値は０．４以下、好ましくは０．３以
下とする。Ｗ／Ｐを一定値以下とするのは、スパッタ粒
子に与えられる一粒子あたりの加速エネルギーを低く
し、これにより膜密度を下げるためである。この作用の
詳細については後述する。またスパッタ時の基板温度は
高いほど有利であり２００℃以上、好ましくは３００℃
以上とする。
リアメタル層の密度を下げ研磨速度を上昇させることが
できる。Ｗ／Ｐの値は０．４以下、好ましくは０．３以
下とする。Ｗ／Ｐを一定値以下とするのは、スパッタ粒
子に与えられる一粒子あたりの加速エネルギーを低く
し、これにより膜密度を下げるためである。この作用の
詳細については後述する。またスパッタ時の基板温度は
高いほど有利であり２００℃以上、好ましくは３００℃
以上とする。
【００３４】上記方法において、導電層は銅または銅合
金からなり、前記バリアメタル層はＴｉＮ膜とすること
ができる。
金からなり、前記バリアメタル層はＴｉＮ膜とすること
ができる。
【００３５】上記半導体装置の製造方法において、前記
バリアメタル層がＴａＮ膜であって、前記スパッタリン
グの条件が、下記式を満たすものとすることができる。 Ｗ／Ｐ≦０．３５、Ｔ≧２００ （Ｗ：スパッタパワー（ｋＷ） Ｐ：スパッタ圧力（ｍ
Ｔｏｒｒ） Ｔ：スパッタ時の基板温度（℃））
バリアメタル層がＴａＮ膜であって、前記スパッタリン
グの条件が、下記式を満たすものとすることができる。 Ｗ／Ｐ≦０．３５、Ｔ≧２００ （Ｗ：スパッタパワー（ｋＷ） Ｐ：スパッタ圧力（ｍ
Ｔｏｒｒ） Ｔ：スパッタ時の基板温度（℃））
【００３６】上記のスパッタ条件とすることにより、バ
リアメタル層の密度を下げ研磨速度を上昇させることが
できる。Ｗ／Ｐの値は０．４以下、好ましくは０．３以
下とする。Ｗ／Ｐを一定値以下とするのは、スパッタ粒
子に与えられる一粒子あたりの加速エネルギーを低く
し、これにより膜密度を下げるためである。この作用の
詳細については後述する。またスパッタ時の基板温度は
高いほど有利であり２００℃以上、好ましくは３００℃
以上とする。
リアメタル層の密度を下げ研磨速度を上昇させることが
できる。Ｗ／Ｐの値は０．４以下、好ましくは０．３以
下とする。Ｗ／Ｐを一定値以下とするのは、スパッタ粒
子に与えられる一粒子あたりの加速エネルギーを低く
し、これにより膜密度を下げるためである。この作用の
詳細については後述する。またスパッタ時の基板温度は
高いほど有利であり２００℃以上、好ましくは３００℃
以上とする。
【００３７】スパッタ条件を適切に設定することにより
研磨速度が向上する理由について以下説明する。
研磨速度が向上する理由について以下説明する。
【００３８】研磨速度は、研磨される膜の密度により変
動し、膜の密度が低いほど研磨速度が向上する。この膜
の密度は、スパッタリング法により形成される膜の場
合、スパッタパワー、スパッタ圧力、スパッタリング時
の基板温度により変動する。これはスパッタ粒子に与え
られる加速エネルギーの大小により膜の密度が変動する
ことによるものである。たとえばスパッタパワーが大き
いとスパッタ粒子に与えられる加速エネルギーが大きく
なり、スパッタ粒子が密にパッキングされた構造の膜が
形成され、膜密度が上昇する。またスパッタ圧力を低く
すると、一定のスパッタパワーを与えたときのスパッタ
粒子に与えられる一粒子あたりの加速エネルギーが大と
なり、やはり、膜密度が上昇する。
動し、膜の密度が低いほど研磨速度が向上する。この膜
の密度は、スパッタリング法により形成される膜の場
合、スパッタパワー、スパッタ圧力、スパッタリング時
の基板温度により変動する。これはスパッタ粒子に与え
られる加速エネルギーの大小により膜の密度が変動する
ことによるものである。たとえばスパッタパワーが大き
いとスパッタ粒子に与えられる加速エネルギーが大きく
なり、スパッタ粒子が密にパッキングされた構造の膜が
形成され、膜密度が上昇する。またスパッタ圧力を低く
すると、一定のスパッタパワーを与えたときのスパッタ
粒子に与えられる一粒子あたりの加速エネルギーが大と
なり、やはり、膜密度が上昇する。
【００３９】なお、基板温度を高くすることによりバリ
アメタル層の研磨速度が向上することについては、理由
は必ずしも明確ではないが、ディッシングの低減に有効
であることは本発明らの行った実験により確認されてい
る（図１１）。
アメタル層の研磨速度が向上することについては、理由
は必ずしも明確ではないが、ディッシングの低減に有効
であることは本発明らの行った実験により確認されてい
る（図１１）。
【００４０】
【発明の実施の形態】本発明はバリアメタル層の化学機
械研磨の研磨速度を向上させることによりディッシング
量の低減を図るものである。この化学機械研磨の研磨速
度は、バリアメタル層の密度を低下させることにより実
現されるが、このとき同時にバリアメタル層の圧縮応力
の低下が起こる。
械研磨の研磨速度を向上させることによりディッシング
量の低減を図るものである。この化学機械研磨の研磨速
度は、バリアメタル層の密度を低下させることにより実
現されるが、このとき同時にバリアメタル層の圧縮応力
の低下が起こる。
【００４１】これらの関係について、ここではまずバリ
アメタル層としてＴｉＮを導電層としてＣｕを用いた場
合について説明する。
アメタル層としてＴｉＮを導電層としてＣｕを用いた場
合について説明する。
【００４２】ディッシングインデックスと種々の測定値
（研磨速度比、バリア膜の研磨速度、密度、圧縮応力）
との各関係を図６〜８に示す。またこれらの関係をまと
めて表２に示す。
（研磨速度比、バリア膜の研磨速度、密度、圧縮応力）
との各関係を図６〜８に示す。またこれらの関係をまと
めて表２に示す。
【００４３】実際の素子において実用上問題のないディ
ッシング量とは、導電層中央部の凹み量をｘ、導電層の
厚みをｙとしたときにｘ／ｙの値が０．１以下のレベル
である。
ッシング量とは、導電層中央部の凹み量をｘ、導電層の
厚みをｙとしたときにｘ／ｙの値が０．１以下のレベル
である。
【００４４】このようなディッシング量を実現するに
は、表１より、ディッシングインデックスを０．４以下
とすることが好ましく、０．２以下とすることがさらに
好ましい。また０．１以下とすることが最も好ましい。
は、表１より、ディッシングインデックスを０．４以下
とすることが好ましく、０．２以下とすることがさらに
好ましい。また０．１以下とすることが最も好ましい。
【００４５】表２より、ディッシングインデックスを
０．４以下とすることは、 バリアメタル層の密度を６×１０22atoms/cm3以下と
すること バリアメタル層と導電層の研磨速度比を２．６×１０
-2以上とすること（Ｃｕ層の研磨速度は１５００Å／ｍ
ｉｎである。） バリアメタル層の研磨速度を４０Å／ｍｉｎ以上とす
ること バリアメタル層の圧縮応力を３×１０8dyne/cm2以下
とすること に対応することがわかる。したがってこれらの数値範囲
を満たすようにバリアメタル層を形成すれば、ディッシ
ングインデックスを０．４以下とし、実際の素子におい
て実用上問題のないディッシング量とすることができ
る。
０．４以下とすることは、 バリアメタル層の密度を６×１０22atoms/cm3以下と
すること バリアメタル層と導電層の研磨速度比を２．６×１０
-2以上とすること（Ｃｕ層の研磨速度は１５００Å／ｍ
ｉｎである。） バリアメタル層の研磨速度を４０Å／ｍｉｎ以上とす
ること バリアメタル層の圧縮応力を３×１０8dyne/cm2以下
とすること に対応することがわかる。したがってこれらの数値範囲
を満たすようにバリアメタル層を形成すれば、ディッシ
ングインデックスを０．４以下とし、実際の素子におい
て実用上問題のないディッシング量とすることができ
る。
【００４６】
【表２】
【００４７】さらに、ディッシングインデックスを０．
２以下とすることは、バリアメタル層と導電層の研磨速
度比を４．０×１０-2以上、バリアメタル層の研磨速度
を６０Å／ｍｉｎ以上とすることに対応し、ディッシン
グインデックスを０．１以下とすることは、バリアメタ
ル層と導電層の研磨速度比を５．３×１０-2以上、バリ
アメタル層の研磨速度を８０Å／ｍｉｎ以上とすること
に対応する。ディッシング量に関しより厳しい水準が要
求される場合は、これらの条件を満たすように設計する
ことが好ましい。
２以下とすることは、バリアメタル層と導電層の研磨速
度比を４．０×１０-2以上、バリアメタル層の研磨速度
を６０Å／ｍｉｎ以上とすることに対応し、ディッシン
グインデックスを０．１以下とすることは、バリアメタ
ル層と導電層の研磨速度比を５．３×１０-2以上、バリ
アメタル層の研磨速度を８０Å／ｍｉｎ以上とすること
に対応する。ディッシング量に関しより厳しい水準が要
求される場合は、これらの条件を満たすように設計する
ことが好ましい。
【００４８】以上、バリアメタル層としてＴｉＮを、導
電層としてＣｕを用いた場合について説明したが、例え
ばバリアメタル層としてＴａＮを、導電層としてＣｕを
用いた場合についても同様の関係が得られる。本発明に
おいてディッシングインデックスの低減は化学機械研磨
の研磨速度により達成されるが、この化学機械研磨の研
磨速度や圧縮応力を決定する主たる因子はバリアメタル
層の密度だからである。
電層としてＣｕを用いた場合について説明したが、例え
ばバリアメタル層としてＴａＮを、導電層としてＣｕを
用いた場合についても同様の関係が得られる。本発明に
おいてディッシングインデックスの低減は化学機械研磨
の研磨速度により達成されるが、この化学機械研磨の研
磨速度や圧縮応力を決定する主たる因子はバリアメタル
層の密度だからである。
【００４９】なお、バリアメタル層の密度や圧縮応力の
下限については特に制限がないが、スパッタ装置の性能
からくる制限がある。例えば、スパッタパワーが低いほ
ど、圧縮応力が低下し、密度が下がるが、スパッタパワ
ーを０．２ｋＷ以下に下げると現状の装置では再現性が
低下する。また、スパッタ圧力が高いほど、圧縮応力が
低下し、密度が下がるが、スパッタ圧力を上げすぎると
プラズマが発生せずスパッタすることができなくなる。
このスパッタすることができなくなる圧力については装
置依存性があり、装置毎に設定する必要がある。同様に
基板温度についても、使用する装置の性能からくる上限
が存在する。したがって、必要とするディッシングイン
デックスを得るためには、使用する装置の性能に応じ
て、スパッタパワー、スパッタ圧力および基板温度を適
宜選択し、可能な範囲でバリアメタル層の密度を下げる
必要がある。また、研磨速度比、バリアメタル層の研磨
速度についても、これらはバリアメタル層の密度に依存
するものであるから、上記と同様、スパッタ装置の性能
からくる制限が存在する。
下限については特に制限がないが、スパッタ装置の性能
からくる制限がある。例えば、スパッタパワーが低いほ
ど、圧縮応力が低下し、密度が下がるが、スパッタパワ
ーを０．２ｋＷ以下に下げると現状の装置では再現性が
低下する。また、スパッタ圧力が高いほど、圧縮応力が
低下し、密度が下がるが、スパッタ圧力を上げすぎると
プラズマが発生せずスパッタすることができなくなる。
このスパッタすることができなくなる圧力については装
置依存性があり、装置毎に設定する必要がある。同様に
基板温度についても、使用する装置の性能からくる上限
が存在する。したがって、必要とするディッシングイン
デックスを得るためには、使用する装置の性能に応じ
て、スパッタパワー、スパッタ圧力および基板温度を適
宜選択し、可能な範囲でバリアメタル層の密度を下げる
必要がある。また、研磨速度比、バリアメタル層の研磨
速度についても、これらはバリアメタル層の密度に依存
するものであるから、上記と同様、スパッタ装置の性能
からくる制限が存在する。
【００５０】以上説明したように、ディッシングを低減
するためにはバリアメタル層の密度を下げることにより
研磨速度を向上させることが有効である。バリアメタル
層の密度を下げる手段として、スパッタパワーを下げる
等、スパッタ条件を適切に設定することが効果的であ
る。この点について図９〜１１を参照して説明する。こ
れらの図は、バリアメタル層の圧縮応力に及ぼすスパッ
タパワー、スパッタ圧力、スパッタ時の基板温度の影響
を示す図である。ここでバリアメタル層の圧縮応力と研
磨速度とが負の相関を有し（図６）、研磨速度とディッ
シングインデックスとが負の相関を有する（図８）こと
から、圧縮応力が大きいことはディッシングインデック
スが大きいことを意味する。前述のように、実際の素子
において実用上問題のないディッシング量とするにはデ
ィッシングインデックスを０．４以下とすることが好ま
しいが、これは表２より圧縮応力３×１０8dyne/cm2以
下に対応する。したがって図９〜１１において、圧縮応
力ができるだけ小さくなるようなスパッタ条件を選択す
ることが望ましく、具体的には３×１０8dyne/cm2以下
となるようなスパッタ条件が望ましい。
するためにはバリアメタル層の密度を下げることにより
研磨速度を向上させることが有効である。バリアメタル
層の密度を下げる手段として、スパッタパワーを下げる
等、スパッタ条件を適切に設定することが効果的であ
る。この点について図９〜１１を参照して説明する。こ
れらの図は、バリアメタル層の圧縮応力に及ぼすスパッ
タパワー、スパッタ圧力、スパッタ時の基板温度の影響
を示す図である。ここでバリアメタル層の圧縮応力と研
磨速度とが負の相関を有し（図６）、研磨速度とディッ
シングインデックスとが負の相関を有する（図８）こと
から、圧縮応力が大きいことはディッシングインデック
スが大きいことを意味する。前述のように、実際の素子
において実用上問題のないディッシング量とするにはデ
ィッシングインデックスを０．４以下とすることが好ま
しいが、これは表２より圧縮応力３×１０8dyne/cm2以
下に対応する。したがって図９〜１１において、圧縮応
力ができるだけ小さくなるようなスパッタ条件を選択す
ることが望ましく、具体的には３×１０8dyne/cm2以下
となるようなスパッタ条件が望ましい。
【００５１】これを満たすようなスパッタ条件は、図９
においてはスパッタパワー０．５ｋＷ以下である。図の
測定におけるスパッタ圧力は３ｍＴｏｒｒ、基板温度は
２００℃であるが、スパッタ圧力を上げる、あるいは、
基板温度を上げることにより、さらに圧縮応力が低下す
る。図１０、１１から明らかなように、スパッタ圧力が
高いほど、また基板温度が高いほど圧縮応力が小さくな
るからである。したがって、スパッタパワー０．５ｋＷ
とした場合において、スパッタ圧力を３ｍＴｏｒｒ以上
および／または基板温度を２００℃以上とすることによ
り圧縮応力をさらに低減できる。
においてはスパッタパワー０．５ｋＷ以下である。図の
測定におけるスパッタ圧力は３ｍＴｏｒｒ、基板温度は
２００℃であるが、スパッタ圧力を上げる、あるいは、
基板温度を上げることにより、さらに圧縮応力が低下す
る。図１０、１１から明らかなように、スパッタ圧力が
高いほど、また基板温度が高いほど圧縮応力が小さくな
るからである。したがって、スパッタパワー０．５ｋＷ
とした場合において、スパッタ圧力を３ｍＴｏｒｒ以上
および／または基板温度を２００℃以上とすることによ
り圧縮応力をさらに低減できる。
【００５２】また図１０において、圧縮応力が３×１０
8dyne/cm2以下となるようなスパッタ圧力は１２ｍＴｏ
ｒｒ以上である。図１０ではスパッタパワー４．５ｋ
Ｗ、基板温度２００℃であるから、スパッタパワー４．
５ｋＷ以下、基板温度２００℃以上とすることにより圧
縮応力をさらに低減することができる。
8dyne/cm2以下となるようなスパッタ圧力は１２ｍＴｏ
ｒｒ以上である。図１０ではスパッタパワー４．５ｋ
Ｗ、基板温度２００℃であるから、スパッタパワー４．
５ｋＷ以下、基板温度２００℃以上とすることにより圧
縮応力をさらに低減することができる。
【００５３】また図１１において、圧縮応力が３×１０
8dyne/cm2以下となるような基板温度は４５０℃以上で
ある。図１１ではスパッタパワー４．５ｋＷ、スパッタ
圧力を３ｍＴｏｒｒであるから、スパッタパワー４．５
ｋＷ以下、スパッタ圧力３ｍＴｏｒｒ以上とすることに
より圧縮応力をさらに低減することができる。
8dyne/cm2以下となるような基板温度は４５０℃以上で
ある。図１１ではスパッタパワー４．５ｋＷ、スパッタ
圧力を３ｍＴｏｒｒであるから、スパッタパワー４．５
ｋＷ以下、スパッタ圧力３ｍＴｏｒｒ以上とすることに
より圧縮応力をさらに低減することができる。
【００５４】
【００５５】
【実施例】 本発明の実施例について以下、説明する。
（実施例１）実施例１について、図１を用いて以下に説明する。
まず
シリコン基板１上に、下地絶縁層となるＳｉＯ2層２及
びＷ配線層３を介してプラズマＣＶＤ法を用いて６００
ｎｍのＳｉＯ2層４を堆積させたのち、０．６μｍの厚
さのフォトレジストを塗布し、次いで、ｉ線（３６５ｎ
ｍ）を用いて露光・パターニングして形成したフォトレ
ジストパターンをマスクとしてエッチングすることによ
って幅０．５μｍで、深さ１μｍのアスペクト比が２の
コンタクトホール５をＷ配線層３に達するように形成し
た。
シリコン基板１上に、下地絶縁層となるＳｉＯ2層２及
びＷ配線層３を介してプラズマＣＶＤ法を用いて６００
ｎｍのＳｉＯ2層４を堆積させたのち、０．６μｍの厚
さのフォトレジストを塗布し、次いで、ｉ線（３６５ｎ
ｍ）を用いて露光・パターニングして形成したフォトレ
ジストパターンをマスクとしてエッチングすることによ
って幅０．５μｍで、深さ１μｍのアスペクト比が２の
コンタクトホール５をＷ配線層３に達するように形成し
た。
【００５６】次いで、ＴｉＮ層６をスパッタリング法に
より形成する。スパッタリングの条件は、スパッタパワ
ー０．５ｋＷ、スパッタ圧力３ｍＴｏｒｒ、基板温度２
００℃とした。次いで、コンタクトホール５内にＣｕ層
７をメッキ法により形成した。
より形成する。スパッタリングの条件は、スパッタパワ
ー０．５ｋＷ、スパッタ圧力３ｍＴｏｒｒ、基板温度２
００℃とした。次いで、コンタクトホール５内にＣｕ層
７をメッキ法により形成した。
【００５７】次いで、スラリーとしてアルミナ粉末をベ
ースとした化学機械研磨法を用い、２ｐｓｉの研磨圧力
で、回転数２５ｒｐｍで、１〜２分研磨して、Ｃｕ層７
およびＴｉＮ層６の不要部分、即ち、ＳｉＯ2層に設け
たコンタクトホール５の高さ以上に堆積したＣｕ層７お
よびＴｉＮ層６を除去し、埋め込みＣｕコンタクト電極
を形成した。完成した埋め込みＣｕコンタクト電極のデ
ィッシングの有無について評価を行った。ディッシング
量が０．１（１０％）以下のものをディッシング無し、
０．１（１０％）を超えるものをディッシングありとし
た。表３中に結果を示す。
ースとした化学機械研磨法を用い、２ｐｓｉの研磨圧力
で、回転数２５ｒｐｍで、１〜２分研磨して、Ｃｕ層７
およびＴｉＮ層６の不要部分、即ち、ＳｉＯ2層に設け
たコンタクトホール５の高さ以上に堆積したＣｕ層７お
よびＴｉＮ層６を除去し、埋め込みＣｕコンタクト電極
を形成した。完成した埋め込みＣｕコンタクト電極のデ
ィッシングの有無について評価を行った。ディッシング
量が０．１（１０％）以下のものをディッシング無し、
０．１（１０％）を超えるものをディッシングありとし
た。表３中に結果を示す。
【００５８】（実施例２〜５、比較例１、２）ＴｉＮ層
の堆積をスパッタリング条件を表３のようにしたこと以
外は実施例１と同様にして導電層を形成し、ディッシン
グの有無について評価を行った。表３中に結果を示す。
の堆積をスパッタリング条件を表３のようにしたこと以
外は実施例１と同様にして導電層を形成し、ディッシン
グの有無について評価を行った。表３中に結果を示す。
【００５９】
【表３】
【００６０】（実施例６）実施例６について、図３を用いて以下に説明する。
まず
シリコン基板１上に、下地絶縁層となるＳｉＯ2層２及
びＷ配線層３を介してプラズマＣＶＤ法を用いて６００
ｎｍのＳｉＯ2層４を堆積させたのち、０．６μｍの厚
さのフォトレジストを塗布し、次いで、ｉ線（３６５ｎ
ｍ）を用いて露光・パターニングして形成したフォトレ
ジストパターンをマスクとしてエッチングすることによ
って幅０．１８μｍで、配線長１５ｍｍの溝５をＷ配線
層３に達するように形成した。
シリコン基板１上に、下地絶縁層となるＳｉＯ2層２及
びＷ配線層３を介してプラズマＣＶＤ法を用いて６００
ｎｍのＳｉＯ2層４を堆積させたのち、０．６μｍの厚
さのフォトレジストを塗布し、次いで、ｉ線（３６５ｎ
ｍ）を用いて露光・パターニングして形成したフォトレ
ジストパターンをマスクとしてエッチングすることによ
って幅０．１８μｍで、配線長１５ｍｍの溝５をＷ配線
層３に達するように形成した。
【００６１】次いで、ＴｉＮ層６をスパッタリング法に
より形成する。スパッタリングの条件は、スパッタパワ
ー０．５ｋＷ、スパッタ圧力３ｍＴｏｒｒ、基板温度４
５０℃とした。次いで、溝８内にＣｕ層７をメッキ法に
より堆積した。
より形成する。スパッタリングの条件は、スパッタパワ
ー０．５ｋＷ、スパッタ圧力３ｍＴｏｒｒ、基板温度４
５０℃とした。次いで、溝８内にＣｕ層７をメッキ法に
より堆積した。
【００６２】次に、スラリーとしてアルミナ粉末をベー
スとした化学機械研磨法を用い、２ｐｓｉの研磨圧力
で、回転数２５ｒｐｍで、１〜２分研磨して、Ｃｕ層７
およびＴｉＮ層６の不要部分、即ち、ＳｉＯ2層４に設
けた溝８の高さ以上に堆積したＣｕ層７およびＴｉＮ層
６を除去し、埋め込みＣｕコンタクト電極を形成する。
完成された埋め込みＣｕコンタクト電極の表面は平坦で
ありディッシングの発生は認められなかった。
スとした化学機械研磨法を用い、２ｐｓｉの研磨圧力
で、回転数２５ｒｐｍで、１〜２分研磨して、Ｃｕ層７
およびＴｉＮ層６の不要部分、即ち、ＳｉＯ2層４に設
けた溝８の高さ以上に堆積したＣｕ層７およびＴｉＮ層
６を除去し、埋め込みＣｕコンタクト電極を形成する。
完成された埋め込みＣｕコンタクト電極の表面は平坦で
ありディッシングの発生は認められなかった。
【００６３】
【発明の効果】以上説明したように、本発明の半導体装
置は従来のものよりもディッシングを低減しているた
め、導通不良等の問題が起こりにくい。
置は従来のものよりもディッシングを低減しているた
め、導通不良等の問題が起こりにくい。
【００６４】また本発明は、ディッシングの低減をバリ
アメタル層の化学機械研磨の研磨速度を向上させること
により実現しているため、他の製造条件に影響をおよぼ
すことなく効果的にディッシングを低減できる。
アメタル層の化学機械研磨の研磨速度を向上させること
により実現しているため、他の製造条件に影響をおよぼ
すことなく効果的にディッシングを低減できる。
【００６５】また、本発明の半導体装置の製造方法によ
れば、スパッタ条件の適切な設定によりバリアメタル層
の密度を低くし、これにより化学機械研磨の研磨速度が
向上してディッシングが低減される。このため、工程の
煩雑化や装置の大型化、他の製造条件への制約をもたら
すことなく効果的にディッシングの問題を解消すること
ができる。
れば、スパッタ条件の適切な設定によりバリアメタル層
の密度を低くし、これにより化学機械研磨の研磨速度が
向上してディッシングが低減される。このため、工程の
煩雑化や装置の大型化、他の製造条件への制約をもたら
すことなく効果的にディッシングの問題を解消すること
ができる。
【図１】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図２】従来の半導体装置の製造方法を示す工程断面図
である。
である。
【図３】本発明の半導体装置の製造方法を示す工程断面
図である。
図である。
【図４】ディッシングの状態を説明するための図であ
る。
る。
【図５】ディッシングインデックスの測定方法を説明す
るための図である。
るための図である。
【図６】バリアメタル層に残存する圧縮応力と、バリア
メタル層のＣＭＰによる研磨速度（研磨レート）との関
係を示す図である。
メタル層のＣＭＰによる研磨速度（研磨レート）との関
係を示す図である。
【図７】バリアメタル層に残存する圧縮応力と、バリア
メタル層の密度との関係を示す図である。
メタル層の密度との関係を示す図である。
【図８】バリアメタル層のＣＭＰによる研磨速度とディ
ッシングインデックスとの関係を示す図である。
ッシングインデックスとの関係を示す図である。
【図９】スパッタパワーとバリアメタル層に残存する圧
縮応力との関係を示す図である。
縮応力との関係を示す図である。
【図１０】スパッタ圧力とバリアメタル層に残存する圧
縮応力との関係を示す図である。
縮応力との関係を示す図である。
【図１１】スパッタ時の基板温度とバリアメタル層に残
存する圧縮応力との関係を示す図である。
存する圧縮応力との関係を示す図である。
１ シリコン基板
２ ＳｉＯ2層
３ Ｗ配線層
４ ＳｉＯ2層
５ コンタクトホール
６ ＴｉＮ層
７ Ｃｕ層
８ 溝
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 鈴木 三惠子
東京都港区芝五丁目７番１号 日本電気
株式会社内
(72)発明者 土屋 泰章
東京都港区芝五丁目７番１号 日本電気
株式会社内
(56)参考文献 特開 平10−214834（ＪＰ，Ａ)
特開 平９−69565（ＪＰ，Ａ)
特開 平９−115866（ＪＰ，Ａ)
特開 平８−88224（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/768
H01L 21/28 301
H01L 21/304 622
Claims (3)
- 【請求項１】 半導体基板と、該半導体基板上に形成さ
れ開口部が設けられた絶縁層と、 該開口部の内壁に形成されたバリアメタル層と、 該バリアメタル層上に該開口部を埋め込むように形成さ
れた銅または銅合金からなる導電層とを有し、 該バリアメタル層の圧縮応力が、３×１０8dyne/cm2以
下であることを特徴とする半導体装置。 - 【請求項２】 前記バリアメタル層が高融点金属窒化膜
である請求項１に記載の半導体装置。 - 【請求項３】 前記高融点金属窒化膜がＴｉＮ膜または
ＴａＮ膜である請求項２に記載の半導体装置。
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|---|---|---|---|
| JP04780498A JP3374901B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体装置 |
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| EP99103548A EP0939437A3 (en) | 1998-02-27 | 1999-02-24 | Planarization of wiring layers |
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| CNB991007875A CN1144285C (zh) | 1998-02-27 | 1999-03-01 | 半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04780498A JP3374901B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
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Family
ID=12785565
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04780498A Expired - Fee Related JP3374901B2 (ja) | 1998-02-27 | 1998-02-27 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
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| JP (1) | JP3374901B2 (ja) |
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| WO2002007198A2 (en) * | 2000-07-18 | 2002-01-24 | Applied Materials, Inc. | Deposition of low stress tantalum films |
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| US5340370A (en) * | 1993-11-03 | 1994-08-23 | Intel Corporation | Slurries for chemical mechanical polishing |
| US5514908A (en) * | 1994-04-29 | 1996-05-07 | Sgs-Thomson Microelectronics, Inc. | Integrated circuit with a titanium nitride contact barrier having oxygen stuffed grain boundaries |
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| JPH08162531A (ja) * | 1994-12-05 | 1996-06-21 | Sony Corp | 配線形成方法 |
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| JPH1012729A (ja) * | 1996-06-27 | 1998-01-16 | Nec Corp | 半導体装置の製造方法 |
| US6139699A (en) * | 1997-05-27 | 2000-10-31 | Applied Materials, Inc. | Sputtering methods for depositing stress tunable tantalum and tantalum nitride films |
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-
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- 1999-03-01 CN CNB991007875A patent/CN1144285C/zh not_active Expired - Fee Related
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