JP3374901B2 - 半導体装置 - Google Patents

半導体装置

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JP3374901B2 JP04780498A JP4780498A JP3374901B2 JP 3374901 B2 JP3374901 B2 JP 3374901B2 JP 04780498 A JP04780498 A JP 04780498A JP 4780498 A JP4780498 A JP 4780498A JP 3374901 B2 JP3374901 B2 JP 3374901B2
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Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、化学機械研磨を用
い導電層を形成した半導体装置およびその製造方法に関
する。
【0002】
【従来の技術】近年における半導体装置の高集積化に伴
う配線層の低抵抗化への要請から、配線層材料として、
エレクトロマイグレーション耐性の高いCuが広く用い
られている。ところがCuを用いる場合、ドライ・エッ
チングを行うときのエッチングレートを十分に確保する
ことができないためRIE(反応性イオンエッチング)
による異方性エッチングが困難である。
【0003】そこで、配線層材料としてCuを使用する
場合、導電層を形成する方法が広く用いられている。こ
れは、絶縁層に設けた配線パターンに沿った溝やコンタ
クトホールにCu層を堆積させた後、不要部分を化学機
械研磨(ChemicalMechanicalPol
ishing:CMP)によって除去することによって
導電層を形成するものである。
【0004】Cuによる導電層を形成する場合、シリコ
ン酸化膜とCuの間にTiN層等のバリア層を介在させ
る必要がある。これは、シリコン酸化膜の上にCu導電
層を直接形成すると、Cuが酸化シリコン中を容易に拡
散し、シリコン半導体中で深い準位を形成して少数キャ
リアの寿命を縮めるという問題が生じるからである。
【0005】導電層を形成する従来技術の一例が、特開
平9−69522号公報に示されている。
【0006】特開平9−69522号公報記載の従来技
術を図2を使って以下に説明する。まず、シリコン基板
1上に、下地絶縁層となるSiO2層2及びW配線層3
を介してプラズマCVD法を用いて600nmのSiO
2層4を堆積させた後、0.6μmの厚さのフォトレジ
ストを塗布し、次いで、i線(365nm)を用いて露
光・パターニングして形成したフォトレジストパターン
をマスクとしてエッチングすることによって幅0.5μ
mで、深さ1μmのアスペクト比が2のコンタクトホー
ル5をW配線層3に達するように形成する(図2
(a))。
【0007】次いで、TiN層6をCVD法あるいはス
パッタリング法により形成する。スパッタリング法を用
いた場合、CVD法による場合よりも段差被覆性の点で
劣るものの、バリヤ特性はより優れている。つづいてコ
ンタクトホール4内にCu層7を堆積する(図2
(b))。
【0008】次に、スラリーとしてアルミナ粉末をベー
スとした化学機械研磨法を用い、200〜300g/c
2の研磨圧力で、回転数50〜100回転/分(rp
m)、で、1〜2分研磨して、Cu層7およびTiN層
6の不要部分、即ちコンタクトホール5の高さ以上に堆
積したCu層7およびTiN層6を除去し、埋め込みC
uコンタクト電極を形成する(図2(c))。
【0009】
【発明が解決しようとする課題】ところが上記従来技術
による方法では、Cu層7およびTiN層6の不要部分
を化学機械研磨により研磨して除去する際、Cu層7の
表面が削られて図2(c)のような凹状形状となるとい
う問題があった。これはCuの研磨速度がTiNの研磨
速度に比べて格段に大きいため、シリコン酸化膜3上の
TiN6を除去しようとすると、TiN6を研磨する間
にCu層7の研磨が過剰に進行し、中央部が凹んだ形状
となるものである(以下、導電層中央部に生じる凹みを
「ディッシング」という)。不要なTiNをほぼ完全に
除去するためにはある程度のオーバーエッチングを行う
必要があることを考慮すると、ディッシングはさらに顕
著となる。またディッシングの程度は、特に導電層の長
さ(配線長)が長い場合に顕著となる。
【0010】このようなCu層のディッシングが生じる
と局所的に抵抗が増加し、例えばエレクトロマイグレー
ションが生じ素子の信頼性が低下する。本発明は、この
ような導電層のディッシングのない導電層を有する半導
体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】上述の課題に対し本発明
は、バリアメタル層の化学機械研磨の研磨速度を従来よ
りも向上させることにより課題解決を図るものである。
すなわち本発明によれば、半導体基板と、該半導体基板
上に形成され開口部が設けられた絶縁層と、該開口部の
内壁に形成されたバリアメタル層と、該バリアメタル層
上に該開口部を埋め込むように形成された銅または銅合
金からなる導電層とを有し、該バリアメタル層の圧縮応
力が、3×108dyne/cm2以下であることを特徴とする
半導体装置が提供される。この発明に係る半導体装置
は、圧縮応力が従来のものよりも低く抑えられており、
CMPによる研磨速度が高いため、ディッシングの低減
が図られる。バリアメタル層の圧縮応力は、基板の寸法
と反りの量から算出することができる。
【0012】本発明において、半導体基板と、該半導体
基板上に形成され複数の開口部が設けられた絶縁層と、
該開口部の内壁に形成されたバリアメタル層と、該バリ
アメタル層上に該開口部を埋め込むように形成された複
数の導電層とを有し、前記複数の導電層のうち最も配線
長が長い導電層の中央部の凹み量をx、層厚をyとした
ときにx/yの値が0.1以下である構成とすることが
できる。
【0013】前述のように、従来技術においては、バリ
アメタル層の不要部分を化学機械研磨により研磨して除
去する際、導電層表面中央部にディッシングが発生す
る。ここで、導電層中央部のディッシング量をx、導電
層の厚みをyとしたときのx/yによりディッシングの
程度を表現することとする(図4)。x/yの値は、配
線長が長い方がより大きくなる。この発明は、半導体基
板中の最も配線長が長い導電層のx/yが0.1以下の
半導体装置を提供するものである。x/yの値は0.0
5以下とすることがさらに好ましい。このような半導体
装置は、後述するように、バリアメタル層の密度を下げ
る種々の手法、たとえばバリアメタル層形成時のスパッ
タ条件の最適化等を適用することにより作製することが
できる。
【0014】本発明において、ディッシングインデック
0.4以下とすることができる。
【0015】導電層のディッシング量は、バリアメタル
層および導電層の材質や厚み、埋め込みを行う溝の形
状、オーバーエッチング量、化学機械研磨の研磨条件な
ど多くの因子に依存する。このうち、バリアメタル層お
よび導電層の厚み、埋め込みを行う溝の形状、オーバー
エッチング量、化学機械研磨の研磨条件は、製造工程に
おける他の制約を受ける。そこで本発明では、バリアメ
タル層および導電層の材質に特に注目し、これらの層の
有する耐ディッシング性をディッシングインデックスな
るパラメータを用いて表し、その範囲を規定している。
すなわちディッシングインデックスはバリアメタル層お
よび導電層の組み合わせにより特定されるパラメータで
あり、これら各層の材料および形成方法に依存する。以
下、このパラメータについて説明する。
【0016】耐ディッシング性を示すディッシングイン
デックスは、バリアメタル層および導電層の材質、形成
条件を定め、ディッシングの発生を強調した促進試験を
実施することにより測定される。すなわち、図5に示す
ような導電層の長さ(配線長)を長くした溝を作製し、
この溝に対して図2に示した手順に従って高融点金属
膜、および導電層を形成し、化学機械研磨を行った後の
ディッシングを評価することにより測定される。この促
進試験において、溝のサイズは、長さ4mm、幅1m
m、深さ500nmであり、バリアメタル層の厚みは5
0nmである。化学機械研磨の研磨の条件は、圧力2p
si、回転数25rpmとする。研磨液は、アルミナ粒
子の懸濁液(例えばロデール社製のQCTT1010)
に過酸化水素水をを混合した液を用いる。このような条
件でディッシングを発生させたときに、導電層中央部の
ディッシング量(図4におけるx)を導電層の厚み50
0nm(図4におけるy)で除した値をディッシングイ
ンデックスとする。すなわち、ある半導体装置のディッ
シングインデックスとは、その半導体装置を構成する導
電層およびバリアメタル層と同一のものを図5の溝に対
してそのまま適用したときの耐ディッシング性を示す指
標である。言い換えれば、その半導体装置を構成する導
電層およびバリアメタル層を、材質、形成方法を同一に
して形状因子のみを変え、図5に示された溝を埋め込む
ように形成したサンプルの耐ディッシング性を示す指標
である。
【0017】ディッシングインデックスと、実際にコン
タクトあるいは配線を形成したときのディッシング量と
の関係を表1に示す。ディッシングを実用上問題ないレ
ベルにまで低減するには、ディッシングインデックスを
0.4以下とすることが好ましく、0.2以下とするこ
とがさらに好ましい。また0.1以下とすることが最も
好ましい。本発明の半導体装置は、このような観点から
ディッシングインデックスの範囲を規定したものであ
る。
【0018】
【表1】 *1 10%ディッシングに相当するディッシングイン
デックス;表中、左の欄に記載した実際の素子における
埋め込み導電層が10%のディッシングを受けるときの
ディッシングインデックスをいう。例えば、ディッシン
グインデックスを0.1にすると、1μm×1μmのコ
ンタクトホールに埋め込み導電層を形成した素子におい
て、ディッシング量は10%となる。また配線長15m
m,配線幅35μmの溝に埋め込み導電層を形成した素
子において、ディッシング量は10%となる。
【0019】本発明において、バリアメタル層の化学機
械研磨による研磨速度、導電層の化学機械研磨による
研磨速度の2.6×10-2倍以上とすることができる。
【0020】ディッシングの発生は、導電層とバリアメ
タル層の研磨速度の差に起因する。この発明は、導電層
の研磨速度を上げ、導電層とバリアメタル層の研磨速度
比を向上させることによりディッシングを防止するもの
である。バリアメタル層の化学機械研磨による研磨速度
を、導電層の化学機械研磨による研磨速度の2.6×1
-2倍以上、好ましくは5.3×10-2倍以上とするこ
とによりディッシングを実用上問題がない程度にまで低
減することができる。なお、高融点金属窒化膜などによ
り構成されるバリアメタル層は、銅などにより構成され
る導電層よりもはるかに遅い研磨速度を有するため、上
記研磨速度比は通常1倍以下である。
【0021】本発明において、バリアメタル層の化学機
械研磨による研磨速度、40Å/min以上とすること
ができる。
【0022】この発明は、導電層の研磨速度を上げるこ
とにより、導電層とバリアメタル層の研磨速度比を向上
させディッシングを防止するものである。40Å/min
以上、好ましくは80Å/min以上とすることによりデ
ィッシングを実用上問題がない程度にまで低減すること
ができる。なお高融点金属窒化膜などにより構成される
バリアメタル層は、通常、銅などにより構成される導電
層(研磨速度1000Å/min以上)よりはるかに遅い
研磨速度を有する。
【0023】
【0024】
【0025】本発明において、バリアメタル層の密度
、6×1022atoms/cm3以下とすることができる。
【0026】この発明によれば、バリアメタル層の密度
が従来のものよりも低く抑えられており、その結果CM
Pによる研磨速度が高いため、ディッシングの低減が図
られる。なお下限値については、バリアメタル層の機能
が損なわれない限り特に制限が無い。なおバリアメタル
層の密度は、層厚と重量より算出される。
【0027】以上説明した各発明において、導電層は銅
または銅合金からなり、バリアメタル層は高融点金属窒
化膜とすることが好ましい。また高融点金属窒化膜とし
ては、WN膜、TiN膜、TaN膜などが用いられる
が、このうちTiN膜、TaN膜が好ましく用いられ
る。
【0028】なお、バリアメタル層の研磨速度を向上さ
せる方法として、以下の半導体装置の製造方法が挙げら
れる。半導体基板上に絶縁膜を形成する工程と、該絶縁
膜に開口部を形成する工程と、該開口部の内壁に、スパ
ッタリングによりバリアメタル層を形成する工程と、該
バリアメタル層の上に該開口部を埋め込むように基板全
面に導電層を形成する工程と、該開口部の外部に形成さ
れた導電層を、化学機械研磨により除去する工程とを含
み、前記スパッタリングの条件が、下記(A)〜(C)
のうち少なくとも一つを満たすことを特徴とする半導体
装置の製造方法 (A)スパッタパワーが1.5kW以下であること (B)スパッタ圧力が8mTorr以上であること (C)スパッタ時の基板温度が360℃以上であること バリアメタル層は、バリア特性向上の観点からスパッタ
リング法により形成することが好ましいが、このスパッ
タ条件を適切に設定することにより、バリアメタル層の
研磨速度を向上させ、ディッシングの低減を図ることが
できる。このための条件が上記の(A)〜(C)であ
る。この(A)〜(C)の条件はいずれか一つを満たせ
ばよいが、二つ以上満たせばより研磨速度が向上しディ
ッシングのさらなる低減を図ることができる。
【0029】ここで、スパッタパワーを1.5kW以下
((A)の条件)とする場合において、スパッタ圧力を
3mTorr以上および/または基板温度を200℃以
上とすることにより研磨速度をさらに向上することがで
きる。
【0030】また、スパッタ圧力を8mTorr以上
((B)の条件)とする場合において、スパッタパワー
を4.5kW以下および/または基板温度を200℃以
上とすることにより研磨速度をさらに向上することがで
きる。
【0031】さらにスパッタ時の基板温度を360℃以
上((C)の条件)とする場合において、スパッタパワ
ーを4.5kW以下および/またはスパッタ圧力を3m
Torr以上とすることにより研磨速度をさらに向上す
ることができる。
【0032】また、バリアメタル層の研磨速度を向上さ
せる他の方法として、以下の半導体装置の製造方法が挙
げられる。半導体基板上に絶縁膜を形成する工程と、該
絶縁膜に開口部を形成する工程と、該開口部の内壁に、
スパッタリングによりバリアメタル層を形成する工程
と、該バリアメタル層の上に該開口部を埋め込むように
基板全面に導電層を形成する工程と、該開口部の外部に
形成された導電層を、化学機械研磨により除去する工程
とを含み、前記スパッタリングの条件が、下記式を満た
すことを特徴とする半導体装置の製造方法が提供され
る。 W/P≦0.4、T≧200 (W:スパッタパワー(kW) P:スパッタ圧力(m
Torr) T:スパッタ時の基板温度(℃))
【0033】上記のスパッタ条件とすることにより、バ
リアメタル層の密度を下げ研磨速度を上昇させることが
できる。/Pの値は0.4以下、好ましくは0.3以
下とする。W/Pを一定値以下とするのは、スパッタ粒
子に与えられる一粒子あたりの加速エネルギーを低く
し、これにより膜密度を下げるためである。この作用の
詳細については後述する。またスパッタ時の基板温度は
高いほど有利であり200℃以上、好ましくは300℃
以上とする。
【0034】上記方法において、導電層は銅または銅合
金からなり、前記バリアメタル層はTiN膜とすること
ができる。
【0035】記半導体装置の製造方法において、前記
バリアメタル層がTaN膜であって、前記スパッタリン
グの条件が、下記式を満たすものとすることができる。 W/P≦0.35、T≧200 (W:スパッタパワー(kW) P:スパッタ圧力(m
Torr) T:スパッタ時の基板温度(℃))
【0036】上記のスパッタ条件とすることにより、バ
リアメタル層の密度を下げ研磨速度を上昇させることが
できる。/Pの値は0.4以下、好ましくは0.3以
下とする。W/Pを一定値以下とするのは、スパッタ粒
子に与えられる一粒子あたりの加速エネルギーを低く
し、これにより膜密度を下げるためである。この作用の
詳細については後述する。またスパッタ時の基板温度は
高いほど有利であり200℃以上、好ましくは300℃
以上とする。
【0037】スパッタ条件を適切に設定することにより
研磨速度が向上する理由について以下説明する。
【0038】研磨速度は、研磨される膜の密度により変
動し、膜の密度が低いほど研磨速度が向上する。この膜
の密度は、スパッタリング法により形成される膜の場
合、スパッタパワー、スパッタ圧力、スパッタリング時
の基板温度により変動する。これはスパッタ粒子に与え
られる加速エネルギーの大小により膜の密度が変動する
ことによるものである。たとえばスパッタパワーが大き
いとスパッタ粒子に与えられる加速エネルギーが大きく
なり、スパッタ粒子が密にパッキングされた構造の膜が
形成され、膜密度が上昇する。またスパッタ圧力を低く
すると、一定のスパッタパワーを与えたときのスパッタ
粒子に与えられる一粒子あたりの加速エネルギーが大と
なり、やはり、膜密度が上昇する。
【0039】なお、基板温度を高くすることによりバリ
アメタル層の研磨速度が向上することについては、理由
は必ずしも明確ではないが、ディッシングの低減に有効
であることは本発明らの行った実験により確認されてい
る(図11)。
【0040】
【発明の実施の形態】本発明はバリアメタル層の化学機
械研磨の研磨速度を向上させることによりディッシング
量の低減を図るものである。この化学機械研磨の研磨速
度は、バリアメタル層の密度を低下させることにより実
現されるが、このとき同時にバリアメタル層の圧縮応力
の低下が起こる。
【0041】これらの関係について、ここではまずバリ
アメタル層としてTiNを導電層としてCuを用いた場
合について説明する。
【0042】ディッシングインデックスと種々の測定値
(研磨速度比、バリア膜の研磨速度、密度、圧縮応力)
との各関係を図6〜8に示す。またこれらの関係をまと
めて表2に示す。
【0043】実際の素子において実用上問題のないディ
ッシング量とは、導電層中央部の凹み量をx、導電層の
厚みをyとしたときにx/yの値が0.1以下のレベル
である。
【0044】このようなディッシング量を実現するに
は、表1より、ディッシングインデックスを0.4以下
とすることが好ましく、0.2以下とすることがさらに
好ましい。また0.1以下とすることが最も好ましい。
【0045】表2より、ディッシングインデックスを
0.4以下とすることは、 バリアメタル層の密度を6×1022atoms/cm3以下と
すること バリアメタル層と導電層の研磨速度比を2.6×10
-2以上とすること(Cu層の研磨速度は1500Å/m
inである。) バリアメタル層の研磨速度を40Å/min以上とす
ること バリアメタル層の圧縮応力を3×108dyne/cm2以下
とすること に対応することがわかる。したがってこれらの数値範囲
を満たすようにバリアメタル層を形成すれば、ディッシ
ングインデックスを0.4以下とし、実際の素子におい
て実用上問題のないディッシング量とすることができ
る。
【0046】
【表2】
【0047】さらに、ディッシングインデックスを0.
2以下とすることは、バリアメタル層と導電層の研磨速
度比を4.0×10-2以上、バリアメタル層の研磨速度
を60Å/min以上とすることに対応し、ディッシン
グインデックスを0.1以下とすることは、バリアメタ
ル層と導電層の研磨速度比を5.3×10-2以上、バリ
アメタル層の研磨速度を80Å/min以上とすること
に対応する。ディッシング量に関しより厳しい水準が要
求される場合は、これらの条件を満たすように設計する
ことが好ましい。
【0048】以上、バリアメタル層としてTiNを、導
電層としてCuを用いた場合について説明したが、例え
ばバリアメタル層としてTaNを、導電層としてCuを
用いた場合についても同様の関係が得られる。本発明に
おいてディッシングインデックスの低減は化学機械研磨
の研磨速度により達成されるが、この化学機械研磨の研
磨速度や圧縮応力を決定する主たる因子はバリアメタル
層の密度だからである。
【0049】なお、バリアメタル層の密度や圧縮応力の
下限については特に制限がないが、スパッタ装置の性能
からくる制限がある。例えば、スパッタパワーが低いほ
ど、圧縮応力が低下し、密度が下がるが、スパッタパワ
ーを0.2kW以下に下げると現状の装置では再現性が
低下する。また、スパッタ圧力が高いほど、圧縮応力が
低下し、密度が下がるが、スパッタ圧力を上げすぎると
プラズマが発生せずスパッタすることができなくなる。
このスパッタすることができなくなる圧力については装
置依存性があり、装置毎に設定する必要がある。同様に
基板温度についても、使用する装置の性能からくる上限
が存在する。したがって、必要とするディッシングイン
デックスを得るためには、使用する装置の性能に応じ
て、スパッタパワー、スパッタ圧力および基板温度を適
宜選択し、可能な範囲でバリアメタル層の密度を下げる
必要がある。また、研磨速度比、バリアメタル層の研磨
速度についても、これらはバリアメタル層の密度に依存
するものであるから、上記と同様、スパッタ装置の性能
からくる制限が存在する。
【0050】以上説明したように、ディッシングを低減
するためにはバリアメタル層の密度を下げることにより
研磨速度を向上させることが有効である。バリアメタル
層の密度を下げる手段として、スパッタパワーを下げる
等、スパッタ条件を適切に設定することが効果的であ
る。この点について図9〜11を参照して説明する。こ
れらの図は、バリアメタル層の圧縮応力に及ぼすスパッ
タパワー、スパッタ圧力、スパッタ時の基板温度の影響
を示す図である。ここでバリアメタル層の圧縮応力と研
磨速度とが負の相関を有し(図6)、研磨速度とディッ
シングインデックスとが負の相関を有する(図8)こと
から、圧縮応力が大きいことはディッシングインデック
スが大きいことを意味する。前述のように、実際の素子
において実用上問題のないディッシング量とするにはデ
ィッシングインデックスを0.4以下とすることが好ま
しいが、これは表2より圧縮応力3×108dyne/cm2
下に対応する。したがって図9〜11において、圧縮応
力ができるだけ小さくなるようなスパッタ条件を選択す
ることが望ましく、具体的には3×108dyne/cm2以下
となるようなスパッタ条件が望ましい。
【0051】これを満たすようなスパッタ条件は、図9
においてはスパッタパワー0.5kW以下である。図の
測定におけるスパッタ圧力は3mTorr、基板温度は
200℃であるが、スパッタ圧力を上げる、あるいは、
基板温度を上げることにより、さらに圧縮応力が低下す
る。図10、11から明らかなように、スパッタ圧力が
高いほど、また基板温度が高いほど圧縮応力が小さくな
るからである。したがって、スパッタパワー0.5kW
とした場合において、スパッタ圧力を3mTorr以上
および/または基板温度を200℃以上とすることによ
り圧縮応力をさらに低減できる。
【0052】また図10において、圧縮応力が3×10
8dyne/cm2以下となるようなスパッタ圧力は12mTo
rr以上である。図10ではスパッタパワー4.5k
W、基板温度200℃であるから、スパッタパワー4.
5kW以下、基板温度200℃以上とすることにより圧
縮応力をさらに低減することができる。
【0053】また図11において、圧縮応力が3×10
8dyne/cm2以下となるような基板温度は450℃以上で
ある。図11ではスパッタパワー4.5kW、スパッタ
圧力を3mTorrであるから、スパッタパワー4.5
kW以下、スパッタ圧力3mTorr以上とすることに
より圧縮応力をさらに低減することができる。
【0054】
【0055】
【実施例】 本発明の実施例について以下、説明する。 (実施例1)実施例1について、図1を用いて以下に説明する。 まず
シリコン基板1上に、下地絶縁層となるSiO2層2及
びW配線層3を介してプラズマCVD法を用いて600
nmのSiO2層4を堆積させたのち、0.6μmの厚
さのフォトレジストを塗布し、次いで、i線(365n
m)を用いて露光・パターニングして形成したフォトレ
ジストパターンをマスクとしてエッチングすることによ
って幅0.5μmで、深さ1μmのアスペクト比が2の
コンタクトホール5をW配線層3に達するように形成し
た。
【0056】次いで、TiN層6をスパッタリング法に
より形成する。スパッタリングの条件は、スパッタパワ
ー0.5kW、スパッタ圧力3mTorr、基板温度2
00℃とした。次いで、コンタクトホール5内にCu層
7をメッキ法により形成した。
【0057】次いで、スラリーとしてアルミナ粉末をベ
ースとした化学機械研磨法を用い、2psiの研磨圧力
で、回転数25rpmで、1〜2分研磨して、Cu層7
およびTiN層6の不要部分、即ち、SiO2層に設け
たコンタクトホール5の高さ以上に堆積したCu層7お
よびTiN層6を除去し、埋め込みCuコンタクト電極
を形成した。完成した埋め込みCuコンタクト電極のデ
ィッシングの有無について評価を行った。ディッシング
量が0.1(10%)以下のものをディッシング無し、
0.1(10%)を超えるものをディッシングありとし
た。表3中に結果を示す。
【0058】(実施例2〜5、比較例1、2)TiN層
の堆積をスパッタリング条件を表3のようにしたこと以
外は実施例1と同様にして導電層を形成し、ディッシン
グの有無について評価を行った。表3中に結果を示す。
【0059】
【表3】
【0060】(実施例6)実施例6について、図3を用いて以下に説明する。 まず
シリコン基板1上に、下地絶縁層となるSiO2層2及
びW配線層3を介してプラズマCVD法を用いて600
nmのSiO2層4を堆積させたのち、0.6μmの厚
さのフォトレジストを塗布し、次いで、i線(365n
m)を用いて露光・パターニングして形成したフォトレ
ジストパターンをマスクとしてエッチングすることによ
って幅0.18μmで、配線長15mmの溝5をW配線
層3に達するように形成した。
【0061】次いで、TiN層6をスパッタリング法に
より形成する。スパッタリングの条件は、スパッタパワ
ー0.5kW、スパッタ圧力3mTorr、基板温度4
50℃とした。次いで、溝8内にCu層をメッキ法に
より堆積した。
【0062】次に、スラリーとしてアルミナ粉末をベー
スとした化学機械研磨法を用い、2psiの研磨圧力
で、回転数25rpmで、1〜2分研磨して、Cu層7
およびTiN層6の不要部分、即ち、SiO2層4に設
けた溝8の高さ以上に堆積したCu層およびTiN層
6を除去し、埋め込みCuコンタクト電極を形成する。
完成された埋め込みCuコンタクト電極の表面は平坦で
ありディッシングの発生は認められなかった。
【0063】
【発明の効果】以上説明したように、本発明の半導体装
置は従来のものよりもディッシングを低減しているた
め、導通不良等の問題が起こりにくい。
【0064】また本発明は、ディッシングの低減をバリ
アメタル層の化学機械研磨の研磨速度を向上させること
により実現しているため、他の製造条件に影響をおよぼ
すことなく効果的にディッシングを低減できる。
【0065】また、本発明の半導体装置の製造方法によ
れば、スパッタ条件の適切な設定によりバリアメタル層
の密度を低くし、これにより化学機械研磨の研磨速度が
向上してディッシングが低減される。このため、工程の
煩雑化や装置の大型化、他の製造条件への制約をもたら
すことなく効果的にディッシングの問題を解消すること
ができる。
【図面の簡単な説明】
【図1】本発明の半導体装置の製造方法を示す工程断面
図である。
【図2】従来の半導体装置の製造方法を示す工程断面図
である。
【図3】本発明の半導体装置の製造方法を示す工程断面
図である。
【図4】ディッシングの状態を説明するための図であ
る。
【図5】ディッシングインデックスの測定方法を説明す
るための図である。
【図6】バリアメタル層に残存する圧縮応力と、バリア
メタル層のCMPによる研磨速度(研磨レート)との関
係を示す図である。
【図7】バリアメタル層に残存する圧縮応力と、バリア
メタル層の密度との関係を示す図である。
【図8】バリアメタル層のCMPによる研磨速度とディ
ッシングインデックスとの関係を示す図である。
【図9】スパッタパワーとバリアメタル層に残存する圧
縮応力との関係を示す図である。
【図10】スパッタ圧力とバリアメタル層に残存する圧
縮応力との関係を示す図である。
【図11】スパッタ時の基板温度とバリアメタル層に残
存する圧縮応力との関係を示す図である。
【符号の説明】
1 シリコン基板 2 SiO2層 3 W配線層 4 SiO2層 5 コンタクトホール 6 TiN層 7 Cu層 8 溝
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 三惠子 東京都港区芝五丁目7番1号 日本電気 株式会社内 (72)発明者 土屋 泰章 東京都港区芝五丁目7番1号 日本電気 株式会社内 (56)参考文献 特開 平10−214834(JP,A) 特開 平9−69565(JP,A) 特開 平9−115866(JP,A) 特開 平8−88224(JP,A) (58)調査した分野(Int.Cl.7,DB名) H01L 21/768 H01L 21/28 301 H01L 21/304 622

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項1】 半導体基板と、該半導体基板上に形成さ
    れ開口部が設けられた絶縁層と、 該開口部の内壁に形成されたバリアメタル層と、 該バリアメタル層上に該開口部を埋め込むように形成さ
    れた銅または銅合金からなる導電層とを有し、 該バリアメタル層の圧縮応力が、3×108dyne/cm2
    下であることを特徴とする半導体装置。
  2. 【請求項2】 記バリアメタル層が高融点金属窒化膜
    である請求項に記載の半導体装置。
  3. 【請求項3】 前記高融点金属窒化膜がTiN膜または
    TaN膜である請求項に記載の半導体装置。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4095731B2 (ja) * 1998-11-09 2008-06-04 株式会社ルネサステクノロジ 半導体装置の製造方法及び半導体装置
US6528180B1 (en) 2000-05-23 2003-03-04 Applied Materials, Inc. Liner materials
WO2002007198A2 (en) * 2000-07-18 2002-01-24 Applied Materials, Inc. Deposition of low stress tantalum films
US20060131700A1 (en) * 2004-12-22 2006-06-22 David Moses M Flexible electronic circuit articles and methods of making thereof

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US577095A (en) * 1897-02-16 Tor of benjamin hewitt
JPH0666287B2 (ja) * 1988-07-25 1994-08-24 富士通株式会社 半導体装置の製造方法
JP3407204B2 (ja) * 1992-07-23 2003-05-19 オリンパス光学工業株式会社 強誘電体集積回路及びその製造方法
US5340370A (en) * 1993-11-03 1994-08-23 Intel Corporation Slurries for chemical mechanical polishing
US5514908A (en) * 1994-04-29 1996-05-07 Sgs-Thomson Microelectronics, Inc. Integrated circuit with a titanium nitride contact barrier having oxygen stuffed grain boundaries
JP3397501B2 (ja) * 1994-07-12 2003-04-14 株式会社東芝 研磨剤および研磨方法
JPH08162531A (ja) * 1994-12-05 1996-06-21 Sony Corp 配線形成方法
US5676587A (en) * 1995-12-06 1997-10-14 International Business Machines Corporation Selective polish process for titanium, titanium nitride, tantalum and tantalum nitride
JP3487051B2 (ja) * 1995-12-15 2004-01-13 松下電器産業株式会社 半導体装置の製造方法
JPH1012729A (ja) * 1996-06-27 1998-01-16 Nec Corp 半導体装置の製造方法
US6139699A (en) * 1997-05-27 2000-10-31 Applied Materials, Inc. Sputtering methods for depositing stress tunable tantalum and tantalum nitride films

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