JP3293783B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
Description
【０００１】
【発明の属する技術分野】本発明は、埋め込み配線やス
ルーホールを複数備えた半導体装置の製造方法に関す
る。
ルーホールを複数備えた半導体装置の製造方法に関す
る。
【０００２】
【従来の技術】従来の埋め込み配線の形成方法につい
て、図４を参照して説明する。
て、図４を参照して説明する。
【０００３】まず図４（ａ）に示すように、シリコン基
板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシ
リコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成
し、ついでシリコン酸化膜３中にシリコン窒化膜２に到
達する複数のホールをドライエッチングにより形成す
る。
板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシ
リコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成
し、ついでシリコン酸化膜３中にシリコン窒化膜２に到
達する複数のホールをドライエッチングにより形成す
る。
【０００４】次に図４（ｂ）に示すように、全面にＴｉ
およびＴｉＮからなるバリアメタル膜４をスパッタリン
グ法により堆積する。膜厚は２００Åとする。つづいて
この上に、銅めっきを成長させるための銅からなるシー
ド金属膜をスパッタリング法により堆積する（不図
示）。つづいて基板を液温約２５℃の硫酸銅水溶液に浸
漬し、銅からなる金属めっき膜５を電解めっき法により
形成する。めっき形成の際のための電源は、たとえば直
流電源を用い電流値を０．５Ａ／ｄｍ2とする。ここで
金属めっき膜５の膜厚は平坦部で９００ｎｍ程度とす
る。この状態を図４（ｂ）に示す。
およびＴｉＮからなるバリアメタル膜４をスパッタリン
グ法により堆積する。膜厚は２００Åとする。つづいて
この上に、銅めっきを成長させるための銅からなるシー
ド金属膜をスパッタリング法により堆積する（不図
示）。つづいて基板を液温約２５℃の硫酸銅水溶液に浸
漬し、銅からなる金属めっき膜５を電解めっき法により
形成する。めっき形成の際のための電源は、たとえば直
流電源を用い電流値を０．５Ａ／ｄｍ2とする。ここで
金属めっき膜５の膜厚は平坦部で９００ｎｍ程度とす
る。この状態を図４（ｂ）に示す。
【０００５】以上のようにしてめっきを施した基板につ
いて、３００℃で３０分程度、アニールを行う。これに
よりグレインサイズが大きくなり抵抗値が低下する。
いて、３００℃で３０分程度、アニールを行う。これに
よりグレインサイズが大きくなり抵抗値が低下する。
【０００６】その後、化学的機械的研磨（Chemical Mec
hanical Polishing ;CMP）により金属めっき膜５を研
磨して基板表面を平坦化し、埋め込み配線を完成する
（図４（ｃ）、（ｄ））。
hanical Polishing ;CMP）により金属めっき膜５を研
磨して基板表面を平坦化し、埋め込み配線を完成する
（図４（ｃ）、（ｄ））。
【０００７】
【発明が解決しようとする課題】しかしながら上記従来
技術は以下の問題を有していた。
技術は以下の問題を有していた。
【０００８】図４（ｃ）、（ｄ）のＣＭＰ工程において
は、シリコン酸化膜３上の金属めっき膜５が残存しない
ように研磨時間を充分にとる必要がある。ここで、金属
めっき膜５に対する研磨速度は、バリアメタル膜４やシ
リコン酸化膜３に対する研磨速度と比較して大きい。こ
のためバリアメタル膜４露出後のＣＭＰ工程では、金属
めっき膜５の埋め込み部が多く存在する配線密集部にお
いては、金属めっき膜５の埋め込み部があまり存在しな
い配線孤立部に比べ、バリアメタル膜４やシリコン酸化
膜３に加わる圧力が高くなる。このため配線密集部でＣ
ＭＰが過剰に進行し、図４（ｄ）のように絶縁膜３表面
が凹んでしまうという問題が生じる。この現象をエロー
ジョン（Ｅｒｏｓｉｏｎ）という。
は、シリコン酸化膜３上の金属めっき膜５が残存しない
ように研磨時間を充分にとる必要がある。ここで、金属
めっき膜５に対する研磨速度は、バリアメタル膜４やシ
リコン酸化膜３に対する研磨速度と比較して大きい。こ
のためバリアメタル膜４露出後のＣＭＰ工程では、金属
めっき膜５の埋め込み部が多く存在する配線密集部にお
いては、金属めっき膜５の埋め込み部があまり存在しな
い配線孤立部に比べ、バリアメタル膜４やシリコン酸化
膜３に加わる圧力が高くなる。このため配線密集部でＣ
ＭＰが過剰に進行し、図４（ｄ）のように絶縁膜３表面
が凹んでしまうという問題が生じる。この現象をエロー
ジョン（Ｅｒｏｓｉｏｎ）という。
【０００９】以上述べた現象をグラフに表すと図５のよ
うになる。この図において、横軸は研磨時間、縦軸は基
板裏面から基板表面までの距離（高さ）を表す。研磨開
始前の基板表面はほぼ平坦であり、バリアメタル膜４よ
りも上部に位置するめっき金属膜５のグレインサイズは
いずれの箇所においてもほぼ均一である。このため研磨
を開始した初期の段階では、配線孤立部の研磨が配線密
集部の研磨が同等の速度で進行する。次に金属めっき膜
がすべて除去されバリアメタル膜４が露出すると（図中
のＴ１）、以後はバリアメタル膜４およびシリコン酸化
膜３の研磨となるので、研磨速度は急激に遅くなる。と
ころが、配線密集部においては金属めっき膜５の埋め込
み部が多く存在するため、上述した理由によりＴ１以後
の研磨速度は孤立配線部よりも大きくなる。このためエ
ロージョンが発生することとなる。
うになる。この図において、横軸は研磨時間、縦軸は基
板裏面から基板表面までの距離（高さ）を表す。研磨開
始前の基板表面はほぼ平坦であり、バリアメタル膜４よ
りも上部に位置するめっき金属膜５のグレインサイズは
いずれの箇所においてもほぼ均一である。このため研磨
を開始した初期の段階では、配線孤立部の研磨が配線密
集部の研磨が同等の速度で進行する。次に金属めっき膜
がすべて除去されバリアメタル膜４が露出すると（図中
のＴ１）、以後はバリアメタル膜４およびシリコン酸化
膜３の研磨となるので、研磨速度は急激に遅くなる。と
ころが、配線密集部においては金属めっき膜５の埋め込
み部が多く存在するため、上述した理由によりＴ１以後
の研磨速度は孤立配線部よりも大きくなる。このためエ
ロージョンが発生することとなる。
【００１０】上記のようにエロージョンが発生すると基
板表面の平坦性が悪化する。平坦性の悪化は多層構造と
した場合にさらに顕著となり、配線部の短絡等が生じる
等の問題を引き起こす。また埋め込み配線を形成した場
合においては、断面積が小さくなり配線抵抗が大きくな
るという問題がある。
板表面の平坦性が悪化する。平坦性の悪化は多層構造と
した場合にさらに顕著となり、配線部の短絡等が生じる
等の問題を引き起こす。また埋め込み配線を形成した場
合においては、断面積が小さくなり配線抵抗が大きくな
るという問題がある。
【００１１】
【課題を解決するための手段】本発明によれば、半導体
基板上に絶縁膜を形成し、該絶縁膜の所定箇所に複数の
凹部を設けた後、該複数の凹部を埋め込むように全面に
金属めっき膜を形成する第一の工程と、前記凹部が密集
して形成された密集領域における金属めっき膜のグレイ
ンサイズが、前記密集領域以外の領域における金属めっ
き膜のグレインサイズよりも小さくなるようにアニール
を行う第二の工程と、前記金属めっき膜および前記絶縁
膜を研磨し表面を平坦化する第三の工程とを有すること
を特徴とする半導体装置の製造方法が提供される。
基板上に絶縁膜を形成し、該絶縁膜の所定箇所に複数の
凹部を設けた後、該複数の凹部を埋め込むように全面に
金属めっき膜を形成する第一の工程と、前記凹部が密集
して形成された密集領域における金属めっき膜のグレイ
ンサイズが、前記密集領域以外の領域における金属めっ
き膜のグレインサイズよりも小さくなるようにアニール
を行う第二の工程と、前記金属めっき膜および前記絶縁
膜を研磨し表面を平坦化する第三の工程とを有すること
を特徴とする半導体装置の製造方法が提供される。
【００１２】一般に、めっきされた金属材料は小サイズ
のグレインが集合した構造を有する。この金属めっき膜
をアニールすると、一定の方向に配向しながらグレイン
サイズが増大する。このようにグレインサイズが増大す
ることによりめっき膜の抵抗が低下し、導電膜としての
特性が良好に安定化する。
のグレインが集合した構造を有する。この金属めっき膜
をアニールすると、一定の方向に配向しながらグレイン
サイズが増大する。このようにグレインサイズが増大す
ることによりめっき膜の抵抗が低下し、導電膜としての
特性が良好に安定化する。
【００１３】従来のめっき後のアニール工程は、たとえ
ば銅めっきの場合、生産性を高める観点から３００℃以
上の高温で行われていた。このような条件下では、めっ
き膜を形成させる領域の形状にかかわらず全面に均一な
速度でグレインが成長していく。したがって凹部の密集
領域とそれ以外の領域とでグレインサイズに差が生じる
ことはなかった。これに対し本発明では、第二の工程に
おいて、凹部が密集して形成された密集領域における金
属めっき膜のグレインサイズが、密集領域以外の領域に
おける金属めっき膜のグレインサイズよりも小さくなる
ようにアニールを行っている。
ば銅めっきの場合、生産性を高める観点から３００℃以
上の高温で行われていた。このような条件下では、めっ
き膜を形成させる領域の形状にかかわらず全面に均一な
速度でグレインが成長していく。したがって凹部の密集
領域とそれ以外の領域とでグレインサイズに差が生じる
ことはなかった。これに対し本発明では、第二の工程に
おいて、凹部が密集して形成された密集領域における金
属めっき膜のグレインサイズが、密集領域以外の領域に
おける金属めっき膜のグレインサイズよりも小さくなる
ようにアニールを行っている。
【００１４】本発明の検討によれば、金属めっき膜のグ
レインサイズを小さくするとＣＭＰ等により研磨される
速度を効果的に抑制することができる。このため上記の
ようにアニールすることによって、密集領域におけるめ
っき膜の研磨を抑制し、これによりエロージョンの発生
を防止することができる。
レインサイズを小さくするとＣＭＰ等により研磨される
速度を効果的に抑制することができる。このため上記の
ようにアニールすることによって、密集領域におけるめ
っき膜の研磨を抑制し、これによりエロージョンの発生
を防止することができる。
【００１５】また本発明によれば、基板温度を７０〜２
００℃とした状態で前記アニールを行う第二の工程を有
することを特徴とする上記の半導体装置の製造方法が提
供される。
００℃とした状態で前記アニールを行う第二の工程を有
することを特徴とする上記の半導体装置の製造方法が提
供される。
【００１６】本発明では、第二の工程において、７０〜
２００℃の温度でアニールを行っている。従来、金属め
っき膜のアニールは、生産性を高くする観点から３００
℃以上の高温にて３０分程度の短時間で行われていた。
本発明では、あえてこれよりも低い温度を選択してい
る。これにより、密集領域に形成された金属めっき膜の
グレインサイズを選択的に小さくできるという従来知ら
れていなかった効果を得ることができる。すなわち、密
集領域の金属めっき膜のグレイン成長を抑えつつ、パタ
ーン孤立部のグレインを成長させることができる。図２
は密集領域において金属めっき膜のグレインが選択的に
小さく形成された様子を模式的に描いたものである。こ
のような現象が生じる理由は明らかではないが、上記の
ような低温領域でアニールを行うと、グレイン成長に際
し、めっき成長面の形状因子の影響を強く受けやすくな
ることが原因であると推察される。すなわち、図２の配
線密集部（密集領域）においては、凹部が多数形成され
ているため様々な方向からグレインが成長し、大きなグ
レインサイズが得られないものと推察される。本発明者
らは、基板温度を２００℃以下とするアニールを行った
場合に上記現象が特異的に生じることを見出し、本発明
を完成させるに至ったものである。
２００℃の温度でアニールを行っている。従来、金属め
っき膜のアニールは、生産性を高くする観点から３００
℃以上の高温にて３０分程度の短時間で行われていた。
本発明では、あえてこれよりも低い温度を選択してい
る。これにより、密集領域に形成された金属めっき膜の
グレインサイズを選択的に小さくできるという従来知ら
れていなかった効果を得ることができる。すなわち、密
集領域の金属めっき膜のグレイン成長を抑えつつ、パタ
ーン孤立部のグレインを成長させることができる。図２
は密集領域において金属めっき膜のグレインが選択的に
小さく形成された様子を模式的に描いたものである。こ
のような現象が生じる理由は明らかではないが、上記の
ような低温領域でアニールを行うと、グレイン成長に際
し、めっき成長面の形状因子の影響を強く受けやすくな
ることが原因であると推察される。すなわち、図２の配
線密集部（密集領域）においては、凹部が多数形成され
ているため様々な方向からグレインが成長し、大きなグ
レインサイズが得られないものと推察される。本発明者
らは、基板温度を２００℃以下とするアニールを行った
場合に上記現象が特異的に生じることを見出し、本発明
を完成させるに至ったものである。
【００１７】本発明において、アニール時の基板温度は
２００℃以下、好ましくは１５０℃以下とする。このよ
うにすることによって密集領域の金属めっき膜のグレイ
ンサイズを選択的に小さくすることができる。また、ア
ニール時の基板温度を７０℃以上、好ましくは８０℃以
上とする。このようにすることによってアニール時間の
増大を抑えることができる。アニール時の基板温度を７
０〜２００℃とした場合、アニール時間は３０〜１２０
分とする。
２００℃以下、好ましくは１５０℃以下とする。このよ
うにすることによって密集領域の金属めっき膜のグレイ
ンサイズを選択的に小さくすることができる。また、ア
ニール時の基板温度を７０℃以上、好ましくは８０℃以
上とする。このようにすることによってアニール時間の
増大を抑えることができる。アニール時の基板温度を７
０〜２００℃とした場合、アニール時間は３０〜１２０
分とする。
【００１８】たとえば銅めっきの場合、アニール時の基
板温度を７０〜２００℃とすると、密集領域において
は、平均粒径２０〜２００ｎｍ程度の小グレインが成長
する。一方、銅めっき膜の埋め込まれた配線や接続孔が
孤立して設けられた領域、あるいは銅めっき膜が存在し
ない領域においては、平均粒径５００〜１００００ｎｍ
程度の大グレインが成長する。
板温度を７０〜２００℃とすると、密集領域において
は、平均粒径２０〜２００ｎｍ程度の小グレインが成長
する。一方、銅めっき膜の埋め込まれた配線や接続孔が
孤立して設けられた領域、あるいは銅めっき膜が存在し
ない領域においては、平均粒径５００〜１００００ｎｍ
程度の大グレインが成長する。
【００１９】また本発明によれば、半導体基板上に絶縁
膜を形成し、該絶縁膜の所定箇所に複数の凹部を設けた
後、該凹部を埋め込むように全面に金属めっき膜を形成
する第一の工程と、前記金属めっき膜のビッカース硬度
が、前記凹部が密集して形成された密集領域においては
１２０〜１８０Ｈｖ、前記密集領域以外の領域において
は６０〜１１０Ｈｖとなるような条件でアニールを行う
第二の工程と、前記金属めっき膜および前記絶縁膜を研
磨し表面を平坦化する第三の工程とを有することを特徴
とする半導体装置の製造方法が提供される。
膜を形成し、該絶縁膜の所定箇所に複数の凹部を設けた
後、該凹部を埋め込むように全面に金属めっき膜を形成
する第一の工程と、前記金属めっき膜のビッカース硬度
が、前記凹部が密集して形成された密集領域においては
１２０〜１８０Ｈｖ、前記密集領域以外の領域において
は６０〜１１０Ｈｖとなるような条件でアニールを行う
第二の工程と、前記金属めっき膜および前記絶縁膜を研
磨し表面を平坦化する第三の工程とを有することを特徴
とする半導体装置の製造方法が提供される。
【００２０】ビッカース（Vickers）硬度とは、硬度の
定義の一種であり、ビッカース硬さ試験器を用いて測定
される。ビッカース硬さ試験器は、頂角１３６度の四角
錐ダイアモンドを試験片の表面に外力を加えて押し込
み、外力を取り去った後にできた窪みの面積を測定し、
窪みの単位面積あたりの平均圧力で硬度数を求めるもの
である。本発明では第二の工程において、凹部が密集し
て形成された密集領域においてはビッカース硬度が１２
０〜１８０Ｈｖ、密集領域以外の領域においては６０〜
１１０Ｈｖとなるようにアニールを行う。すなわち、金
属めっき膜の硬度が密集領域において密集領域以外の領
域よりも高くなるようにアニールを行う。これにより密
集領域の研磨を抑制することができ、エロージョンの発
生を抑制することができる。
定義の一種であり、ビッカース硬さ試験器を用いて測定
される。ビッカース硬さ試験器は、頂角１３６度の四角
錐ダイアモンドを試験片の表面に外力を加えて押し込
み、外力を取り去った後にできた窪みの面積を測定し、
窪みの単位面積あたりの平均圧力で硬度数を求めるもの
である。本発明では第二の工程において、凹部が密集し
て形成された密集領域においてはビッカース硬度が１２
０〜１８０Ｈｖ、密集領域以外の領域においては６０〜
１１０Ｈｖとなるようにアニールを行う。すなわち、金
属めっき膜の硬度が密集領域において密集領域以外の領
域よりも高くなるようにアニールを行う。これにより密
集領域の研磨を抑制することができ、エロージョンの発
生を抑制することができる。
【００２１】上述した範囲のビッカース硬度は、たとえ
ば基板温度を７０〜２００℃としてアニールを行うこと
により実現できる。銅めっきの場合、アニール時の基板
温度を７０〜２００℃とすると、密集領域においては平
均粒径２０〜２００ｎｍ程度の小グレインが成長し、銅
配線等が孤立して設けられた領域、あるいは配線パター
ンが存在しない領域においては平均粒径５００〜１００
００ｎｍ程度の大グレインが成長する。上記小グレイン
からなるめっき膜のビッカース硬度は１２０〜１８０Ｈ
ｖとなり、上記大グレインからなるめっき膜のビッカー
ス硬度が６０〜１１０Ｈｖとなる。
ば基板温度を７０〜２００℃としてアニールを行うこと
により実現できる。銅めっきの場合、アニール時の基板
温度を７０〜２００℃とすると、密集領域においては平
均粒径２０〜２００ｎｍ程度の小グレインが成長し、銅
配線等が孤立して設けられた領域、あるいは配線パター
ンが存在しない領域においては平均粒径５００〜１００
００ｎｍ程度の大グレインが成長する。上記小グレイン
からなるめっき膜のビッカース硬度は１２０〜１８０Ｈ
ｖとなり、上記大グレインからなるめっき膜のビッカー
ス硬度が６０〜１１０Ｈｖとなる。
【００２２】この発明において、密集領域におけるビッ
カース硬度は１３０〜１８０Ｈｖとすることが好まし
く、密集領域以外の領域におけるビッカース硬度は６０
〜１００Ｈｖとすることが好ましい。このようにするこ
とによってエロージョンの発生をより一層抑制すること
ができる。
カース硬度は１３０〜１８０Ｈｖとすることが好まし
く、密集領域以外の領域におけるビッカース硬度は６０
〜１００Ｈｖとすることが好ましい。このようにするこ
とによってエロージョンの発生をより一層抑制すること
ができる。
【００２３】
【発明の実施の形態】本発明において「凹部」とは、埋
め込み配線やプラグを形成するための孔または溝をい
う。
め込み配線やプラグを形成するための孔または溝をい
う。
【００２４】本発明において「密集領域」とは、複数の
凹部が、凹部の幅の１〜３倍程度の間隔をもって配置さ
れている領域をいい、特に、３以上の凹部が、それらの
幅と同程度の間隔をもって配置されている領域をいう。
凹部には、銅などの金属めっき膜が埋め込まれ、埋め込
み配線やプラグが形成される。凹部の幅は、たとえば
０．１〜１μｍ程度であるが、０．１〜０．５μｍの幅
である場合に本発明の効果はより顕著となる。
凹部が、凹部の幅の１〜３倍程度の間隔をもって配置さ
れている領域をいい、特に、３以上の凹部が、それらの
幅と同程度の間隔をもって配置されている領域をいう。
凹部には、銅などの金属めっき膜が埋め込まれ、埋め込
み配線やプラグが形成される。凹部の幅は、たとえば
０．１〜１μｍ程度であるが、０．１〜０．５μｍの幅
である場合に本発明の効果はより顕著となる。
【００２５】本発明において、第一の工程の後にシード
金属膜を形成してもよい。これにより金属めっき膜を好
適に形成することができる。シード金属膜や金属めっき
膜の材料は、銅、銀、またはこれらの合金からなること
が好ましく、特に、銅や銅合金からなる銅系金属が好ま
しい。これらの金属材料は、低抵抗であって、かつエレ
クトロマイグレーション等の問題が少ないからである。
なおシード金属膜はスパッタ法により形成することがで
きる。
金属膜を形成してもよい。これにより金属めっき膜を好
適に形成することができる。シード金属膜や金属めっき
膜の材料は、銅、銀、またはこれらの合金からなること
が好ましく、特に、銅や銅合金からなる銅系金属が好ま
しい。これらの金属材料は、低抵抗であって、かつエレ
クトロマイグレーション等の問題が少ないからである。
なおシード金属膜はスパッタ法により形成することがで
きる。
【００２６】本発明における絶縁膜としては、従来から
用いられているシリコン酸化膜やシリコン窒化膜の他、
ＳＯＧ膜等の低誘電率材料を用いることができる。ここ
でＳＯＧ膜の種類は特に限定されず、無機ＳＯＧ膜、有
機ＳＯＧ膜、ＨＳＱ（Hydrogen Silisesquioxane）膜等
を用いることができる。
用いられているシリコン酸化膜やシリコン窒化膜の他、
ＳＯＧ膜等の低誘電率材料を用いることができる。ここ
でＳＯＧ膜の種類は特に限定されず、無機ＳＯＧ膜、有
機ＳＯＧ膜、ＨＳＱ（Hydrogen Silisesquioxane）膜等
を用いることができる。
【００２７】ＳＯＧ膜、特にＨＳＱ膜、有機ＳＯＧ膜
は、誘電率、ガス発生性などの性能のバランスに優れ、
層間絶縁膜として好ましく用いることができる。ところ
が、これらの材料はＣＭＰによる研磨速度が大きいた
め、エロージョンやマイクロスクラッチが発生しやすい
という問題を有していた。本発明によれば、エロージョ
ンの問題を回避しつつ上記材料の優れた特性を利用する
ことができる。
は、誘電率、ガス発生性などの性能のバランスに優れ、
層間絶縁膜として好ましく用いることができる。ところ
が、これらの材料はＣＭＰによる研磨速度が大きいた
め、エロージョンやマイクロスクラッチが発生しやすい
という問題を有していた。本発明によれば、エロージョ
ンの問題を回避しつつ上記材料の優れた特性を利用する
ことができる。
【００２８】ＨＳＱ膜の比誘電率は２．８〜３．１であ
り、下記式のような構造を有している。なおｎは整数で
ある。
り、下記式のような構造を有している。なおｎは整数で
ある。
【００２９】
【化１】
【００３０】一方、有機ＳＯＧ膜は、酸化シリコンに対
しメチル基等が結合した構造を有するものである。有機
ＳＯＧ膜の比誘電率は有機成分含有率が高いほど下が
り、２．１〜２．７程度のものを得ることもできる。
しメチル基等が結合した構造を有するものである。有機
ＳＯＧ膜の比誘電率は有機成分含有率が高いほど下が
り、２．１〜２．７程度のものを得ることもできる。
【００３１】ＳＯＧ膜の塗布後の熱処理は、通常、不活
性ガス雰囲気下で行われるが、ＳＯＧ膜としてＨＳＱ膜
を用いた場合、酸素および水を除去した雰囲気下で熱処
理を行ってもよい。熱処理の温度は３５０〜５００℃と
することが好ましい。５００℃を超えるとＳｉとＨとの
化学結合が切断され、ＨＳＱ膜の誘電率が上昇すること
がある。３５０℃未満とすると、ＳＯＧ膜の上に形成す
る絶縁膜にクラックが発生することがある。
性ガス雰囲気下で行われるが、ＳＯＧ膜としてＨＳＱ膜
を用いた場合、酸素および水を除去した雰囲気下で熱処
理を行ってもよい。熱処理の温度は３５０〜５００℃と
することが好ましい。５００℃を超えるとＳｉとＨとの
化学結合が切断され、ＨＳＱ膜の誘電率が上昇すること
がある。３５０℃未満とすると、ＳＯＧ膜の上に形成す
る絶縁膜にクラックが発生することがある。
【００３２】本発明において、凹部を埋め込むように全
面に金属めっき膜を形成するが、この際、絶縁膜と金属
めっき膜との界面にバリアメタル膜を設けても良い。バ
リアメタル膜としてはＴａ、ＴｉＮなどが好適に用いら
れ、ＰＶＤ、ＣＶＤ等の方法によって形成することがで
きる。
面に金属めっき膜を形成するが、この際、絶縁膜と金属
めっき膜との界面にバリアメタル膜を設けても良い。バ
リアメタル膜としてはＴａ、ＴｉＮなどが好適に用いら
れ、ＰＶＤ、ＣＶＤ等の方法によって形成することがで
きる。
【００３３】本発明において、第一の工程における金属
めっき膜の形成は、電流値を高め高速で行うことが好ま
しい。具体的には、パルス電源を用い、電流値を２〜５
Ａ／ｄｍ2以上とする電解めっき法により行うことが好
ましい。このような条件で金属めっき膜を形成すること
により、アニール前の段階における金属めっき膜のグレ
インサイズを小さくすることができる。これにより、密
集領域と、それ以外の領域とにおけるアニール後のグレ
インサイズの差をさらに顕著にすることができ、エロー
ジョンやマイクロスクラッチの発生をより一層効果的に
防止することができる。
めっき膜の形成は、電流値を高め高速で行うことが好ま
しい。具体的には、パルス電源を用い、電流値を２〜５
Ａ／ｄｍ2以上とする電解めっき法により行うことが好
ましい。このような条件で金属めっき膜を形成すること
により、アニール前の段階における金属めっき膜のグレ
インサイズを小さくすることができる。これにより、密
集領域と、それ以外の領域とにおけるアニール後のグレ
インサイズの差をさらに顕著にすることができ、エロー
ジョンやマイクロスクラッチの発生をより一層効果的に
防止することができる。
【００３４】本発明において第三の工程で行う平坦化
は、ＣＭＰにより行うことが好ましい。これにより埋め
込み配線やプラグの形成された基板の表面を良好に平坦
化することができる。ＣＭＰを行う際の加重圧力は、好
ましくは１〜１０psi、さらに好ましくは２〜６psiとす
る。
は、ＣＭＰにより行うことが好ましい。これにより埋め
込み配線やプラグの形成された基板の表面を良好に平坦
化することができる。ＣＭＰを行う際の加重圧力は、好
ましくは１〜１０psi、さらに好ましくは２〜６psiとす
る。
【００３５】
【実施例】（実施例１）本実施例について、図１を参照
して説明する。
して説明する。
【００３６】まず図１（ａ）に示すように、シリコン基
板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシ
リコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成
し、ついで、ドライエッチングによりシリコン窒化膜２
に到達した複数のホールを所定箇所に形成した。図に示
すように、配線密集部（密集領域）と配線孤立部とが設
けられる。
板１上にシリコン窒化膜２（膜厚１００ｎｍ）およびシ
リコン酸化膜３（膜厚１０００ｎｍ）をこの順で形成
し、ついで、ドライエッチングによりシリコン窒化膜２
に到達した複数のホールを所定箇所に形成した。図に示
すように、配線密集部（密集領域）と配線孤立部とが設
けられる。
【００３７】次に図１（ｂ）に示すように、全面にＴｉ
およびＴｉＮからなるバリアメタル膜４をスパッタリン
グ法により堆積した。膜厚は２００Åとした。つづいて
この上に、銅めっきを成長させるための銅からなるシー
ド金属膜をスパッタリング法により堆積した（不図
示）。つづいて基板を液温約２５℃の硫酸銅水溶液に浸
漬し、銅からなる金属めっき膜５を電解めっき法により
形成した。このとき電流は、デューティー比５：１、３
Ａ／ｄｍ2のパルス電流とした。このような電流値とす
ることによって、小さいグレインサイズの金属めっき膜
５を形成することができる。ここで金属めっき膜５の膜
厚は平坦部で９００ｎｍ程度とした。この状態を図１
（ｂ）に示す。
およびＴｉＮからなるバリアメタル膜４をスパッタリン
グ法により堆積した。膜厚は２００Åとした。つづいて
この上に、銅めっきを成長させるための銅からなるシー
ド金属膜をスパッタリング法により堆積した（不図
示）。つづいて基板を液温約２５℃の硫酸銅水溶液に浸
漬し、銅からなる金属めっき膜５を電解めっき法により
形成した。このとき電流は、デューティー比５：１、３
Ａ／ｄｍ2のパルス電流とした。このような電流値とす
ることによって、小さいグレインサイズの金属めっき膜
５を形成することができる。ここで金属めっき膜５の膜
厚は平坦部で９００ｎｍ程度とした。この状態を図１
（ｂ）に示す。
【００３８】以上のようにしてめっきを施した基板につ
いて、１００℃で６０分程度、アニールを行った。アニ
ール温度を１００℃としているため、密集領域に形成さ
れた金属めっき膜５のグレインサイズを選択的に小さく
できるという効果が得られる。図２はこの様子を模式的
に描いたものである。図中、点線で囲まれた部分が銅の
グレインである。
いて、１００℃で６０分程度、アニールを行った。アニ
ール温度を１００℃としているため、密集領域に形成さ
れた金属めっき膜５のグレインサイズを選択的に小さく
できるという効果が得られる。図２はこの様子を模式的
に描いたものである。図中、点線で囲まれた部分が銅の
グレインである。
【００３９】アニール後、ＣＭＰを行った。ＣＭＰに際
し、過酸化水素水、硝酸鉄を含む溶液にアルミナ粒子を
加えた溶液を研磨液として使用した。研磨圧力は約３〜
５psiとした。
し、過酸化水素水、硝酸鉄を含む溶液にアルミナ粒子を
加えた溶液を研磨液として使用した。研磨圧力は約３〜
５psiとした。
【００４０】ＣＭＰに際し、配線密集部におけるめっき
膜はグレインサイズが小さく高い硬度を有し、ＣＭＰ研
磨速度が小さい。このためＣＭＰ工程の初期段階では配
線孤立部において研磨が進行してバリアメタル膜４やシ
リコン酸化膜３が露出する。一方、配線密集部において
は金属めっき膜５が残存することとなる（図１
（ｃ））。この状態からさらにＣＭＰを継続すると、今
度は配線密集部のめっき金属膜５の研磨が優先的に進行
し、表面が平坦化される（図１（ｄ））。配線密集部の
めっき金属膜５は配線孤立部のめっき金属膜５に比べ研
磨されにくいものの、バリアメタル膜４やシリコン酸化
膜３と比べて場合には、格段に研磨速度が大きいからで
ある。
膜はグレインサイズが小さく高い硬度を有し、ＣＭＰ研
磨速度が小さい。このためＣＭＰ工程の初期段階では配
線孤立部において研磨が進行してバリアメタル膜４やシ
リコン酸化膜３が露出する。一方、配線密集部において
は金属めっき膜５が残存することとなる（図１
（ｃ））。この状態からさらにＣＭＰを継続すると、今
度は配線密集部のめっき金属膜５の研磨が優先的に進行
し、表面が平坦化される（図１（ｄ））。配線密集部の
めっき金属膜５は配線孤立部のめっき金属膜５に比べ研
磨されにくいものの、バリアメタル膜４やシリコン酸化
膜３と比べて場合には、格段に研磨速度が大きいからで
ある。
【００４１】以上述べた現象（（図１（ｂ）〜（ｄ））
をグラフに表すと図３のようになる。この図において、
横軸は研磨時間、縦軸は基板裏面から基板表面までの距
離（高さ）を表す。研磨開始前は基板表面はほぼ平坦で
ある。研磨を開始すると最初は配線孤立部の研磨が配線
密集部よりも速く進行する。ところが配線孤立部におい
て、金属めっき膜がすべて除去されバリアメタル膜４が
露出すると（図中のｔ 1）、以後はバリアメタル膜４あ
るいはシリコン酸化膜３の研磨となるので、この領域の
研磨速度は急激に遅くなる。したがってｔ1からｔ2まで
の間は配線密集部の方がより速く研磨が進行する。その
後ＣＭＰ時間がｔ2になると、配線密集部においては金
属めっき膜がすべて除去されバリアメタル膜４が露出す
る。以後、バリアメタル膜４あるいはシリコン酸化膜３
の研磨となるので、この領域の研磨速度は急激に遅くな
る。ただし、この領域においては金属めっき膜５の占め
る割合が高いため、ｔ2以後の研磨速度は孤立配線部よ
りも大きい。図３ではｔ3において２つの領域における
基板表面位置が等しくなっている。
をグラフに表すと図３のようになる。この図において、
横軸は研磨時間、縦軸は基板裏面から基板表面までの距
離（高さ）を表す。研磨開始前は基板表面はほぼ平坦で
ある。研磨を開始すると最初は配線孤立部の研磨が配線
密集部よりも速く進行する。ところが配線孤立部におい
て、金属めっき膜がすべて除去されバリアメタル膜４が
露出すると（図中のｔ 1）、以後はバリアメタル膜４あ
るいはシリコン酸化膜３の研磨となるので、この領域の
研磨速度は急激に遅くなる。したがってｔ1からｔ2まで
の間は配線密集部の方がより速く研磨が進行する。その
後ＣＭＰ時間がｔ2になると、配線密集部においては金
属めっき膜がすべて除去されバリアメタル膜４が露出す
る。以後、バリアメタル膜４あるいはシリコン酸化膜３
の研磨となるので、この領域の研磨速度は急激に遅くな
る。ただし、この領域においては金属めっき膜５の占め
る割合が高いため、ｔ2以後の研磨速度は孤立配線部よ
りも大きい。図３ではｔ3において２つの領域における
基板表面位置が等しくなっている。
【００４２】ｔ3でＣＭＰを終了させるには、ＣＭＰの
回転トルクの変化を検知する方法を採用することが好ま
しい。全面にバリアメタル膜４やシリコン酸化膜３が露
出すると回転トルクが増大する。これを検知することで
ＣＭＰを終了すべき時期を知ることができる。
回転トルクの変化を検知する方法を採用することが好ま
しい。全面にバリアメタル膜４やシリコン酸化膜３が露
出すると回転トルクが増大する。これを検知することで
ＣＭＰを終了すべき時期を知ることができる。
【００４３】本実施例では、上述のように配線密集部の
研磨が遅れて進行するため、従来問題となっていたエロ
ージョンやマイクロスクラッチの発生を解消することが
できる。完成した半導体装置について表面平坦性をＡＦ
Ｍ（Atomic Force Micro scope）や触針式の３次元プロ
ファイラを用いて評価したところ、本実施例により作製
された半導体装置の表面は実用上問題ない程度に平坦化
されていることが確認された。
研磨が遅れて進行するため、従来問題となっていたエロ
ージョンやマイクロスクラッチの発生を解消することが
できる。完成した半導体装置について表面平坦性をＡＦ
Ｍ（Atomic Force Micro scope）や触針式の３次元プロ
ファイラを用いて評価したところ、本実施例により作製
された半導体装置の表面は実用上問題ない程度に平坦化
されていることが確認された。
【００４４】（実施例２）めっき膜のアニールを基板温
度２００℃、アニール時間３０分として行ったこと以外
は実施例１と同様にして埋め込み銅配線を有する半導体
装置を作製した。本実施例においても、上述のように配
線密集部の研磨が遅れて進行するため、従来問題となっ
ていたエロージョンやマイクロスクラッチの発生を解消
することができる。完成した半導体装置について表面平
坦性を３次元プロファイラを用いて評価したところ、本
実施例により作製された半導体装置の表面は実用上問題
ない程度に平坦化されていることが確認された。
度２００℃、アニール時間３０分として行ったこと以外
は実施例１と同様にして埋め込み銅配線を有する半導体
装置を作製した。本実施例においても、上述のように配
線密集部の研磨が遅れて進行するため、従来問題となっ
ていたエロージョンやマイクロスクラッチの発生を解消
することができる。完成した半導体装置について表面平
坦性を３次元プロファイラを用いて評価したところ、本
実施例により作製された半導体装置の表面は実用上問題
ない程度に平坦化されていることが確認された。
【００４５】（比較例１）めっき膜のアニールを基板温
度３００℃、アニール時間３０分として行ったこと以外
は実施例１と同様にして埋め込み銅配線を有する半導体
装置を作製した。完成した半導体装置について表面平坦
性を３次元プロファイラを用いて評価したところ、本比
較例により作製された半導体装置はエロージョンが生じ
ていることが確認された。
度３００℃、アニール時間３０分として行ったこと以外
は実施例１と同様にして埋め込み銅配線を有する半導体
装置を作製した。完成した半導体装置について表面平坦
性を３次元プロファイラを用いて評価したところ、本比
較例により作製された半導体装置はエロージョンが生じ
ていることが確認された。
【発明の効果】以上説明したように本発明によれば、配
線密集部（密集領域）と配線孤立部を含む半導体装置の
製造方法において、エロージョンの発生を防止するとと
もに、酸化膜表面のマイクロスクラッチの発生を防止す
ることができる。
線密集部（密集領域）と配線孤立部を含む半導体装置の
製造方法において、エロージョンの発生を防止するとと
もに、酸化膜表面のマイクロスクラッチの発生を防止す
ることができる。
【図１】本発明の半導体装置の製造方法の工程断面図で
ある。
ある。
【図２】本発明の半導体装置の製造方法におけるアニー
ル後の状態を示す図である。
ル後の状態を示す図である。
【図３】本発明の半導体装置の製造方法におけるＣＭＰ
研磨時間と研磨量の関係を示す図である。
研磨時間と研磨量の関係を示す図である。
【図４】従来の半導体装置の製造方法の工程断面図であ
る。
る。
【図５】従来の半導体装置の製造方法におけるＣＭＰ研
磨時間と研磨量の関係を示す図である。
磨時間と研磨量の関係を示す図である。
１ シリコン基板 ２ シリコン窒化膜 ３ シリコン酸化膜 ４ バリアメタル膜 ５ 金属めっき膜
フロントページの続き (56)参考文献 特開2000−77527（ＪＰ，Ａ) 特開 平８−203900（ＪＰ，Ａ) 特開 平３−154342（ＪＰ，Ａ) 特開2000−21884（ＪＰ，Ａ) 特開 平10−270444（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768
Claims (7)
- 【請求項１】 半導体基板上に絶縁膜を形成し、該絶縁
膜の所定箇所に複数の凹部を設けた後、該複数の凹部を
埋め込むように全面に金属めっき膜を形成する第一の工
程と、前記凹部が密集して形成された密集領域における
金属めっき膜のグレインサイズが、前記密集領域以外の
領域における金属めっき膜のグレインサイズよりも小さ
くなるようにアニールを行う第二の工程と、前記金属め
っき膜および前記絶縁膜を研磨し表面を平坦化する第三
の工程とを有することを特徴とする半導体装置の製造方
法。 - 【請求項２】 基板温度を７０〜２００℃とした状態で
前記アニールを行う第二の工程を有することを特徴とす
る請求項１記載の半導体装置の製造方法。 - 【請求項３】 半導体基板上に絶縁膜を形成し、該絶縁
膜の所定箇所に複数の凹部を設けた後、該凹部を埋め込
むように全面に金属めっき膜を形成する第一の工程と、
前記金属めっき膜のビッカース硬度が、前記凹部が密集
して形成された密集領域においては１２０〜１８０Ｈ
ｖ、前記密集領域以外の領域においては６０〜１１０Ｈ
ｖとなるような条件でアニールを行う第二の工程と、前
記金属めっき膜および前記絶縁膜を研磨し表面を平坦化
する第三の工程とを有することを特徴とする半導体装置
の製造方法。 - 【請求項４】 前記金属めっき膜が銅系金属膜であるこ
とを特徴とする請求項１乃至３いずれかに記載の半導体
装置の製造方法。 - 【請求項５】 第一の工程における金属めっき膜の形成
を、パルス電源を用い、電流値を２〜５Ａ／ｄｍ2以上
とする電解めっき法により行うことを特徴とする請求項
１乃至４いずれかに記載の半導体装置の製造方法。 - 【請求項６】 第三の工程における平坦化を化学的機械
的研磨により行うことを特徴とする請求項１乃至５いず
れかに記載の半導体装置の製造方法。 - 【請求項７】 前記化学的機械的研磨を行う際、加重圧
力を１〜１０psiとする請求項６に記載の半導体装置の
製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31937198A JP3293783B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置の製造方法 |
| US09/435,612 US6465354B1 (en) | 1998-11-10 | 1999-11-08 | Method of improving the planarization of wiring by CMP |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31937198A JP3293783B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000150515A JP2000150515A (ja) | 2000-05-30 |
| JP3293783B2 true JP3293783B2 (ja) | 2002-06-17 |
Family
ID=18109413
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31937198A Expired - Fee Related JP3293783B2 (ja) | 1998-11-10 | 1998-11-10 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6465354B1 (ja) |
| JP (1) | JP3293783B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11410709B2 (en) | 2019-10-21 | 2022-08-09 | Samsung Electronics Co., Ltd. | Semiconductor device having upper and lower wiring with different grain sizes |
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|---|---|---|---|---|
| AU2001247109A1 (en) * | 2000-04-27 | 2001-11-12 | Nutool, Inc. | Conductive structure for use in multi-level metallization and process |
| TW571005B (en) * | 2000-06-29 | 2004-01-11 | Ebara Corp | Method and apparatus for forming copper interconnects, and polishing liquid and polishing method |
| JP3656612B2 (ja) * | 2001-06-08 | 2005-06-08 | 株式会社村田製作所 | 金属膜およびその製造方法ならびに積層セラミック電子部品およびその製造方法 |
| KR20050094481A (ko) * | 2003-02-11 | 2005-09-27 | 코닌클리즈케 필립스 일렉트로닉스 엔.브이. | 집적 회로 제조 방법 및 연마 장치 |
| US20070072413A1 (en) | 2005-09-23 | 2007-03-29 | Seung-Man Choi | Methods of forming copper interconnect structures on semiconductor substrates |
| JP5582727B2 (ja) * | 2009-01-19 | 2014-09-03 | 株式会社東芝 | 半導体装置の製造方法及び半導体装置 |
| KR101119251B1 (ko) * | 2010-06-07 | 2012-03-16 | 삼성전기주식회사 | 터치패널 |
| CN111863610A (zh) * | 2020-05-12 | 2020-10-30 | 中国电子科技集团公司第十一研究所 | 一种制备电极孔的方法及计算机可读存储介质 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6090701A (en) * | 1994-06-21 | 2000-07-18 | Kabushiki Kaisha Toshiba | Method for production of semiconductor device |
| JP3259894B2 (ja) * | 1996-04-30 | 2002-02-25 | ソニー株式会社 | リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置 |
| US5936274A (en) * | 1997-07-08 | 1999-08-10 | Micron Technology, Inc. | High density flash memory |
| JP3660799B2 (ja) * | 1997-09-08 | 2005-06-15 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
| US6228768B1 (en) * | 1998-11-02 | 2001-05-08 | Advanced Micro Devices, Inc. | Storage-annealing plated CU interconnects |
| US6107186A (en) * | 1999-01-27 | 2000-08-22 | Advanced Micro Devices, Inc. | High planarity high-density in-laid metallization patterns by damascene-CMP processing |
-
1998
- 1998-11-10 JP JP31937198A patent/JP3293783B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-08 US US09/435,612 patent/US6465354B1/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US11410709B2 (en) | 2019-10-21 | 2022-08-09 | Samsung Electronics Co., Ltd. | Semiconductor device having upper and lower wiring with different grain sizes |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000150515A (ja) | 2000-05-30 |
| US6465354B1 (en) | 2002-10-15 |
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