JP3259894B2 - リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置 - Google Patents

リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置

Info

Publication number
JP3259894B2
JP3259894B2 JP10923396A JP10923396A JP3259894B2 JP 3259894 B2 JP3259894 B2 JP 3259894B2 JP 10923396 A JP10923396 A JP 10923396A JP 10923396 A JP10923396 A JP 10923396A JP 3259894 B2 JP3259894 B2 JP 3259894B2
Authority
JP
Japan
Prior art keywords
lead frame
palladium
plating
layer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Lifetime
Application number
JP10923396A
Other languages
English (en)
Other versions
JPH09298265A (ja
Inventor
和人 赤城
泰 梅田
実行 柿本
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sumitomo Metal Mining Co Ltd
Sony Corp
Original Assignee
Sumitomo Metal Mining Co Ltd
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sumitomo Metal Mining Co Ltd, Sony Corp filed Critical Sumitomo Metal Mining Co Ltd
Priority to JP10923396A priority Critical patent/JP3259894B2/ja
Publication of JPH09298265A publication Critical patent/JPH09298265A/ja
Priority to US09/052,021 priority patent/US5914532A/en
Application granted granted Critical
Publication of JP3259894B2 publication Critical patent/JP3259894B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/85444—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、銅又は銅合金を素
材として用いたリードフレームと、その製造方法と、そ
のリードフレームを用いた半導体装置に関する。
【０００２】
【従来の技術】一般に、銅又は銅合金等銅系金属を主成
分する素材を用いた半導体装置用リードフレームは、そ
のチップ搭載領域及びインナーリード部に銀メッキを施
したものが用いられている。そして、チップボンディン
グ、ワイヤボンディング、樹脂封止が終了した後に、ア
ウターリード部分に半田メッキ処理を施し、しかる後、
リードフレームの不要部分を切断し、個々の半導体装置
を分離するということが行われる。
【０００３】また、特公昭６３−４９３８２号公報に
は、チップ搭載部とワイヤボンディングのいずれか一方
又は両方の表面にパラジウム又はパラジウム合金を被覆
した半導体装置用リードフレームが紹介されている。
【０００４】
【発明が解決しようとする課題】ところで、従来の一般
的な技術、即ち、チップ搭載領域及びインナーリード部
に銀メッキを施したものをリードフレームとして用い、
リードフレームへのチップボンディング、ワイヤボンデ
ィング、樹脂封止を行った後、リードフレームの不要部
分のカット前にアウターリード部分に半田メッキを施す
という技術によれば、メッキの形成を、リードフレーム
の製造段階と、半導体装置の製造の略終了段階との２つ
の全く異なる段階で行う必要があり、そのため、製造コ
ストの増大を招き、半導体装置の低価格下を阻む大きな
要因になっていた。
【０００５】それに対して、特公昭６３−４９３８２号
公報に紹介された技術は、リードフレームの製造段階
で、即ち、リードフレーム成形後の段階で、リードフレ
ームのチップ搭載部、ワイヤボンディング部及び外部リ
ードにパラジウム又はその合金をメッキすることとする
と、パラジウム又はパラジウム合金は半田付け性が良好
なので、樹脂封止後リードフレームの不要部分カット前
に半田付け性向上のためのメッキ処理を施す必要性が無
いという利点を有する。従って、製造工数の低減を図る
ことができるという大きな利点がある。
【０００６】しかしながら、この特公昭６３−４９３８
２号公報に紹介された技術は、パラジウムを相当に厚く
しないと、その下地のニッケルメッキ膜の影響を強く受
け、チップ搭載に必要なアンカー効果が得られないとい
う問題がある。
【０００７】即ち、チップ搭載領域等にパラジウム、パ
ラジウム合金をメッキするといっても銅等からなる素材
の表面に直接メッキできるわけではなく、ニッケルによ
る下地メッキ層を形成しておき、その表面にパラジウム
或いはパラジウム合金をメッキすることが必要である
が、その場合、ニッケルメッキは緻密で平滑な被膜にな
るように形成するのが普通である。なぜならば、ピンホ
ール等の欠陥の発生を回避し、欠陥を介して最表面との
間に局部電池が形成されるのを防止するには、緻密で平
滑なニッケルメッキ層を形成することが必要だからであ
る。局部電池の形成を防止する必要があるのは、局部電
池が素材の腐食をもたらすからである。
【０００８】しかし、パラジウム或いはパラジウム合金
は、それが薄いと下地が緻密で平滑な面の場合、それが
持つ特性、例えば水素吸蔵性、脆弱性等が充分に発揮し
得ず、そのために、チップ搭載部に必要なアンカー効果
が得られないという問題がある。かといって、パラジウ
ム或いはパラジウム合金の厚さを厚くすことは、パラジ
ウムが非常に高価な金属なので、材料費が高くなり、リ
ードフレームの価格を高いものにするという大きな問題
がある。
【０００９】また、パラジウムにはガスの触媒作用があ
り、そのため、半導体装置の組立工程で発生する種々の
ガス、特に有機ガスがパラジウム或いはパラジウム合金
皮膜に吸蔵され、その結果パラジウム或いはパラジウム
合金皮膜の半田付け特性が劣化するという現象の生じる
ことが知られているが、それを回避するため、パラジウ
ム或いはパラジウム合金皮膜の表面に金メッキ層を形成
する技術が存在しており、そこで特公昭６３−４９３８
２号公報の技術にそのリードフレーム最表面に金メッキ
を形成する技術を適用したとすると、金が非常に化学的
安定性の高い貴金属であるため、封止樹脂との密着性が
低下するという問題もあった。
【００１０】また、そのように金をパラジウム或いはパ
ラジウム合金皮膜の表面に形成することとした場合に
は、パラジウム或いはパラジウム合金皮膜と銅等のリー
ドフレーム素材との電位差よりも、金とリードフレーム
素材との電位差の方が大きいことから、リードフレーム
素材とパラジウム或いはパラジウム合金皮膜との間の局
部電池による悪影響よりも更に悪い影響を受け、信頼度
が低下するという問題もある。
【００１１】本発明はこのような問題点を解決すべく為
されたものであり、リードフレームの銅或いは銅系金属
を主成分とする素材と、表面のメッキ層との間に局部電
池が発生して腐食が進むことを有効に防止し、パラジウ
ム或いはパラジウム合金皮膜の厚さを徒に厚くしなくて
もチップ搭載面に必要なアンカー効果を得ることができ
るようにし、以て、半導体装置の製造価格の低減を図り
つつ、信頼性の向上を図り、また、表面に金メッキ層を
形成したとしても樹脂との密着性が低下しないようにす
ることを目的とする。
【００１２】
【課題を解決するための手段】本発明は、銅又は銅系金
属を主成分とする金属素材の全面に、同じ金属のみから
なり、緻密度を異ならしめられて複層構造にせしめられ
た下地メッキ層を形成し、その表面にパラジウム或いは
パラジウム合金メッキ層を形成する、或いは形成してな
るものである。
【００１３】従って、本発明によれば、リードフレーム
素材と、最上層との間に存在する下地メッキ層が複層構
造を有するので、その層間において接触電位差を生じ
る。この電位差は、素材と最上層との間に発生し腐食を
促進する要因になる局部電池効果を抑制するので、腐食
を抑制することができる。
【００１４】ここで、接触電位差について付言しておき
ます。接触電位差とは異種金属を接触させたとき生じる
電位差であり、同じ材料、例えばニッケルを形成しても
下のニッケル層とその上のニッケル層との形成方法を異
ならせると、接触電位差が生じる。そして、接触電位差
が生じるということは物理学的には異種金属といえる。
従って、同じ材料を異なる方法で形成して複層構造体を
形成した場合においてもその層間に電位差が生じるとそ
の層は異種金属による層となり、より詳しくは同一元素
を含み、物性の異なる層といえる。
【００１５】本発明において、ニッケル又はニッケル合
金からなる複層構造のメッキ下地層の上層を、縦方向へ
の結晶成長優先のメッキ方法、例えば、脈流のメッキ電
流を流してメッキするというメッキ方法で形成すること
ととし、下層を緻密で平滑な表面を形成することのでき
るメッキ方法、例えば、電流値が一定の直流のメッキ電
流を流してメッキすることとした場合には、下地メッキ
層の下層がリードフレームの素材表面を細かい粒子で緻
密に覆った層にすることができる。従ってピンホールの
発生を防止することができ、延いてはピンホールなどの
欠陥により発生する局部電池による腐食の発生を防止す
ることができる。
【００１６】それでいて、メッキ下地層の上層は縦方向
に結晶成長の速いメッキ方法で形成するので、その上に
形成するパラジウム或いはその合金皮膜が薄くても該皮
膜の持つ特性が殺されず、チップ搭載領域に必要なアン
カー効果を充分に得ることが可能になり、従って、高価
なパラジウムの使用量を少なくすることができ、延いて
はリードフレーム、半導体装置の低価格化を図ることが
できる。しかも、樹脂封止をするときメッキ下地層の縦
方向への成長をした結晶からなる上層は樹脂内のフィラ
ーにより結晶を破壊され易く、その破壊によりパラジウ
ム或いはパラジウム合金皮膜及びメッキ下地層の表面が
樹脂と接触した状態が形成され、樹脂とリードフレーム
との密着強度を高めることができる。かかるメリット
は、パラジウム或いはパラジウム合金皮膜表面に金膜を
メッキにより形成した場合にも享受することができる。
【００１７】そして、パラジウム或いはパラジウム合金
皮膜表面に金膜をメッキした場合には、それによって極
めて良好な半田付け性が得られる。そして、当然のこと
ながら、樹脂封止後リードフレームの不要部分カット前
にメッキする工程を不要にできるので、工数の低減を図
ることもできる。
【００１８】
【発明の実施の形態】以下、本発明を図示実施の形態に
従って詳細に説明する。
【００１９】図１（Ａ）、（Ｂ）は本発明の第１の実施
の形態を示す断面図で、（Ａ）は半導体装置の断面図、
（Ｂ）はリードフレームの構造を示す断面図であり、図
２はリードフレームの平面図である。図面において、１
１はガイドレール部、１２はチップ搭載部、１３はチッ
プ搭載部１２を支持する支持部、１４はインナーリー
ド、１５はアウターリード、１６は各アウターリード間
を繋ぐタイバーである。この図２に示すリードフレーム
は、銅又は銅合金からなる金属板３０をエッチング或い
はプレス加工することにより形成される。そして、その
後エッチング或いはプレス加工後、メッキ処理され、図
１（Ｂ）に示すような断面構造になる。このメッキに関
しては、後で詳細に説明する。
【００２０】メッキ処理後、チップ搭載部１２に半導体
チップ２１がボンディングされ、該半導体チップ２１の
各電極と、それに対応するインナーリード１４との間が
ワイヤ２５によりボンディングされる。その後、半導体
チップ２１、チップ搭載部１２、インナーリード１４及
びワイヤ２５が樹脂２６により封止される。そして、そ
の後、リードフレームの不要部分がカットされ、各半導
体装置が独立すると共に、各アウターリード１５も互い
に独立する。図１（Ａ）はその状態を示している。
【００２１】ところで、本実施の形態の特徴は、リード
フレームの表面のメッキにあり、それについて図１
（Ｂ）に従って詳細に説明する。３０は銅又は銅合金か
らなる素材、２７は素材３０の表面に形成された第１の
メッキ下地層で、ニッケルからなり、厚さは例えば約
０．５μｍ程度である。このメッキは例えば３Ａ／ｃｍ
2 程度の直流電流（電流値一定）をメッキ電流として供
給することにより行われ、その結果、緻密な膜質で、表
面が平滑なメッキ膜が得られる。従って、ピンホール等
の欠陥が生じにくい。これは、素材とメッキ最表面層と
の間の局部電池を発生しにくくする要因になり、延いて
は局部電池による腐食の進行を抑制する要因になる。
【００２２】２８は第２のメッキ下地層で、ニッケルか
らなり、厚さは例えば約０．５μｍ程度である。このメ
ッキは例えば３Ａ／ｄｍ2 程度のパルス電流をメッキ電
流として供給することにより行う。そのパルス電流は、
周波数が例えば２００〜２０００ＨZ （周期５ｍＳ〜５
００μｓ）、デューティレシオが例えば８０％である。
これにより、縦方向の結晶の成長が横方向の結晶の成長
よりも優先するメッキになり、膜質は第１の下地メッキ
層２７とは異なり、後で形成されるパラジウム或いはパ
ラジウム合金皮膜との或いは更に上層の金膜、ボンディ
ングワイヤとの、更には封止樹脂との密着性が良くな
り、ボンディング性、樹脂封止性が良くなるという効果
が得られることになるのである。
【００２３】そして、第１のメッキ下地層２７と第２の
メッキ下地層２８とは、共にニッケルからなるが、メッ
キの仕方が異なるが故に膜質が異なり、その結果その間
に接触電位差が生じる。このような接触電位差が生じる
場合は、例えそれが同じ材質により形成されていても、
物理学的には異なる材質とみなすことができる。そし
て、その接触電位差があるために、素材３０と最表面層
（２９）との間の局部電池効果による腐食を抑制するこ
とができるという効果が得られる。尚、パルス電流はき
れいな矩形波であることは必要ではなく、例えば三角波
であっても良いし、例えば半波整流波であっても良い
し、全波整流波であっても良いし、電流値が変化する直
流であっても良い。
【００２４】２９はメッキ下地層２８の表面に形成され
たパラジウム或いはパラジウム合金からなるメッキ皮膜
で、例えば約０．０５μｍ程度の極めて薄い膜である。
このように薄くするのは材料費を安くすることができる
と共に、薄くてもチップ搭載部１２において必要なアン
カー効果が得られるからである。というのは、そのメッ
キ皮膜２８の下地は緻密なニッケル層２７ではなく、縦
方向への結晶成長が優先されるニッケル層２８であり、
そのため、薄くして下地の影響が強くなってもアンカー
効果が充分に得ることが可能になるからである。
【００２５】このようなメッキ処理を施した後、チップ
ボンディング、ワイヤボンディングを行うと、最表層２
９の下地たる第２の下地メッキ層２８が縦方向の結晶成
長が優先された膜質なので、ボンディングワイヤと、パ
ラジウム或いはパラジウム合金皮膜との接触面積が増加
し、ボンディングの信頼性の向上を図ることができる。
【００２６】尚、メッキ下地層２８と２９は、ニッケル
からなるが、他の金属が混ざっていて合金を成していて
も良く、必ずしも完全に純粋なニッケル材料を使用しな
ければならないということはない。
【００２７】図３は本発明第２の実施の形態を示す断面
図である。本実施の形態は第１の実施の形態とは、パラ
ジウム又はパラジウム合金皮膜（３１）を形成した点で
のみ相違し、それ以外の点では共通する。そして、共通
する点については既に説明済みなので、その説明は省略
し、相違する点についてのみ説明する。
【００２８】図３において、３１はパラジウム又は合金
皮膜２９の表面に形成された金メッキ皮膜で、厚さが例
えば３０〜１００オングストロームであり、半田付け性
を向上させるために形成される。即ち、パラジウム或い
はパラジウム合金皮膜２９はガスの触媒作用があり、そ
のため半導体装置の組立過程で種々の有機ガスを吸着
し、その結果として半田付け性が劣化するおそれがある
が、その皮膜２９の表面を化学的安定性の高い金皮膜３
１で覆うことによりそれを防止することができる。
【００２９】従って、第２の実施の形態によれば、第１
の実施の形態で享受することのできた効果の外、半田付
け性の劣化のおそれをより有効に防止することができる
という効果を得ることができる。
【００３０】また、金メッキ皮膜３１の下のパラジウム
或いはパラジウム合金皮膜２９の更に下の層は、第２下
地メッキ層２８であり、縦方向に結晶成長が優先された
膜質であるので、樹脂封止をしたとき樹脂内のフィラー
により結晶を破壊され易く、その破壊によりパラジウム
或いはパラジウム合金皮膜及びメッキ下地層の表面が樹
脂と接触した状態が形成され、樹脂とリードフレームと
の密着強度を高めることができる。従って、金メッキ皮
膜３１を形成した場合に従来問題になっていた封止樹脂
とリードフレームとの密着性が低下するということを回
避することができる。
【００３１】
【発明の効果】本発明によれば、リードフレーム素材
と、最上層との間に存在する下地メッキ層が、同じ金属
のみからなり緻密度を異ならしめられて複層構造にせし
められているので、同じ金属のみからなるもその層間に
おいて接触電位差を生じる。この電位差は、素材と最上
層との間に発生し腐食を促進する要因になる局部電池効
果を抑制するので、腐食を抑制することができる。
【００３２】そして、本発明において、ニッケル又はニ
ッケル合金からなる複層構造のメッキ下地層の上層を、
縦方向への結晶成長優先のメッキ方法、例えば、脈流の
メッキ電流を流してメッキするというメッキ方法で形成
することととし、下層を緻密で平滑な面を形成すること
のできるメッキ方法、例えば、電流値一定の直流のメッ
キ電流を流してメッキすることとした場合には、下地メ
ッキ層の下層がリードフレームの素材表面を細かい粒子
で緻密に覆った層にすることができる。従ってピンホー
ルの発生を防止することができ、延いてはピンホールな
どの欠陥により発生する局部電池による腐食の発生を防
止することができる。
【００３３】それでいて、メッキ下地層の上層は縦方向
に結晶成長優先のメッキ方法で形成するので、その上に
形成するパラジウム或いはその合金皮膜が薄くても該皮
膜の持つ特性が殺されず、チップ搭載領域に必要なアン
カー効果を充分に得ることが可能になり、従って、高価
なパラジウムの使用量を少なくすることができ、延いて
はリードフレーム、半導体装置の低価格化を図ることが
できる。しかも、樹脂封止をするときメッキ下地層の縦
方向へ成長した結晶からなる上層は樹脂内のフィラーに
より結晶を破壊され易く、その破壊によりパラジウム或
いはパラジウム合金皮膜及びメッキ下地層の表面が樹脂
と接触した状態が形成され、樹脂とリードフレームとの
密着強度を高めることができる。かかるメリットは、パ
ラジウム或いはパラジウム合金皮膜表面に金膜をメッキ
により形成した場合にも享受することができる。
【００３４】そして、パラジウム或いはパラジウム合金
皮膜表面に金膜をメッキした場合には、それによって極
めて良好な半田付け性が得られる。そして、当然のこと
ながら、樹脂封止後リードフレームの不要部分カット前
にメッキする工程を不要にできるので、工数の低減を図
ることもできる。
【図面の簡単な説明】
【図１】（Ａ）、（Ｂ）は本発明の第１の実施の形態を
示す断面図で、（Ａ）は半導体装置の断面図、（Ｂ）は
リードフレームの断面構造を示す断面図である。
【図２】第１の実施の形態のリードフレームを示す平面
図である。
【図３】本発明の第２の実施の形態のリードフレームの
断面構造を示す断面図である。
【符号の説明】
３０・・・リードフレーム素材、２７・・・第１のメッ
キ下地層、２８・・・第２のメッキ下地層、２９・・・
パラジウム或いはパラジウム合金皮膜、３１・・・金皮
膜。
フロントページの続き (72)発明者 梅田 泰 神奈川県横浜市金沢区福浦２丁目10番地 １ 株式会社野毛電気工業内 (72)発明者 柿本 実行 東京都港区新橋５丁目11番３号 住友金 属鉱山株式会社内 (56)参考文献 特開 平２−42753（ＪＰ，Ａ) 特開 平４−335558（ＪＰ，Ａ) 特開 平７−169901（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 23/50

Claims (6)

    (57)【特許請求の範囲】
  1. 【請求項１】 銅又は銅系金属を主成分とする金属を素
    材とし、該素材の表面に複層構造の下地メッキ層を形成
    し、該下地メッキ層の表面にパラジウム或いはパラジウ
    ム合金膜を形成してなるリードフレームにおいて、 上記下地メッキ層が、同じ金属のみからなり、緻密度を
    異ならしめられて上記複層構造にせしめられてなること
    を特徴とするリードフレーム。
  2. 【請求項２】 前記複層構造の下地メッキ層の上層が下
    層より緻密度が低められてなることを特徴とする請求項
    １記載のリードフレーム。
  3. 【請求項３】 前記下地メッキ層がニッケル又はニッケ
    ル合金からなることを特徴とする請求項１又は２記載の
    リードフレーム。
  4. 【請求項４】 前記パラジウム或いはパラジウム合金膜
    の表面に金メッキ皮膜を形成してなることを特徴とする
    請求項１、２又は３記載のリードフレーム。
  5. 【請求項５】 銅又は銅系金属を主成分とする金属を素
    材とし、該素材の表面に複層構造の下地メッキ層を形成
    し、該下地メッキ層の表面にパラジウム或いはパラジウ
    ム合金膜を形成してなり、上記下地メッキ層を、同じ金
    属のみからなり、緻密度を異ならしめて上記複層構造に
    せしめてなるリードフレームの製造方法であって、 上記同じ金属のみからなる複層構造の下地メッキ層を、
    その各層毎に電流の波形を変化させることにより緻密度
    を変えるという電気メッキ法により形成することを特徴
    とするリードフレームの製造方法。
  6. 【請求項６】請求項１、２、３又は４記載のリードフレ
    ームを用いたことを特徴とする半導体装置。
JP10923396A 1996-04-30 1996-04-30 リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置 Expired - Lifetime JP3259894B2 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP10923396A JP3259894B2 (ja) 1996-04-30 1996-04-30 リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置
US09/052,021 US5914532A (en) 1996-04-30 1998-03-31 Lead frame, method for manufacturing the same, and semiconductor device employing the same

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10923396A JP3259894B2 (ja) 1996-04-30 1996-04-30 リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置
US09/052,021 US5914532A (en) 1996-04-30 1998-03-31 Lead frame, method for manufacturing the same, and semiconductor device employing the same

Publications (2)

Publication Number Publication Date
JPH09298265A JPH09298265A (ja) 1997-11-18
JP3259894B2 true JP3259894B2 (ja) 2002-02-25

Family

ID=26449018

Family Applications (1)

Application Number Title Priority Date Filing Date
JP10923396A Expired - Lifetime JP3259894B2 (ja) 1996-04-30 1996-04-30 リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置

Country Status (2)

Country Link
US (1) US5914532A (ja)
JP (1) JP3259894B2 (ja)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004339584A (ja) * 2003-05-16 2004-12-02 Mitsui High Tec Inc リードフレーム及びそのめっき方法
US10763196B1 (en) 2019-03-22 2020-09-01 Ohkuchi Materials Co., Ltd. Lead frame
KR20200112657A (ko) 2019-03-22 2020-10-05 오쿠치 마테리얼스 가부시키가이샤 리드 프레임
KR20200112659A (ko) 2019-03-22 2020-10-05 오쿠치 마테리얼스 가부시키가이샤 리드 프레임
KR20200112658A (ko) 2019-03-22 2020-10-05 오쿠치 마테리얼스 가부시키가이샤 리드 프레임
KR20200115101A (ko) 2019-03-28 2020-10-07 오쿠치 마테리얼스 가부시키가이샤 반도체 소자 탑재용 부품, 리드 프레임 및 반도체 소자 탑재용 기판

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100479915B1 (ko) * 1997-09-29 2005-06-16 삼성테크윈 주식회사 반도체의리드프레임
US6255723B1 (en) * 1997-10-27 2001-07-03 Tessera, Inc. Layered lead structures
KR100275381B1 (ko) * 1998-04-18 2000-12-15 이중구 반도체 패키지용 리드프레임 및 리드프레임도금방법
US6194777B1 (en) * 1998-06-27 2001-02-27 Texas Instruments Incorporated Leadframes with selective palladium plating
JP3293783B2 (ja) * 1998-11-10 2002-06-17 日本電気株式会社 半導体装置の製造方法
US6376901B1 (en) * 1999-06-08 2002-04-23 Texas Instruments Incorporated Palladium-spot leadframes for solder plated semiconductor devices and method of fabrication
US6838757B2 (en) * 2000-07-07 2005-01-04 Texas Instruments Incorporated Preplating of semiconductor small outline no-lead leadframes
US6452258B1 (en) * 2000-11-06 2002-09-17 Lucent Technologies Inc. Ultra-thin composite surface finish for electronic packaging
KR20020094965A (ko) * 2001-06-12 2002-12-20 앰코 테크놀로지 코리아 주식회사 리드프레임 및 이를 이용한 반도체패키지
DE60227277D1 (de) 2001-09-24 2008-08-07 Rika Denshi America Inc Elektrische testsonden und verfahren zu ihrer herstellung
US6583500B1 (en) * 2002-02-11 2003-06-24 Texas Instruments Incorporated Thin tin preplated semiconductor leadframes
US7309909B2 (en) * 2005-09-21 2007-12-18 Texas Instruments Incorporated Leadframes for improved moisture reliability of semiconductor devices
US7956445B2 (en) * 2006-08-15 2011-06-07 Texas Instruments Incorporated Packaged integrated circuit having gold removed from a lead frame
CN101425468B (zh) * 2007-10-29 2012-07-04 飞思卡尔半导体（中国）有限公司 经过涂敷的引线框
KR101016715B1 (ko) * 2008-04-15 2011-02-25 미쓰비시덴키 가부시키가이샤 반도체장치
JP2009235579A (ja) * 2009-07-13 2009-10-15 Mitsui High Tec Inc リードフレーム
JP5508329B2 (ja) * 2011-04-11 2014-05-28 株式会社三井ハイテック リードフレーム
US9129951B2 (en) 2013-10-17 2015-09-08 Freescale Semiconductor, Inc. Coated lead frame bond finger
JP5766318B2 (ja) * 2014-02-17 2015-08-19 株式会社三井ハイテック リードフレーム

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5001546A (en) * 1983-07-27 1991-03-19 Olin Corporation Clad metal lead frame substrates
US5206186A (en) * 1990-10-26 1993-04-27 General Electric Company Method for forming semiconductor electrical contacts using metal foil and thermocompression bonding
JP3693300B2 (ja) * 1993-09-03 2005-09-07 日本特殊陶業株式会社 半導体パッケージの外部接続端子及びその製造方法
US5436082A (en) * 1993-12-27 1995-07-25 National Semiconductor Corporation Protective coating combination for lead frames
US5454929A (en) * 1994-06-16 1995-10-03 National Semiconductor Corporation Process for preparing solderable integrated circuit lead frames by plating with tin and palladium
US5675177A (en) * 1995-06-26 1997-10-07 Lucent Technologies Inc. Ultra-thin noble metal coatings for electronic packaging
JPH09275182A (ja) * 1996-04-02 1997-10-21 Seiichi Serizawa 半導体装置用リ−ドフレ−ム

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004339584A (ja) * 2003-05-16 2004-12-02 Mitsui High Tec Inc リードフレーム及びそのめっき方法
US10763196B1 (en) 2019-03-22 2020-09-01 Ohkuchi Materials Co., Ltd. Lead frame
KR20200112657A (ko) 2019-03-22 2020-10-05 오쿠치 마테리얼스 가부시키가이샤 리드 프레임
KR20200112659A (ko) 2019-03-22 2020-10-05 오쿠치 마테리얼스 가부시키가이샤 리드 프레임
KR20200112658A (ko) 2019-03-22 2020-10-05 오쿠치 마테리얼스 가부시키가이샤 리드 프레임
KR20200112656A (ko) 2019-03-22 2020-10-05 오쿠치 마테리얼스 가부시키가이샤 리드 프레임
US10811346B2 (en) 2019-03-22 2020-10-20 Ohkuchi Materials Co., Ltd. Lead frame
US10903150B2 (en) 2019-03-22 2021-01-26 Ohkuchi Materials Co., Ltd. Lead frame
US11404286B2 (en) 2019-03-22 2022-08-02 Ohkuchi Materials Co., Ltd. Lead frame
KR20200115101A (ko) 2019-03-28 2020-10-07 오쿠치 마테리얼스 가부시키가이샤 반도체 소자 탑재용 부품, 리드 프레임 및 반도체 소자 탑재용 기판
US10847451B2 (en) 2019-03-28 2020-11-24 Ohkuchi Materials Co., Ltd. Device for mounting semiconductor element, lead frame, and substrate for mounting semiconductor element

Also Published As

Publication number Publication date
JPH09298265A (ja) 1997-11-18
US5914532A (en) 1999-06-22

Similar Documents

Publication Publication Date Title
JP3259894B2 (ja) リードフレーム、その製造方法及びそのリードフレームを用いた半導体装置
US7245006B2 (en) Palladium-spot leadframes for high adhesion semiconductor devices and method of fabrication
JP3760075B2 (ja) 半導体パッケージ用リードフレーム
US7148085B2 (en) Gold spot plated leadframes for semiconductor devices and method of fabrication
JP2004349497A (ja) パッケージ部品及び半導体パッケージ
US6452258B1 (en) Ultra-thin composite surface finish for electronic packaging
JPH11340409A (ja) リードフレームおよびその製造方法ならびに樹脂封止型半導体装置およびその製造方法
JP3550875B2 (ja) リードフレームとこれを用いた半導体装置
US6995042B2 (en) Method for fabricating preplated nickel/palladium and tin leadframes
JP3502781B2 (ja) 半導体パッケージ用リードフレーム及びリードフレームメッキ方法
JP2001267461A (ja) 半導体装置の製造方法
WO1998042022A1 (fr) Dispositif a semiconducteur et procede de fabrication associe
JP2858197B2 (ja) 半導体装置用リードフレーム
US6150712A (en) Lead frame for semiconductor device, and semiconductor device
US6159775A (en) Lead frame, method for manufacturing the same, and semiconductor device employing the same
KR100450091B1 (ko) 반도체 장치용 다층 도금 리드 프레임
JP2826650B2 (ja) 半導体装置用リードフレーム
JPH01244653A (ja) 半導体装置
JPH09293817A (ja) 電子部品
JPH08274123A (ja) 混成集積回路基板用導体の製造方法
JPH04174546A (ja) 銅合金製半導体リードフレームの製造方法
JPH05175408A (ja) 半導体素子の実装用材料および実装方法
JPH10289973A (ja) リードフレームの表面処理方法
JPH11186483A (ja) 半導体装置用リードフレーム
JP2003297993A (ja) 半導体装置用リードフレーム

Legal Events

Date Code Title Description
FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20071214

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20081214

Year of fee payment: 7

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091214

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20091214

Year of fee payment: 8

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20101214

Year of fee payment: 9

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20111214

Year of fee payment: 10

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20121214

Year of fee payment: 11

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20131214

Year of fee payment: 12

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R360 Written notification for declining of transfer of rights

Free format text: JAPANESE INTERMEDIATE CODE: R360

R371 Transfer withdrawn

Free format text: JAPANESE INTERMEDIATE CODE: R371

S111 Request for change of ownership or part of ownership

Free format text: JAPANESE INTERMEDIATE CODE: R313115

R350 Written notification of registration of transfer

Free format text: JAPANESE INTERMEDIATE CODE: R350

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

EXPY Cancellation because of completion of term