JP3760075B2 - 半導体パッケージ用リードフレーム - Google Patents

半導体パッケージ用リードフレーム Download PDF

Info

Publication number
JP3760075B2
JP3760075B2 JP2000042131A JP2000042131A JP3760075B2 JP 3760075 B2 JP3760075 B2 JP 3760075B2 JP 2000042131 A JP2000042131 A JP 2000042131A JP 2000042131 A JP2000042131 A JP 2000042131A JP 3760075 B2 JP3760075 B2 JP 3760075B2
Authority
JP
Japan
Prior art keywords
lead frame
layer
plating
alloy
intermediate layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2000042131A
Other languages
English (en)
Other versions
JP2001110971A (ja
Inventor
圭漢 李
尚勲 李
聖日 姜
世▲てつ▼ 朴
Original Assignee
三星航空産業株式會社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from KR10-1999-0042306A external-priority patent/KR100450090B1/ko
Priority claimed from KR10-1999-0042322A external-priority patent/KR100450091B1/ko
Application filed by 三星航空産業株式會社 filed Critical 三星航空産業株式會社
Publication of JP2001110971A publication Critical patent/JP2001110971A/ja
Application granted granted Critical
Publication of JP3760075B2 publication Critical patent/JP3760075B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C23C28/021—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material including at least one metal alloy layer
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C23C28/023—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material only coatings of metal elements only
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C28/00—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D
    • C23C28/02—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material
    • C23C28/027—Coating for obtaining at least two superposed coatings either by methods not provided for in a single one of groups C23C2/00 - C23C26/00 or by combinations of methods provided for in subclasses C23C and C25C or C25D only coatings only including layers of metallic material including at least one metal matrix material comprising a mixture of at least two metals or metal phases or metal matrix composites, e.g. metal matrix with embedded inorganic hard particles, CERMET, MMC.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
    • H01L23/49582—Metallic layers on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/4501—Shape
    • H01L2224/45012—Cross-sectional shape
    • H01L2224/45015—Cross-sectional shape being circular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/45144—Gold (Au) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/485—Material
    • H01L2224/48505—Material at the bonding interface
    • H01L2224/48599—Principal constituent of the connecting portion of the wire connector being Gold (Au)
    • H01L2224/486—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/48663—Principal constituent of the connecting portion of the wire connector being Gold (Au) with a principal constituent of the bonding area being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/48664—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H01L2224/854—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
    • H01L2224/85463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/85464—Palladium (Pd) as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01039—Yttrium [Y]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01046—Palladium [Pd]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Description

【０００１】
【発明の属する技術分野】
本発明は半導体パッケージ用リードフレームと該リードフレームの製造方法に関するものであり、特に、金属基板の表面に形成される最外部めっき層が改善されたプリめっきリードフレーム（Pre-Plated lead Frame）及び該リードフレームのめっき方法に関するものである。
【０００２】
【従来の技術】
リードフレームは半導体チップと共に半導体パッケージを構成するものであって、半導体チップを支持すると同時にチップと外部回路とを電気的に接続する。
【０００３】
図１にはかかるリードフレームの一例が示されている。図に示すように、リードフレーム１０はパッド１１、内部リード（inner lead）１２及び外部リード(outer lead)１３を具備する。通常、このようなリードフレームはスタンピング(stamping)またはエッチングによって製造することができる。
【０００４】
図２に示すように、前記パッド１１上には半導体チップ１５が設けられ、このチップ１５は内部リード１２とワイヤボンディングで接続され、外部リード１３は外部回路と電気的に接続される。次いで、前記チップ１５と内部リード１２とが樹脂１４でモールディングされて半導体パッケージ１６を形成する。
【０００５】
このような半導体パッケージの製造において、前記チップ１５と内部リード１２とのワイヤボンディング特性、及びパッド１１の特性を向上させるべく、パッド１１と内部リード１２の端部を銀（Ａｇ）のような金属でめっきする。また、プリント回路基板（ＰＣＢ）への半導体パッケージの実装時のはんだ付け性を向上させるために、外部リード１３の所定領域にすず（Ｓｎ）及び鉛（Ｐｂ）からなるはんだを塗布する。しかし、このようなめっきやはんだ付けは、樹脂モールディングの後に湿式プロセスによって行われるため、製品の信頼性が低下する問題がある。
【０００６】
上記問題を解決するためにプリめっきフレームの使用が提案された。このプリめっき技術では、半導体パッケージプロセスの前に、リードフレームにはんだ濡れ性（solder wettability）に優れた材料を予めめっきして、めっき層を形成する。
【０００７】
図３は、既存のプリめっき技術により製造されたリードフレームの一例を示す図である。日本国特許第１５０１７２３号に開示されたこの従来のリードフレーム２０では、図３に示すように、銅（Ｃｕ）または銅合金からなる金属基板２１上に、中間層のニッケル（Ｎｉ）めっき層２２と最外層のパラジウム（Ｐｄ）めっき層２３とが順次積層されている。
【０００８】
上述のように構成されたリードフレーム２０では、金属基板２１のＣｕまたはＦｅ成分がリードフレームの表面に拡散して銅酸化物または銅硫化物が生成されるのを、Ｎｉめっき層２２が防止する。また、前記Ｐｄめっき層２３は、はんだ付け性に優れた材料から形成されたものであり、Ｎｉめっき層２２の表面を保護する役目を果たす。
【０００９】
このリードフレーム２０の製造においては、めっきを行う前に前処理を行なうが、金属基板２１の表面に欠陥が存在する場合、欠陥の無い他の領域と比較して欠陥部分の表面のエネルギーが高くなるため、この欠陥部分においてはＮｉめっき層のめっきが局部的に他の領域より急速に進行し、他の領域との統一性が低下して、めっき層の表面が粗くなる。特に、欠陥部分に形成されたＮｉめっき層の表面にＰｄめっき層を電気めっきする場合、Ｐｄの析出電位が水素の析出電位に近いために、Ｐｄめっきの際にＰｄめっき層に多量の水素の泡が混入し、このためＰｄめっき層の欠陥が更に悪化する。このようなＰｄめっき層の欠陥によってＮｉめっき層の酸化が起こるとともに、ワイヤボンディング性及びはんだ付け性が低下する。このような欠陥の他、半導体パッケージ製造のための熱プロセスにより、リードフレームにおける層間の拡散が生じ、はんだ付け性が低下する問題が生ずることがある。また、熱プロセスによって最外層のＰｄめっき層の表面の酸化が起こり、Ｐｄの本来の良好なはんだ付け性が低下し得る。
【００１０】
上述の問題を解消するべく提案された、プリめっき技術によって製造される別のリードフレームの例を図４に示す。図４に示すリードフレーム２０’では、Ｐｄめっき層２３の上面に金（Ａｕ）の薄膜層２４が形成されている。この例では、Ａｕの高い耐酸化性を利用してＰｄめっき層２３の表面の酸化を効果的に防止し、はんだ付け性を向上させている。
【００１１】
上述の構成では、Ｐｄめっき層の上に金をめっきすることによって、半導体パッケージ製造における熱プロセスによってＰｄめっき層の表面が酸化されるのを防止し、完成した半導体パッケージを基板に実装する際のはんだ付け性の低下の問題を解決しようとしている。Ａｕをめっきすることに加えて、Ａｕをめっきする層の表面の形状が、Ａｕめっきの効果を改善するために重要な点である。しかし、既存のＡｕめっき技術では、Ｐｄめっき層上に均一なめっき層を形成するのが困難である。また、Ｐｄの酸化を防止するために、Ａｕめっき層は、通常少なくとも７．６２ｎｍ（０．３マイクロインチ）の厚みに形成する。しかし、このような厚いＡｕめっき層は、半導体アセンブリ用のＥＭＣ（Epoxy Molding Compound）樹脂でモールディングへの悪影響、具体的にはリードフレームの最外層のＡｕめっき層とモールディング樹脂の接着に悪影響を及ぼす。一般に、ＥＭＣ樹脂のモールディングにおいて、ＥＭＣ樹脂は純粋な金属や合金との親和性が低い。また、ＡｕはＰｄと比較して耐酸化性が高いため、ＥＭＣモールドとＡｕめっき層との接着性が低下する。このようにＡｕめっき層と樹脂との接着性が低いために、モールド剥離不良が起こりやすくなり、製品の信頼性が低下する。
【００１２】
別の点から言えば、また貴金属のＡｕを全面に厚くめっきすることは、コストが嵩む原因となる。また、Ｐｄの酸化防止層としてのＡｕめっき層によって、半導体チップのダイへの接着力が相対的に低下する。但し、Ａｕめっき層によって、はんだ付けの際のはんだ濡れ性を、従来のリードフレームと比較して向上するが、はんだ付けの際に起こるＡｕめっき層のＡｕと錫（Ｓｎ）との相互作用により、Ａｕめっき層が局部的に脆性を有することになり、ＰＣＢに実装後の外部の衝撃によりはんだ付け部位が破損しやすくなる。
【００１３】
これらの問題の解決のために、局部的なめっき、即ち外部リード部分のみをＡｕめっきすることが提示されたが、このような局部めっきには、マスクを通してめっきを行うことが必要なので、生産性を低下させるとともに、そのためのコストが嵩むことになる。このため、Ａｕめっきのためのコストを犠牲にして、中間Ｐｄめっき層の酸化防止のために中間Ｐｄめっき層上全体へのＡｕめっきが行われてきた。
【００１４】
上述の問題点を解決したリードフレームが米国特許第５，７６７，５７４号に開示されている。このリードフレームでは、金属基板の上面にＮｉめっき層が形成され、このＮｉめっき層の上面にＰｄ薄膜層を形成され、最外部にＰｄ合金めっき層が形成されている。前記Ｐｄ合金めっき層はＡｕとＰｄの合金からなる層であり、これによりＰｄの酸化の問題及びＡｕのコストの問題が解決することができる。このリードフレームでは、最外層にＡｕを限定的に用いることにより、半導体パッケージの樹脂接合性を向上させ、プリント回路基板への実装後に局部的な破損が生ずる可能性を最小限にしている。しかし、前記最外層の形成において、Ｐｄベースの最外層にＡｕをめっきする際、最外層に水素の気泡が入るのを効果的に防止することは困難である。最外層において水素気泡が原因で孔が生ずると、最外層が、下層をなすＰｄめっき層を効果的に保護することができなくなる。更に、この孔の存在のために、熱プロセスの際に、ワイアボンディングの強度（wire bonding strength）とはんだ付け性が低下する。
【００１５】
【発明が解決しようとする課題】
本発明は上記問題点を解決するためのものであって、はんだ付け性、ワイヤボンディング性及び半導体パッケージの樹脂接合性を同時に向上させ、Ｐｄ層の保護機能を高めた半導体パッケージ用リードフレーム及び該リードフレームの製造方法を提供するにその目的がある。
【００１６】
【課題を解決するための手段】
前記目的を達成するために、本発明によれば、金属基板の上面にニッケル（Ｎｉ）またはニッケル（Ｎｉ）合金よりなる保護層を形成する段階と、
前記保護層の上面にパラジウム（Ｐｄ）またはパラジウム（Ｐｄ）合金よりなる中間層を形成する段階と、
前記中間層の上面にパラジウム（Ｐｄ）と金（Ａｕ）とを交互にめっきすることによってＰｄ粒子とＡｕ粒子とが共存する混合層を最外層として形成する段階とを含むことを特徴とする半導体パッケージ用リードフレームの製造方法が提供される。
【００１７】
前記最外層のめっきを行う際に、Ｐｄ、Ａｕ、Ｐｄ、Ａｕの順にめっきするか、或いはＡｕ、Ｐｄ、Ａｕ、Ｐｄの順にめっきするのが好ましい。
【００１８】
前記最外層を形成する段階では、初めに、パルス電流を印加することにより、前記中間層の核形成部位にもにみＰｄをめっきし、次いで堆積したＰｄ粒子の間の空間を埋めるようにＡｕを堆積させる。Ａｕ析出電位がＰｄ析出電位より低いため、Ｐｄ粒子の間へのＡｕの電気めっきが容易に行えることになる。
【００１９】
本発明の別の実施例によれば、前記保護層の上面に形成されたパラジウム（Ｐｄ）よりなる中間層と、
前記中間層の表面の一部が露出されるように前記中間層の表面上に部分的に形成された金（Ａｕ）または金（Ａｕ）合金めっき部とを含んでなることを特徴とする半導体パッケージ用リードフレームが提供される。
【００２０】
別の実施例では、金属基板の上面にニッケル（Ｎｉ）またはニッケル（Ｎｉ）合金よりなる保護層と、
前記保護層の上面に形成されたパラジウム（Ｐｄ）及び金（Ａｕ）よりなる最外層とを有することを特徴とする半導体パッケージ用リードフレームが提供される。
【００２１】
ＰｄまたはＰｄ合金からなる中間層の形成及びＡｕまたはＡｕ合金めっき部の形成においては、高いパルス電流の印加、スパッタリングまたは化学蒸着技術が用いられる。
【００２２】
【発明の実施の形態】
以下、添付の図面を参照して本発明の実施の形態について詳細に説明する。
【００２３】
本発明による半導体パッケージ用リードフレームの好ましい実施例の１つを図５に示す。図に示すように、銅（Ｃｕ）、Ｃｕ合金または鉄−ニッケル（Ｆｅ−Ｎｉ）系合金の何れかで形成された金属基板３１の上面に、ニッケル（Ｎｉ）またはＮｉ合金よりなる保護層３２が形成される。前記保護層３２の上面にはパラジウム（Ｐｄ）またはＰｄ合金よりなる中間層３３が形成され、中間層３３の上面には、Ｐｄ粒子とＡｕ粒子とを含む最外層３４が形成される。前記最外層３４はＰｄまたはＡｕを交互にめっきすることによって形成することができる。
【００２４】
本発明によるリードフレームの他の実施例を図６に示す。図６のリードフレーム４０は、金属基板４１と、金属基板４１の上面に形成された、ＮｉまたはＮｉ合金よりなる保護層４２と、保護層４２の上面に形成された、Ｐｄ粒子とＡｕ粒子とを含む最外層４３とを含む。
【００２５】
上記の２つの実施例において、最外層の金属は、Ｐｄ及びＡｕに限定されない。例えば、Ａｕの代りにＡｇを使用し得る。
【００２６】
図７は、本発明によるリードフレームのさらに別の実施例を示す。図に示すように、リードフレーム５０では、金属基板５１の上面にＮｉまたはＮｉ合金よりなる保護層５２が形成され、保護層５２の上面にはＰｄまたはＰｄ合金よりなる中間層５３が形成される。Ｐｄ及びＰｄ合金よりなる中間層５３の上には、図８に示すように、部分的にＡｕまたはＡｕ合金が薄くめっきされためっき部５４が形成される。前記めっき部５４の厚みは、原子数個分の高さに等しい厚みである。図８に示すように、中間層５３の上面に部分的にめっき部が形成されると、前記中間層５３の表面にはめっき部５４の領域と、めっきされずに露出された領域とが形成されることになる。前記Ａｕ合金としてはＡｕ−Ｐｄ、Ａｕ−Ａｇ合金等が望ましい。
【００２７】
本発明によるリードフレームの製造方法の一実施例を図９Ａ乃至図９Ｃに示す。本発明のリードフレームの製造方法では、まず、図９Ａに示すように、リードフレーム３０を作るためのＣｕ、Ｃｕ合金、またはＦｅ系合金からなる金属基板３１を用意し、この金属基板３１の上面にＮｉまたはＮｉ合金よりなる保護層３２を形成する。次に、図９Ｂに示すように、前記保護層３２の上面にＰｄまたはＰｄ合金を用いて中間層３３を形成する。ここで、前記保護層３２と中間層３３をめっきするためには、パルス電流を印加することにより、或いはスパッタリング法または真空蒸着法によってめっきする。次に、中間層３３の上面に、Ｐｄ粒子とＡｕ粒子が共存する最外層３４を形成する（図９Ｃ参照）。最外層３４は、パルス電流を印加してめっきすることにより形成する。即ち、電流密度及びめっき処理時間を調節することにより、保護層３２上の核形成部位にのみパラジウム（Ｐｄ）を堆積させ、中間層３３の表面上にＰｄ粒子がスポット状に点在するようにする。
【００２８】
次に、この状態で金（Ａｕ）を堆積させ、被着されたＰｄ粒子の間の空間を堆積したＡｕが埋めるようにする。Ａｕ析出電位がＰｄ析出電位より低いため、Ｐｄ粒子の間へのＡｕの電気めっきが容易に行えることになる。Ａｕの電気めっきの終了後、再度Ｐｄを堆積させて、ＡｕとＰｄ粒子の間に存在し得、不安定なリードフレームが形成される原因になり得る孔、つまりマイクロクラックをＰｄで埋め、中間層３３の上の最外層３４が完成する。
【００２９】
中間層の上に最外「層」を形成する代りに、図８に示すように、中間層５３の上に分散させた複数のめっき「部」５４を、ＡｕまたはＡｕ合金のめっきにより形成することもできる。
【００３０】
上述のように、ＰｄとＡｕをＰｄ、Ａｕの順またはＡｕ、Ｐｄの順に交互にめっきすることによって、本発明のリードフレームのＰｄとＡｕの粒子が共存する最外層３４を形成することができる。この最外層を形成する電気めっき過程の間にパルス電流を印加するが、このパルス電流は、所定の時間間隔で周期的に正のパルス波が流れる矩形波電流である。或いは、このパルス電流は、所定の時間間隔で周期的に正負が逆転する反転パルス矩形波電流であり得る。この場合、正のパルスと負のパルスとの間に所定の時間間隔をおいてもよい。また、このパルス電流の波形は、正のパルスと負のパルスが交番するとともに、正のパルス及び負のパルスのそれぞれが小さいパルス列で変調されてもよい。
【００３１】
図８に示すように、ＰｄまたはＰｄ合金よりなる中間層５３の平坦性を向上させるべく、リードフレーム５０を高速パルスを印加することによって形成する。また中間層５３の上面の、ＡｕまたはＡｕ合金よりなるめっき部５４の形成は、高速パルス電流を印加することにより、或いはスパッタリングまたは蒸着等により行うことができる。
【００３２】
上述のような、本発明のリードフレームを用いた半導体パッケージの製造では、熱プロセスにおいてＮｉまたはＮｉ合金よりなる保護層３２のＮｉが最外層３４に拡散するのを中間層３３によって遮断できるので、リードフレームの酸化や腐蝕を防止することができる。
【００３３】
前記中間層３３の上面に形成された最外層３４、または前記めっき部５４が形成された中間層５３の上面ではＰｄ粒子とＡｕ粒子が共存しており、ＡｕとＰｄの優れたワイヤボンディング性が得られる。また、初期熱プロセスで酸化されるＰｄが占める最外層上の面積が小さくなるので、ワイヤボンディングにおける従来の問題点を解消し得る。また、ワイヤボンディング後にＰｄが酸化されるため、最外層３４の表面とモールド樹脂との親和力が向上し、優れた樹脂接合性が得られる。また、ＰｄとＡｕとを交互にめっきすることによって水素の気泡が除去され、Ｐｄからなる中間層３３の保護機能が向上する。また、最外層３４におけるＰｄとＡｕの相互作用により、最外層をＡｕのみで形成した場合と比較して、はんだ付け性とボンディング性が向上する。また、ＡｕまたはＡｕ合金層はできる限り薄く形成するので、コストの嵩む貴金属のＡｕの使用量を少なくし、製造コストを減らすことができる。
【００３４】
【実施例】
次に、本発明によるリードフレームの効果を以下の実施例によって示す。
【００３５】
実施例１
本実施例においては、本発明のリードフレームとして、Ｐｄめっき中間層を５．０８ｎｍ（０．２マイクロインチ）の厚さに形成し、その上面にＰｄ粒子とＡｕ粒子が共存する最外層を形成したものを使用した。比較例としてはＰｄ中間層上にＡｕのみをめっきした最外層を有する第１比較例と、Ｐｄめっき層を最外層とする第２比較例と、Ｐｄ中間層上にＰｄ−Ａｕをめっきした第３比較例とを使用した。
【００３６】
はんだ付け性の試験では、２５０℃で５分間ベーキングし、２７０℃で１時間硬化させて、フレームのリードを曲げ加工（bending）した後、１７５℃で１時間硬化させた。そして、９５℃で８時間スチームエージング処理（steam aging）を行った。ワイヤボンディング力の試験では、ボンディングに使用したＡｕワイヤの直径は１ｍｍで、チップ部位及び内部リードに加えられたボンディングパワー（bonding power）及びボンディング力（bonding force）は、各々９０ｍＷ、１００ｍＮ及び９０ｍＷ、１００ｍＮであった。そして、チップ部位と内部リードにおけるボンディング時間は各々１５ミリ秒と２０ミリ秒であった。
【００３７】
上記の条件でボンディングされたワイヤに対して、リードフレームの内部リードとチップのボンディング部中間地点で引張り試験を行った。破断強度と各リードの表面のはんだ付け性に対する測定結果を表１に示す。
【００３８】
【表１】
Figure 0003760075
表１から、本発明のリードフレームでは、ワイヤボンディング性とはんだ付け性が大きく向上していることが分かる。
【００３９】
実施例２
本実施例においては、本発明のリードフレームとして、Ｐｄめっき中間層を５．０８ｎｍ（０．２マイクロインチ）の厚さに形成し、その上面にＰｄ粒子とＡｕ粒子が共存する最外層を形成したものを使用した。比較例としては、Ｐｄめっき中間層を２０．３２ｎｍ（０．８マイクロインチ）の厚みに形成し、その上にＡｕをめっきした最外層を形成した第１比較例と、５．０８ｎｍ（０．２マイクロインチ）の厚さに形成したＰｄめっき層の上に層を形成せず、Ｐｄ層を最外層とした第２比較例とを使用した。
【００４０】
はんだ付け性の試験では、３６０℃で１分間ベーキングした。ワイヤボンディング力の試験では、ボンディングに使用したＡｕワイヤの直径は１ｍｍで、チップ部位及び内部リードに加えられたボンディングパワー及びボンディング力は各々９０ｍＷ、１００ｍＮ及び９０ｍＷ、１００ｍＮであった。そして、チップ部位と内部リードにおけるボンディング時間は各々１ミリ秒と２０ミリ秒である。
【００４１】
上記の条件でボンディングされたワイヤに対して、リードフレームの内部リードとチップのボンディング部の中間地点で引張り試験を行った。破断強度と各リードの表面に対するはんだ付性についての測定結果を表２に示す。
【００４２】
【表２】
Figure 0003760075
表２から、本発明のリードフレームでは、ワイヤボンディング性とはんだ付け性が大きく向上していることが分かる。
【００４３】
実施例３
実施例１で製作したリードフレームについて、最外層と樹脂との接着力を試験した。実施例１に使用した本発明のリードフレームと第１、２比較例を使用し、市販の２種の熱硬化性樹脂（ＳＬ７３００及びＴ１６ＢＣ）によりモールディングを行った後にリードフレームと樹脂との接着力を試験した。試験の結果を図１０に示す。
【００４４】
図１０に示すように、両樹脂について、本発明のリードフレームのＡｕとＰｄ粒子が共存する最外層と樹脂との間の接着力が最大となることが分かった。
【００４５】
実施例４
本発明のリードフレームとして、Ｃｕからなる金属基板上にＮｉよりなる保護層及びその上のＰｄよりなる中間層とを各々７６２ｎｍ（３０マイクロインチ）及び２０．３２ｎｍ（０．８マイクロインチ）の厚さに形成し、その上に約０．７６２ｎｍ（約０．０３マイクロインチ）の厚さのＡｕまたはＡｕ合金よりなるめっき部を、それが分散して存在するように形成したものを使用した。
【００４６】
第１比較例として、通常のＰＰＦリードフレームの上に全体にＡｕまたはＡｕ合金よりなるめっき部が７．６２ｎｍ（０．３マイクロインチ）の厚さに形成されたものを使用し、第２比較例として、Ｎｉよりなる保護層とＰｄよりなる中間層を各々７６２ｎｍ（３０マイクロインチ）と２５．４ｎｍ（１．０マイクロインチ）の厚さに形成し、その上にめっき部を有していないものを使用した。
【００４７】
はんだ付け性の試験では、リードフレームを２７５℃で１時間硬化させ、フレームのリードを曲げ加工した後、再び１７５℃で２時間硬化させ、９５℃で８時間スチームエージングを行った。一方、ワイヤボンディング力の試験では、ボンディングに使用したＡｕワイヤの直径は１ｍｍであり、チップ部位及び内部リードにおけるボンディングパワーとボンディング力は各々９０ｍＷ、１００ｍＮ及び９０ｍＷ、１００ｍＮ、ワイヤボンディングを行った温度は２１５℃であった。そしてチップ部位と内部リードにおけるボンディング時間は各々１５ミリ秒と２０ミリ秒であった。
【００４８】
はんだ付け性試験では、外部リード部分を２４５℃のＲフラックス（ｆｌｕｘ）に５秒間浸漬して取り出した後に外部リード部分に残留するフラックスの割合（％）の測定し、次に上記の条件でボンディングされたワイヤに対して、リードフレームの内部リードとチップのボンディング部の中間地点で引張り試験を行い、破断強度を測定した。測定結果を図１１に示す。
【００４９】
図１１においては、棒グラフははんだ付け性を表し、線はワイヤボンディング力、即ちワイアボンディング強度を表す。第１比較例は６０％のはんだ付け性と、２．６９ｇｆのワイヤボンディング強度を示し、第２比較例は８０％のはんだ付け性と２．６９ｇｆのワイヤボンディング強度を示す。一方本発明のリードフレームは１００％のはんだ付け性と５．９１ｇｆのワイヤボンディング強度を示す。
【００５０】
実施例５
リードフレームのリード間ピッチや、チップサイズが小さくなるにつれてワイヤボンディングに用いられるキャピラリーのサイズも小さくなるとともに、ボンディング時加えられるパワーや力が小さくなる。このような小さいパワーや力を用いる場合の、本発明によるリードフレームと従来のリードフレームのボンディング強度を比較した。
【００５１】
本試験で使用されたキャピラリーの直径は８０マイクロメートルであり、本発明によるリードフレームとして、Ｐｄ中間層のめっき厚さを２５．４ｎｍ（１．０マイクロインチ）に形成し、その表面にめっき部を前述した方法により形成したものを使用した。比較例には、最外部のＰｄめっき部を３０．４７ｎｍ（１．２マイクロインチ）の厚さに形成したものを使用した。ボンディングに使われたワイヤの直径は０．８ｍｍ、ボンディング時の温度は２００／２２０℃、パワーは６０／８０ｍＷ、力は６０／８０ｍＮ、ボンディング処理時間は１５／２０ミリ秒であった。
【００５２】
ボンディング強度の測定結果を表３に示す。表３のように、本発明のリードフレームのボンディング力の最小値は３ｇｆであって比較例の１．７５ｇｆより向上していることが分かった。
【００５３】
【表３】
Figure 0003760075
本発明を、実施例に基づいて説明してきたが、ここに示す実施例は例示的なものに過ぎず、当業者であれば様々な実施形態の改変が可能であることを理解できるであろう。従って、本発明の真の範囲は特許請求の範囲の記載のみによってにのみ決まるものである。
【００５４】
【発明の効果】
上記のように、本発明による多層めっき構造を有するリードフレームは、Ａｕめっき層が有する長所とＰｄめっき層が有する長所とを兼ね備えており、従来のリードフレームと比較してワイヤボンディング性、はんだ付け性及び樹脂との接着性が向上し、かつ製造コストも低下させることができる。
【図面の簡単な説明】
【図１】一般的なリードフレームの平面図である。
【図２】半導体パッケージの一部を破断させて示した斜視図である。
【図３】従来のリードフレームの断面図である。
【図４】別の従来のリードフレームの断面図である。
【図５】本発明によるリードフレームの一実施例を示す断面図である。
【図６】本発明によるリードフレームの別の実施例を示す断面図である。
【図７】本発明によるリードフレームのさらに別の実施例を示す断面図である。
【図８】図７のリードフレームの一部を拡大して示した斜視図である。
【図９】Ａ乃至Ｃよりなり、何れも本発明によるリードフレームの製造方法における一段階を示す断面図である。
【図１０】半導体パッケージのリードフレームと樹脂との接着力を示すグラフである。
【図１１】本発明のリードフレームと比較例のはんだ付け性を示すグラフである。
【符号の説明】
１０ リードフレーム
１１ パッド
１２ 内部リード
１３ 外部リード
１４ 樹脂
１５ 半導体チップ
１６ 半導体パッケージ
２０、２０’ リードフレーム
２１ 金属基板
２２ Ｎｉめっき層
２３ Ｐｄめっき層
２４ Ａｕ薄膜層
３０ リードフレーム
３１ 金属基板
３２ 保護層
３３ 中間層
３４ 最外層
４０ リードフレーム
４１ 金属基板
４２ 保護層
４３ 最外層
５０ リードフレーム
５１ 金属基板
５２ 保護層
５３ 中間層
５４ めっき部

Claims (3)

  1. 金属基板の上面にニッケル（Ｎｉ）またはニッケル（Ｎｉ）合金よりなる保護層と、
    前記保護層の上面に形成されたパラジウム（Ｐｄ）よりなる中間層と、
    パルス電流による前記中間層の全面へのめっき処理によって前記中間層上に形成された金（Ａｕ）または金（Ａｕ）合金めっき部であって、印加する前記パルス電流の電流密度及びめっき処理時間を調節することにより前記中間層の表面の一部が露出されるように前記中間層の表面上に分散して存在する形態で形成された、該金（Ａｕ）または金（Ａｕ）合金めっき部とを含んでなることを特徴とする半導体パッケージ用リードフレーム。
  2. 前記めっき部の厚さが、０．７６２ｎｍ（０．０３マイクロインチ）以下であることを特徴とする請求項１に記載の半導体パッケージ用リードフレーム。
  3. 前記Ａｕ合金が、金−パラジウム（Ａｕ−Ｐｄ）合金または金−銀（Ａｕ−Ａｇ）合金であることを特徴とする請求項１に記載の半導体パッケージ用リードフレーム。
JP2000042131A 1999-10-01 2000-02-21 半導体パッケージ用リードフレーム Expired - Fee Related JP3760075B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
KR10-1999-0042306A KR100450090B1 (ko) 1999-10-01 1999-10-01 반도체 팩키지의 리드프레임과 이 리드 프레임의 도금방법
KR1999-42322 1999-10-01
KR1999-42306 1999-10-01
KR10-1999-0042322A KR100450091B1 (ko) 1999-10-01 1999-10-01 반도체 장치용 다층 도금 리드 프레임
SG200006862A SG91312A1 (en) 1999-10-01 2000-11-28 Lead frame and method for plating the same

Publications (2)

Publication Number Publication Date
JP2001110971A JP2001110971A (ja) 2001-04-20
JP3760075B2 true JP3760075B2 (ja) 2006-03-29

Family

ID=28046125

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2000042131A Expired - Fee Related JP3760075B2 (ja) 1999-10-01 2000-02-21 半導体パッケージ用リードフレーム

Country Status (5)

Country Link
US (1) US6469386B1 (ja)
JP (1) JP3760075B2 (ja)
CN (1) CN1305132C (ja)
SG (1) SG91312A1 (ja)
TW (1) TW447055B (ja)

Families Citing this family (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7235868B2 (en) * 2001-07-09 2007-06-26 Sumitomo Metal Mining Co., Ltd. Lead frame and its manufacturing method
JP2004259530A (ja) * 2003-02-25 2004-09-16 Shinko Electric Ind Co Ltd 外部接触端子を有する半導体装置及びその使用方法
US6773828B1 (en) 2003-04-18 2004-08-10 Ase Electronics (M) Sdn. Bhd. Surface preparation to eliminate whisker growth caused by plating process interruptions
KR100998042B1 (ko) * 2004-02-23 2010-12-03 삼성테크윈 주식회사 리드 프레임 및 이를 구비한 반도체 패키지의 제조방법
WO2005117112A1 (ja) 2004-05-27 2005-12-08 Shinko Electric Industries Co., Ltd. 半導体装置用リードフレーム
US7215014B2 (en) * 2004-07-29 2007-05-08 Freescale Semiconductor, Inc. Solderable metal finish for integrated circuit package leads and method for forming
JP2006269903A (ja) * 2005-03-25 2006-10-05 Shinko Electric Ind Co Ltd 半導体装置用リードフレーム
KR100819800B1 (ko) * 2005-04-15 2008-04-07 삼성테크윈 주식회사 반도체 패키지용 리드 프레임
JP4978294B2 (ja) * 2007-04-20 2012-07-18 株式会社デンソー 半導体装置およびその製造方法
US8604624B2 (en) * 2008-03-19 2013-12-10 Stats Chippac Ltd. Flip chip interconnection system having solder position control mechanism
KR101092616B1 (ko) * 2008-04-29 2011-12-13 일진머티리얼즈 주식회사 전자 부품용 금속 프레임
KR101113891B1 (ko) * 2009-10-01 2012-02-29 삼성테크윈 주식회사 리드 프레임 및 리드 프레임 제조 방법
CN102269626A (zh) * 2010-06-07 2011-12-07 北京广微积电科技有限公司 锗窗及其制造方法以及气密性盒体、红外线传感装置
KR101663695B1 (ko) * 2011-04-27 2016-10-07 (주)에이엘에스 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR101680719B1 (ko) 2012-08-10 2016-11-29 (주)에이엘에스 리드프레임
CN102817056B (zh) * 2012-08-15 2015-03-25 中山品高电子材料有限公司 一种引线框架钯镍合金镀层的电镀工艺
KR20140035701A (ko) * 2012-09-14 2014-03-24 삼성전기주식회사 금 박막 형성 방법 및 인쇄회로기판
KR101677061B1 (ko) 2012-09-27 2016-11-29 (주)에이엘에스 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법
KR101833312B1 (ko) * 2013-05-06 2018-03-02 해성디에스 주식회사 리드 프레임 제조 방법
US9070392B1 (en) 2014-12-16 2015-06-30 Hutchinson Technology Incorporated Piezoelectric disk drive suspension motors having plated stiffeners
CN107735834B (zh) 2015-06-30 2019-11-19 哈钦森技术股份有限公司 具有改进的可靠性的盘驱动器头部悬架结构
JP6279162B2 (ja) * 2015-12-25 2018-02-14 三菱電機株式会社 半導体装置およびその製造方法
CN109712897B (zh) * 2017-10-26 2020-12-18 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN108989511B (zh) 2018-09-25 2023-05-12 苏州昀冢电子科技股份有限公司 一种具有电子元件的基座及音圈马达
CN111540726A (zh) * 2020-05-14 2020-08-14 山东新恒汇电子科技有限公司 一种智能卡模块及智能卡模块过孔内镀层的电镀方法

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01501723A (ja) 1986-12-01 1989-06-15 バッテル・ディベロプメント・コーポレーション 井戸ポンプ
JP2511289B2 (ja) * 1988-03-30 1996-06-26 株式会社日立製作所 半導体装置
JPH0714962A (ja) * 1993-04-28 1995-01-17 Mitsubishi Shindoh Co Ltd リードフレーム材およびリードフレーム
US5360991A (en) * 1993-07-29 1994-11-01 At&T Bell Laboratories Integrated circuit devices with solderable lead frame
US5650661A (en) * 1993-12-27 1997-07-22 National Semiconductor Corporation Protective coating combination for lead frames
JPH09232493A (ja) * 1995-12-20 1997-09-05 Seiichi Serizawa リードフレーム
KR970067816A (ko) * 1996-03-26 1997-10-13 이대원 집적회로용 리드프레임 및 그 제조방법
KR0183645B1 (ko) * 1996-03-26 1999-03-20 이대원 다층 구조의 도금층을 구비한 반도체 리드 프레임
JPH09275182A (ja) * 1996-04-02 1997-10-21 Seiichi Serizawa 半導体装置用リ−ドフレ−ム
JPH09291377A (ja) * 1996-04-26 1997-11-11 Noge Denki Kogyo:Kk 被膜を備えた物品
JPH1065083A (ja) * 1996-08-19 1998-03-06 Nippon Koujiyundo Kagaku Kk 半導体装置用リードフレーム
KR100231828B1 (ko) * 1997-02-20 1999-12-01 유무성 다층 도금 리드프레임
US5994767A (en) * 1997-04-09 1999-11-30 Sitron Precision Co., Ltd. Leadframe for integrated circuit package and method of manufacturing the same
KR100231838B1 (ko) * 1997-05-20 1999-12-01 유무성 집적회로용 리드프레임 및 그 제조방법
JPH118341A (ja) * 1997-06-18 1999-01-12 Mitsui High Tec Inc 半導体装置用リードフレーム
JPH118340A (ja) * 1997-06-18 1999-01-12 Dainippon Printing Co Ltd 半導体装置用リードフレームとその製造方法
JPH11111909A (ja) * 1997-10-07 1999-04-23 Seiichi Serizawa 半導体装置用リードフレーム
JPH11238840A (ja) * 1998-02-19 1999-08-31 Oki Electric Ind Co Ltd リードフレーム
JPH11260981A (ja) * 1998-03-13 1999-09-24 Matsushita Electric Works Ltd リードフレームの製造方法
KR100275381B1 (ko) * 1998-04-18 2000-12-15 이중구 반도체 패키지용 리드프레임 및 리드프레임도금방법
US6087714A (en) * 1998-04-27 2000-07-11 Matsushita Electric Industrial Co., Ltd. Semiconductor devices having tin-based solder film containing no lead and process for producing the devices

Also Published As

Publication number Publication date
CN1290963A (zh) 2001-04-11
US6469386B1 (en) 2002-10-22
CN1305132C (zh) 2007-03-14
TW447055B (en) 2001-07-21
JP2001110971A (ja) 2001-04-20
SG91312A1 (en) 2002-09-17

Similar Documents

Publication Publication Date Title
JP3760075B2 (ja) 半導体パッケージ用リードフレーム
US6518508B2 (en) Ag-pre-plated lead frame for semiconductor package
US6713852B2 (en) Semiconductor leadframes plated with thick nickel, minimum palladium, and pure tin
US6583500B1 (en) Thin tin preplated semiconductor leadframes
JP2009526381A (ja) 半導体ｑｆｎ／ｓｏｎデバイス用のアルミニウム・リードフレーム
US20030011048A1 (en) Semiconductor circuit assembly having a plated leadframe including gold selectively covering areas to be soldered
US6545344B2 (en) Semiconductor leadframes plated with lead-free solder and minimum palladium
EP1037277B1 (en) Lead frame and method of fabricating a lead frame
TWI381505B (zh) 導線架與利用此導線架製造半導體封裝的方法
KR100702956B1 (ko) 반도체 팩키지용 리드프레임 및 그 제조 방법
US20030107112A1 (en) Aluminum leadframes for semiconductor devices and method of fabrication
JP2925815B2 (ja) 半導体チップ実装用リードフレームとその製造方法
JPH1022434A (ja) 集積回路用リードフレーム及びその製造方法
JPH07326701A (ja) 電気電子部品用導電材、リードフレ−ム及びそれを使用した半導体集積回路
JPH11111909A (ja) 半導体装置用リードフレーム
KR20100050640A (ko) 반도체 패키지 제조용 리드프레임 및 이의 도금 방법
JPH0590465A (ja) 半導体装置
JP2858197B2 (ja) 半導体装置用リードフレーム
KR100450091B1 (ko) 반도체 장치용 다층 도금 리드 프레임
JPH10313087A (ja) 電子部品用リード材
JP3757539B2 (ja) 半導体装置用ステム
KR100450090B1 (ko) 반도체 팩키지의 리드프레임과 이 리드 프레임의 도금방법
JPS63304654A (ja) リ−ドフレ−ム
JPH04174546A (ja) 銅合金製半導体リードフレームの製造方法
JPH05211261A (ja) 半導体装置

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20040513

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040608

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041019

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050114

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050308

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20050603

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20050712

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20051109

A911 Transfer to examiner for re-examination before appeal (zenchi)

Free format text: JAPANESE INTERMEDIATE CODE: A911

Effective date: 20051115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20051227

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20060106

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090113

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100113

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110113

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110113

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120113

Year of fee payment: 6

LAPS Cancellation because of no payment of annual fees