KR100450091B1 - 반도체 장치용 다층 도금 리드 프레임 - Google Patents

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Abstract

본 발명은 다층 리드 프레임에 관한 것이다. 본 발명에 따르면, 구리 재료의 기판 소재, 상기 기판 소재의 직상층에 형성된 니켈층, 상기 니켈층의 직상층에 형성된 팔라듐층 및, 상기 팔라듐층의 상부에 형성되며, 상기 팔라듐층 표면에 미세하게 분산된 금 또는 금 합금부를 구비한 다층 리드 프레임이 제공된다. 본 발명에 따른 다층 도금 구조를 가지는 리드 프레임은 금 또는 금 합금의 도금층이 가지는 장점과 팔라듐 도금층이 가지는 장점을 이상적으로 공존시킬 수 있으며, 따라서 리드 프레임의 궁극적인 품질 목표인 와이어 본딩성, 납땜성 및, EMC 접착성이 향상된다는 장점이 있다. 또한 제조 원가도 절감될 수 있다.

Description

반도체 장치용 다층 도금 리드 프레임{Multiplated lead frame for semiconductor device}
본 발명은 다층 도금 리드 프레임(lead frame)에 관한 것으로서, 보다 상세하게는 반도체 팩키지의 제조에 사용되는 리드 프레임의 기저 금속 상층부에 니켈, 팔라듐 층을 순차적으로 적층시키고, 상기 팔라듐층상에 금 또는 금 합금을 미세하게 분산 형성시켜서 이루어진 다층 리드 프레임에 관한 것이다.
반도체 리드 프레임은 반도체 칩(chip)과 함께 반도체 패키지(package)를 이루는 핵심 구성요소의 하나로서, 반도체 패키지를 외부와 연결해주는 도선(lead)의 역할과 반도체 칩을 지지해주는 지지체(frame)의 역할을 한다. 이러한 반도체 리드 프레임은 통상적으로 스탬핑(stamping) 방식 또는 에칭(etching) 방식에 의해 의해 제조된다.
스탬핑 방식은 순차적으로 이송되는 프레스 금형장치를 이용하여 박판의 소재를 소정 형상으로 타발하여 제조하는 방법으로서, 이는 리드 프레임을 대량생산하는 경우에 주로 적용된다. 한편, 에칭 방식은 화학약품을 이용하여 소재의 일정 부위를 부식 제거함으로서 제품을 형성하는 화학적 식각방법으로서, 이는 리드 프레임을 소량생산하는 경우에 주로 적용되는 제조방법이다.
도 1은 통상적인 리드 프레임의 평면도이다.
도면을 참조하면, 리드 프레임 유니트(11)는 다이 패드(12)와, 이너 리드(15) 및 아우터 리드(16)를 구비한다. 다이 패드(12)에는 반도체 칩(미도시)이 그 위에 지지된다. 다이 패드(12)는 타이 바(tie bar,13)에 의해 레일(18)에 연결되어 반도체 칩(미도시)을 지지하는 기능을 가진다. 또한 이너 리드(15)와 아우터 리드(16) 사이에는 각 리드의 간격을 유지하고,지지하는 댐바(17)가 형성되는데, 반도체 팩키지 조립이 완료되면 타이 바(tie bar,13)와 레일(18)과 댐바(17)는 제거된다.
이와 같은 구조를 가지는 반도체 리드 프레임은 반도체의 다른 부품, 예를 들면 기억소자인 칩등과의 조립과정(assembly process)을 거쳐 반도체 패키지를 이루게 된다. 반도체 조립 과정에는 다이 부착 공정, 와이어 본딩 공정, 몰딩 공정이 포함된다. 다이 부착 공정은 반도체 칩(다이)을 리드 프레임의 패드에 부착시키는 공정이며, 와이어 본딩 공정은 반도체 칩의 단자부와 리드 프레임의 이너 리드(inner lead)부를 금 또는 알루미늄 세선으로 접합하여 연결하는 공정이며, 몰딩 공정은 열경화성 수지 등의 절연체로 칩과 와이어 및 이너 리드 부분을 밀봉시키는 공정이다.
상기 반도체의 조립 공정 중 다이 부착 공정에서 반도체 칩과의 접착력을 좋게 하고, 와이어 본딩 공정에서 이너 리드의 와이어 본딩성을 개선하기 위하여, 다이 패드부(12)와 이너 리드부(15)에 소정 특성을 갖는 금속 소재를 도포하는 경우가 많으며, 또한 몰딩 공정 후, 몰딩부 외부에 노출되는 아우터 리드부(16)가 기판실장시 납땜이 잘 되도록, 납젖음성을 향상하기 위해 아우터 리드의 소정 부위에 주석과 납의 합금(Sn-Pb)으로 된 솔더링 기초 도금을 행한다. 그러나 상기 솔더링 기초 도금 과정이 번거롭고, 노출된 납 및 납 도금 용액에 의한 환경 문제가 야기될 뿐만 아니라, 솔더링 기초 도금 과정에서 리드 프레임 표면과 에폭시 몰딩사이로 도금액이 침투하여 반도체 칩 불량을 야기하는 경우가 빈번히 발생하고, 도금층의 불균일을 제거하기 위한 추가 공정이 필요하다.
이러한 문제점을 해결하기 위하여 제안된 것이 선도금 프레임(pre-plated frame, PPF) 방법이다. 이러한 방법은 반도체 조립 공정전에 납 젖음성(solder wettability)이 양호한 소재를 리드 프레임 상면에 미리 도금을 행하는 것이다. PPF 도금으로는, 금속 소재 기판 위에 중간층으로서 니켈(Ni)층을 도포하고, 상기 니켈(Ni)층위에 최외곽층으로 납 젖음성이 양호한 금(Au) 또는 은(Ag) 또는 팔라듐(Pd) 등을 중간층 상에 전면 또는 부분적으로 도포한 구조의 리드 프레임이 사용되고 있다.
도 2에 도시된 것은 종래 기술의 일예로 일본 특허 제 1501723 호에 나타난 리드 프레임 도금층에 대한 개략적인 단면도이다.
도면을 참조하면, 구리를 주성분으로 하는 기저 금속(21)의 상층부에 니켈 도금층(22)이 전면적으로 형성되고, 상기 니켈 도금층(22)의 직상부에 팔라듐 도금층(23)이 전면적으로 형성된 것을 알 수 있다. 즉, 기저 금속(21)의 상층부에 니켈과 팔라듐이 차례로 전면 도금되는 것이다.
위와 같이 도금층 구조에서 최외각층으로 팔라듐을 도금한 리드 프레임은 종래의 금속기판 상에 금 또는 은을 도금하는 것에 비해 반도체 조립공정에서의 환경 친화적이고 몰딩 후의 후 도금 공정을 생략 가능하여, 반도체 조립 공정이 단순하다는 장점을 가지고 있다. 그러나 팔라듐으로 형성된 층(23)은 그 자체로는 조직의 치밀성으로 하지층의 산화를 효과적으로 방지하는 역할을 하여 와이어 본딩성과 납땜성이 우수하지만, 열에 의해 팔라듐 화합물을 형성하여 납땜성을 저하시키는 단점과 특히 도금시에 수소를 흡착할 경우에 도금면이 경해져서 충격에 약해지는 문제점이 있고, 하지층의 도금 상태에 따라 그 표면 조도가 크게 달라지고 이로 인한 하지층의 확산과 산화가 발생하기 쉽다. 이러한 단점은 반도체 조립 공정에서 가해지는 칩을 패드에 부착시키는 공정, 와이어 본딩 공정 및 몰딩 공정 등에 의한 열에 의해 팔라듐층상의 도금 상태에 따라 하지층의 확산 및 팔라듐의 산화가 쉽게 일어나고 팔라듐 도금층 자체의 물성 저하로 인해 와이어 본딩성 및 납땜성을 저하시키게 된다. 따라서 조립 수율을 저하시키고, 상대적으로 공정 관리가 어렵게 되는 문제점이 있다.
도 3에 도시된 것은 종래 기술의 다른 예에 따른 리드 프레임의 도금층에 대한 개략적인 단면도이다.
도면을 참조하면, 이것은 구리를 주성분으로 하는 기저 금속(31)의 상층부에 니켈 도금층(32), 팔라듐 도금층(33), 금 도금층(34)이 차례로 도금되는 것이다. 이러한 구조는 최상층부의 금 도금층(34)을 제외하고는 근본적으로 도 2에 도시된 구조와 동일하다.
위와 같은 예는 팔라듐 도금층이 반도체 공정의 열적 공정을 거치면서 그 표면이 산화가 되어, 반도체 조립후에 실시하는 기판 실장시의 납땜성을 매우 저하시키는 결과를 가져오는 것을 방지하기 위하여 팔라듐 도금층 상부에 금도금층을 형성하여 팔라듐의 산화를 방지함으로써 종래의 납땜성 문제를 해결하고자 하는 것이다. 그러나 통상적으로 팔라듐 도금층상에 금 도금층을 형성한다고 하여도 통상의 도금 공정에서는 팔라듐 도금층의 표면 균일화가 어렵고 또한 그 도금 표면의 상태에 따라서 도금 효과가 좌우되므로 팔라듐의 산화를 방지하기 위하여 통상적으로 최소한 0.3마이크로인치 두께로 금도금층을 형성하게 된다. 그러나 이러한 점이 반도체 조립에 있어서의 EMC 수지 몰딩에 부정적인 영향을 가져오게 된다. 일반적으로 EMC 수지 몰딩에 있어서 순수한 금속이나 합금의 표면과의 친화성이 떨어지고 있는데, 팔라듐에 비해서 금은 내산화성이 크므로 표면이 팔라듐 산화 방지층으로 금도금층이 형성되어 있을때에는 종래의 팔라듐층이 열적 이력에 의한 산화층을 형성한 후에 실시되는 EMC 몰드 접착성이 저하된다. 또한 귀금속인 금을 전면에 두껍게 도금하게 되므로 원가 상승의 원인이 되기도 한다. 또한 팔라듐의 산화 방지층으로써의 금도금층으로 인해 반도체 칩의 다이 부착시에도 상대적으로 은 에폭시 접착력을 감소시키게 된다. 또한 상기의 문제점으로 인해 부분 도금으로 아우터 리드 부문만을 금도금하는 것이 제시가 되었지만, 마스크를 통한 도금을 실시하게 되므로 생산성을 떨어뜨리고 원가 상승 등의 문제로 중간 팔라듐 도금층 전면에 팔라듐 산화방지층으로 금도금층을 형성을 하게 된다.
본 발명은 위와 같은 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의목적은 개선된 단층 구조를 가지는 반도체 장치용 리드 프레임을 제공하는 것이다.
본 발명의 다른 목적은 와이어 본딩성, 납땜성 및, EMC 접착성이 향상되고 제조 원가가 절감된 반도체 장치용 리드 프레임을 제공하는 것이다.
도 1은 통상적인 리드 프레임의 구조를 나타내는 개략적인 평면도이다.
도 2는 종래 기술의 일 예에 따른 리드 프레임의 단층 구조를 나타내는 개략적인 단면도이다.
도 3은 종래 기술의 다른 예에 따른 리드 프레임의 단층 구조를 나타내는 개략적인 단면도이다.
도 4는 본 발명에 따른 리드 프레임의 표면 구조를 나타내는 개략적인 사시 단면도이다.
도 5는 납땜성과 와이어 본딩성에 관련하여 본 발명에 따른 리드 프레임을 다른 비교재와 비교하여 나타낸 그래프.
도 6은 EMC 접착력과 관련하여 본 발명에 따른 리드 프레임을 다른 비교재와 비교하여 나타낸 그래프.
< 도면의 주요부분에 대한 부호의 설명 >
11. 리드 프레임 유니트 12. 패드
13. 타이바 15. 이너 리드
16.아우터 리드 18. 레일
21.31.41. 기저 금속 22.32.42. 니켈 도금층
23.33.43. 팔라듐 도금층 34. 금 도금층
44. 금 또는 금 합금 도금부
상기 목적을 달성하기 위하여, 본 발명에 따르면, 구리 재료의 기판 소재, 상기 기판 소재의 직상층에 형성된 니켈 도금층, 상기 니켈 도금층의 직상층에 형성된 팔라듐 도금층 및, 상기 팔라듐 도금층상에 형성되며, 상기 팔라듐 도금층 표면의 일부가 노출되고 극히 미세한 두께를 가지고 금 또는 금 합금이 상기 팔라듐 도금층상에 부분적으로 형성된 다층 도금 리드 프레임이 제공된다.
본 발명의 일 특징에 따르면, 상기 금 또는 금 합금 도금부의 형성은 고속펄스 전류 인가법, 스퍼터링, 증기증착법 등으로 형성된다.
본 발명의 다른 특징에 따르면, 상기 팔라듐 도금층의 평활성을 좋게하기 위해서 상기 팔라듐 도금층은 고속 펄스 전류 인가법에 의해 형성됨이 바람직하다.
이하 본 발명을 첨부된 도면에 도시된 일 실시예를 참고로 보다 상세히 설명하기로 한다.
도 4에는 본 발명에 따른 다층 도금 구조를 가지는 리드 프레임의 개략적인 단층 구조가 도시되어 있다.
도면을 참조하면, 본 발명에 따른 리드 프레임은 구리를 주성분으로 하는 기저 금속(41)의 상층부에 니켈 도금층(42)이 전면적으로 형성되고, 상기 니켈 도금층(42)의 직상부에 팔라듐 도금층(43)이 다시 전면적으로 형성된 것을 알 수 있다.
본 발명에 특징에 따르면, 상기 팔라듐 도금층(43)의 표면에는 금 또는 금의 합금이 상기 팔라듐 도금층(43)의 표면에 부분적으로 수개의 원자두께 정도의 미세한 두께로 부분 도금된다. 이처럼 극히 미세한 두께의 금 또는 금 합금 도금부를 팔라듐 도금층상에 부분적으로 형성하게 되면, 리드 프레임의 전체 표면에서 보면 팔라듐 도금층(43)의 일부와 금 또는 금 합금 도금부(44)가 각각의 도금층이 동일층상에 공존하게 된다. 즉, 리드 프레임의 최외각 층 표면에는 팔라듐 도금층(43)과 금 또는 금 합금 도금부(44)가 서로 합금으로 형성된 상태가 아니면서도 함께 존재하는 효과를 얻게 되는 것이다. 또한 상기 금 또는 금 합금 도금부(44)는 리드 프레임의 표면에 전면에 걸쳐 부분적으로 형성됨이 바람직하다.
팔라듐 도금층(43)은 반도체 조립 공정의 열에 의해 팔라듐 도금층상에 부분적으로 형성된 금 또는 금 합금부 이외의 표면에서 팔라듐 산화물이 도금 표면에 형성되어 은(Ag) 에폭시나 반도체 팩키지용 EMC 몰드에 대하여 접착성이 우수함으로써 반도체 장치의 내구성을 극대화시키게 된다. 또한 하부의 니켈 도금층(42)을 열로부터 보호하게 된다. 상기 팔라듐 도금층(43)은 상기 금도금부(44)의 효과를 극대화 하고 도금시의 수소 공석에 의하여 결함 요소를 최소화하기 위해서 고속 펄스 인가법을 적용하여 팔라듐 도금층(43)을 형성하는 것이 바람직하며, 이렇게 함으로써 팔라듐 도금층(43)의 물성과 금도금부(44)의 기능이 극대화될 수 있다. 위의 펄스 전류 인가법에 의한 도금층의 형성은 본 출원인의 다른 특허 출원 제 98-13927 호에 개시되어 있다.
금 또는 금 합금 도금부(44)는 위에서 설명한 바와 같이 극박막으로 부분 도금하게 되며, 이로 인해 리드 프레임의 표면에는 금 또는 금 합금 도금부(44)와 팔라듐 도금층(43)이 공존하게 된다. 따라서 금 또는 금 도금부(44)는 금의 본래의 우수한 와이어 본딩성을 가짐과 동시에 팔라듐 표면에 국부적으로 형성이 되어 금의 내산화성으로 인한 팔라듐 도금층 산화 발생 비율을 감소시켜 초기 반도체 조립공정에서 칩을 패드에 부착시키는 초기 열공정에 의한 팔라듐 산화물에 의한 팔라듐층의 와이어 본딩성 저하를 방지하여 코인부(conined portion)의 우수한 와이어 본딩성을 가지게 된다. 이는 팔라듐 도금층(43)에 대하여 초기 열에 의하여 쉽게 산화되는 도금 표면에 금 또는 금 합금 부분 도금이 선행되어 있어서 칩을 부착시키는 초기 열 공정에서 열에 의한 팔라듐의 산화가 발생하는 부분이 제한되어 와이어 본딩시 통상 금소재의 와이어와 동일 소재의 금과 팔라듐에 본딩되어 본딩 효과를 증대시킨다. 그리고 후기 열공정에 의한 팔라듐층의 산화는 EMC 접착력 및 Ag 에폭시의 접착력 향상을 가져온다. 그리고 본래 납땜성이 우수한 팔라듐이 부분적으로 형성된 금도금부에 의해 보호가 되어 반도체장치의 표면실장시의 우수한 납땜성을 가지게 된다.
또한 금 또는 금 합금을 미세한 두께로 도금하므로 귀금속인 금의 소모를 줄일 수 있어서 제조 원가의 절감을 기대할 수 있다.
본 발명에 따른 다층 도금 구조를 가지는 리드 프레임은 금 또는 금 합금의 도금층이 가지는 장점과 팔라듐 도금층이 가지는 장점을 공존시킬 수 있으며, 따라서 리드 프레임의 긍국적인 품질 목표인 와이어 본딩성, 납땜성 및, EMC 접착성이향상된다는 장점이 있다. 또한 제조 원가도 절감될 수 있다. 이와 같은 점은 본 발명에 따라 제조된 다층 도금 리드 프레임과 종래 기술에 따른 다층 도금 리드 프레임의 와이어 본딩성, 납땜성 및, EMC 접착성을 비교한 다음의 실시예를 통해서도 알 수 있다.
<실시예 1>
다층 도금 리드 프레임의 와이어 본딩성과 납땜성을 실험하는데 있어서, 본 발명에 따른 다층 도금 리드 프레임은 구리소재의 금속기판상에 니켈/팔라듐 도금층을 각각 30/0.8마이크로인치의 두께로 형성하고 그 위에 약 0.03마이크로인치의 금도금부가 부분적으로 형성된 시편을 사용하였다. 상기의 금도금부의 두께는 금의 도금량에 의한 간접적인 방법에 의하여 측정된다. 한편 비교가 되는 제 1 비교재는 통상적인 PPF 리드 프레임의 상부에 금 도금부가 0.3마이크로인치의 두께로 형성된 시편(PPF+Au(0.3u"))이며, 제 2 비교재는 니켈/팔라듐 도금층이 각각 30/1.0마이크로인치의 두께로 형성된 개량된 시편(micro PPF)이었다.
그리고 납땜성의 테스트 조건은 오븐에서 섭씨275도로 1시간 동안 큐어링하고, 다시 섭씨175도로 2시간동안 큐어링한 후에, 증기로써 섭씨95도로 8시간동안 에이징(aging)시킨 후에 실시하였다. 한편, 와이어 본딩을 위한 테스트 조건은 본딩에 사용된 금 와이어의 직경이 1mil이며, 칩부위와 인너리드에서의 본딩 파워(power)와 본딩 힘(force)은 각각 90mW, 100mN 및 90mW, 100mN 이고, 와이어 본딩을 수행한 온도는 섭씨215도이다. 그리고 칩부위와 인너리드에서의 본딩시간은 각각 15msec와 20msec이다.
상기 조건에서 본딩된 와이어를 리드 프레임의 인너리드와 칩의 본딩부 중간지점에서 당겨 파단강도를 측정한 결과 및, 아우터 리드 부분을 섭씨 245도의 R 플럭스(flux)에 5초 동안 담구었다가 꺼낸후에 플럭스가 아우터 리드 부분에 몇 퍼센트가량 잔류하는가를 측정한 결과가 도 5에 도시되어 있다.
도 5를 참조하면, 막대 그래프로 표시된 것은 납땜성을 나타내며, 선으로 나타낸 것은 와이어 본딩성을 나타낸다. 또한 본 발명에 따른 다층 도금 리드 프레임은 우측으로부터 세번째의 막대 그래프 및 선으로 나타나 있다. 제 1 비교재는 60%의 납땜성과 2.69g의 와이어 본딩 강도를 나타내고, 제 2 비교재는 80%의 납땜성과 2.69g의 와이어 본딩 강도를 나타내는 반면에, 본 발명에 따른 리드 프레임은 100%의 납땜성과 5.91g의 와이어 본딩 강도를 나타낸다.
<실시예 2>
한편, 다층 도금 리드 프레임의 EMC 접착력을 실험하는데 있어서는 본 발명에 따른 다층 도금 리드 프레임과 2가지 종류의 각기 다른 도금층을 가진 리드 프레임을 상용으로 시판이 되는 두가지의 EMC 수지(모델명:SL7300/T16BC)에 대하여 실험하였다. 그러한 실험 결과는 표 1 및 도 6에 도시되어 있다.
구 분 조 건 SL7300 T16BC
제 1 비교재 Ni/Pd 12.57 25.70
본 발명 Ni/Pd/Pd-Au 22.40 30.63
제 2 비교재 Ni/Pd/Au 7.60 19.05
위의 표에 있어서, 제 1 비교재, 본 발명의 시편 및, 제 2 비교재는 와이어본딩성 및 납땜성에 관한 실험예에서의 제 2 비교재이다. 위의 표 및, 도 6에서 알수 있는 바와 같이, 본 발명에 따른 다층 도금 리드 프레임은 다른 도금층에 비교하여 탁월한 접착력을 나타내는 것을 알 수 있다. 접착력의 단위는 Kgf 이다.
<실시예 3>
실시예 3은 최근에 반도체 팩키지에 있어서 리드간 피치가 극히 작아지고 또한 칩사이즈도 작아짐에 따라 와이어 본딩을 수행하는 캐필러리(capillary)의 사이즈도 줄어서 통상 캐필러리의 직경이 100마이크로미터 이하 (보틀 넥(Bottle neck)이라고 지칭된다)인 경우에 해당하는 예이다. 이처럼 캐필러리 직경이 줄어드는 것은 칩사이즈의 축소에 따른 이유이고, 그에 따라 와이어 본딩시 가해지는 파워(power)나 힘(force)이 종래보다 현저히 작아지므로, 칩패드와 리드프레임의 본딩부에서의 와이어 본딩성의 성능의 향상이 있어야 한다. 실시예3에서 사용된 캐필러리는 80마이크로미터이고, 본 발명의 다층 도금 리이드 프레임은 최외각 팔라듐층의 도금두께를 1.0 마이크로인치로 하여 상기 팔라듐층상에 금도금부를 상기한 방법에 의해 실시한것이다. 이에 반해서 비교재는 최외각 팔라듐도금부를 1.2마이크로인치로 형성한 것을 사용하였다. 본딩에 사용된 와이어의 직경은 0.8mil이고 본딩시 온도는 200/220도씨 파워(Power)는 60/80mw, 힘(Force)은 60/80mN, 시간(Time)은 20/15msec로 설정하였다. 그리고 그 실험결과는 표2에 나타난 바와 같고, 모드4는 풀 테스트(pull test)에서의 결과이다. 그리고 상기 실험에서의 양호한 본딩성의 기댓값은 최소 3g 이었다. 전체 단위는 그램(g)이다.
본 발명은 첨부된 상기한 실시예들을 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예들이 가능하다는 점을 이해할 수 있을 것이다. 따라서 본 발명의 진정한 범위는 첨부된 청구 범위에 의해서만 정해져야 할 것이다.

Claims (3)

  1. 금속기판 소재,
    상기 금속기판 소재의 상면에 형성된 니켈 도금층,
    상기 니켈 도금층의 상면에 형성된 팔라듐 도금층 및,
    상기 팔라듐 도금층상에 형성되며, 상기 팔라듐 도금층 표면의 일부가 노출되도록 상기 팔라듐 도금층 표면에 부분적으로 형성된 금 또는 금합금 도금부가 형성된 반도체 장치용 리드 프레임.
  2. 제1항에 있어서, 상기 금 또는 금 합금 도금부의 두께는 0.03 마이크로인치 이하인 것을 특징으로 하는 반도체 장치용 리드 프레임.
  3. 제1항에 있어서, 상기 팔라듐 도금층은 고속 펄스 전류 인가법에 의해 형성된 것을 특징으로 하는 반도체 장치용 리드 프레임.
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