JPH10313087A - 電子部品用リード材 - Google Patents

電子部品用リード材

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JPH10313087A
JPH10313087A JP12241297A JP12241297A JPH10313087A JP H10313087 A JPH10313087 A JP H10313087A JP 12241297 A JP12241297 A JP 12241297A JP 12241297 A JP12241297 A JP 12241297A JP H10313087 A JPH10313087 A JP H10313087A
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alloy
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Mitsuo Mori
森  光男
Toshio Tani
俊夫 谷
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Furukawa Electric Co Ltd
Furukawa Precision Engineering Co Ltd
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Furukawa Electric Co Ltd
Furukawa Precision Engineering Co Ltd
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Abstract

(57)【要約】 【課題】 ワイヤーボンディング性、はんだ付け性及び
耐食性に優れた電子部品用リード材を提供する。 【解決手段】 基材表面の少なくとも一部に厚さ0.0
6〜2.0μmのCr又はCr合金層を有し、さらに前
記Cr又はCr合金層上に厚さ0.01〜1.0μmの
Pd又はPd合金層を有する電子部品用リード材。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、はんだ付けが可能
な半導体チップ実装用リードフレーム及びコンデンサ、
コネクター、スイッチなどの電子部品に使用されるリー
ド材に関する。
【0002】
【従来の技術】例えばトランジスタやIC等の電子部品
を実装するためのリードフレームは、図1にその平面図
を示すように、半導体チップを搭載するダイパット1の
周辺に複数本のインナーリード2が互いに離隔して配置
され、このインナーリード2はタイバー部3を介してア
ウターリード4と連結して構成されている。このリード
フレームには、通常Cu合金や42アロイ(Fe−42
wt%Ni合金)からなる条材や板材が用いられ、これ
らをプレス又はエッチングにより、図1に示した形状の
リードフレーム本体に加工する。前記リードフレームの
ダイパット1及びインナーリード2には、ワイヤーボン
ディング性を高めるため、通常Ag等の貴金属を3〜5
μmの厚さにスポットめっきする。このリードフレーム
ヘの半導体チップの実装は、次のようにして行われる。
即ち、図2に示すように、まず、ダイパットlの上に、
Agペースト5を用いて半導体チップ6をダイボンディ
ングする。次に、この半導体チップ6上にある電極パッ
ド7とインナーリード2とを金、アルミ等からなるワイ
ヤー8によってワイヤーボンディングして電気的に接続
する。次に、前記ボンディングした箇所の全体をエポキ
シ樹脂9で封止する。次いでタイバー3を切断し、切断
部分のバリを除去したのち、アウターリード4を直角に
曲げ、曲げた先をプリント配線基盤の配線に各々はんだ
付けして半導体素子を組み立てる。ところで、前記のア
ウターリード4へのはんだ(Sn−10wt%Pb)め
っきは、溶融めっき又は電気めっきにより行われるた
め、電子部品が熱やめっき液に晒されて劣化し、その信
頼性が低下するという問題点があった。さらに、近年環
境保護の観点から鉛の有害性が問題視されてきており、
Pbフリー化の必要性が生じてきた。このようなことか
ら、リードフレーム全面に下地Niめっきを施した後、
Pdめっき層を形成したリードフレーム(特公昭63−
49382号)が提案された。本来、Pdは大気中で安
定で酸化しにくいため、ワイヤーボンディング性、はん
だ付け性、樹脂封止の密着性等が良好に保持され、パッ
ド部とインナーリードへのAgのスポットめっきやアウ
ターリードヘのはんだめっきが不要になる等の効果が期
待された。
【0003】しかし、このPd層に対して、組立工程時
に加わる熱履歴により、基材のCuが下地Ni層を通し
て拡散・酸化を起こし、はんだ付け性が低下するという
問題があった。さらに、実装後の使用時あるいは輸送時
や保管時に下地Niめっき皮膜中のピンホールを通じて
PdとCuの間でガルバニック腐食が生じるという問題
もあった。これらの問題を解決するため、Pd層の上に
厚さが数十オングストロームのAuをフラッシュめっき
する方法が提案された(特開平4−115558号)。
しかし、この方法では、基材のCuおよび下地Ni層の
表面への拡散・酸化に対しては、数十オングストローム
のめっき厚では効果は十分ではなく、耐食性の面でもあ
まり有効ではなかった。
【0004】
【発明が解決しようとする課題】したがって本発明は、
ワイヤーボンディング性、はんだ付け性及び耐食性に優
れた電子部品用リード材を提供することを目的とする。
【0005】
【課題を解決するための手段】上記目的は以下の発明に
より達成された。 (1)基材表面の少なくとも一部に厚さ0.06〜2.
0μmのCr又はCr合金層を有し、さらに前記Cr又
はCr合金層上に厚さ0.01〜1.0μmのPd又は
Pd合金層を有することを特徴とする電子部品用リード
材。 (2)基材表面の少なくとも一部に厚さ3.0μm以下
のNi又はNi合金からなる下地層を有し、前記下地層
の上に厚さ0.06〜2.0μmのCr又はCr合金層
を有し、さらに前記Cr又はCr合金層上に厚さ0.0
1〜1.0μmのPd又はPd合金層を有することを特
徴とする電子部品用リード材。 (3)Pd又はPd合金層上の最表面に厚さ0.001
〜0.1μmのAu層を有することを特徴とする(1)
又は(2)項記載の電子部品用リード材。 (4)基材表面の少なくともボンディングエリアとはん
だ付け部にCr又はCr合金層及びPd又はPd合金層
を有する(1)、(2)又は(3)項記載の電子部品用
リード材。
【0006】
【発明の実施の形態】本発明のリード材の基材となる金
属は通常、Cu又はCu合金であるが、これに制限され
るものではなく、他の材料、例えばFe−Ni合金など
でもよい。本発明において、上記基材の表面に形成され
るCr又はCr合金層は、組立工程中に加わる熱履歴に
よる、基材のCu等の表面への拡散・酸化を防止する役
割を果たす。またCr自体は比較的卑な電位を持つが、
通常大気中では表面に不動態皮膜を形成しており、貴の
金属と同様の働きをするので、耐食性が向上する。Cr
又はCr合金層だけでも十分にこれらの効果が期待でき
るが、本発明ではさらに基材上に下地層としてNi又は
Ni合金層を形成しておいてもよい。これによりさらに
耐食性、基材のCu等の拡散防止を改善することが可能
である。Niは耐食性の改善および基材のCu等の拡散
抑制について重要な働きをする。しかし従来は、Ni又
はNi合金層を形成することで逆にNiが表面に拡散
し、酸化物を形成してはんだ付け性を著しく低下させる
とともに、Niの酸化物が安定であるため、除去するの
が非常に困難となるという問題を生じていた。このNi
の拡散を防止するのにCr又はCr合金は非常に効果的
であり、この点からもCr又はCr合金層をNi又はN
i合金下地層とPd又はPd合金層の間に形成した本発
明のリード材は、従来用いられている下地にNi層、表
面にPd層を有するリード材よりも優れた特性を示す。
【0007】本発明のリード材のCr又はCr合金層は
厚さ0.06〜2.0μm、好ましくは0.06〜1.
0μmである。Cr又はCr合金層の厚さが0.06μ
m未満では、半導体の組立工程の高温加熱下での基材の
Cu等又は下地層のNiの拡散防止および耐食性の向上
が十分でなく、Cr又はCr合金層のピンホールを通し
てCuなどがPd層に拡散し、腐食を起こす。また、そ
の厚さが2.0μmを越えると、これらの効果が飽和す
るとともにアウターリード曲げ部においてCrの割れが
発生する。また2.0μmを越えるとCr自体にクラッ
クが発生し十分に効果が発揮されない。Cr合金は特に
制限はなく、例えば通常用いられているCr−Mo合金
などを用いることができる。また、本発明における下地
層としてのNi又はNi合金層は厚さ3.0μm以下で
ある。Ni又はNi合金層の厚さが3.0μmを越える
と基材のCu等の拡散防止および耐食性の向上といった
効果が飽和するとともにアウターリード曲げ部において
クラックが発生する。Ni合金については特に制限はな
く、通常用いられているNi−Sn合金などを使用する
ことができる。
【0008】本発明においてPd又はPd合金層は、半
導体チップの接合性、ワイヤボンディング性、はんだ付
け性を確保する役割を果たす。また、本発明においてP
d又はPd合金層上の最表面に形成することができるA
u層は、Pd自体の酸化を抑制し、はんだ付け性の耐熱
性を向上させる、即ち熱履歴によるはんだ付け性の低下
を防止すると同時に、ワイヤーボンディング性を改善す
る。本発明におけるPd又はPd合金層の厚さは0.0
1〜1.0μm、好ましくは0.05〜0.5μmであ
り、0.01μm未満では上記の特性を発揮することが
できず、1.0μmを越えると効果が飽和するとともに
コスト高となる。Pd合金としては、例えばPd−Au
合金などを用いることができる。本発明においてPd又
はPd合金層上の最表面にAu層を形成する場合、Au
層の厚さは0.001〜0.1μm、好ましくは0.0
03〜0.01μmである。0.001μm未満では上
記の特性を発揮できず、0.1μmを越えるとコスト面
から割高になってしまうためである。
【0009】本発明において上記のCr又はCr合金層
をはじめとする各層は、基材表面の少なくとも一部に形
成される。例えば本発明のリード材をリードフレーム等
に用いる場合、上記各層は少なくともボンディングエリ
ア、はんだ付け部などに形成されていることが好まし
く、本体全面に形成してもよい。上記各層の皮膜の形成
方法は、通常用いられる種々の方法を用いることができ
るが、皮膜の特性及び製造コストの面からは電気めっき
法が好ましい。また、Ni又はNi合金下地層形成の前
にCu又はCu合金基材と下地層との密着性改善のため
にCuなどのストライクめっき層を形成させるなど、層
構成を損なわない範囲で、各層間の密着性向上等のため
の処理を行ってもよい。
【0010】
【実施例】以下に本発明を実施例により詳細に説明す
る。なお、各層の皮膜は電気めっき法により形成した。
各めっき層の厚さは表1にまとめて示した。また、めっ
き液組成とめっき条件は表2に示した。 実施例1 Cu−0.3wt%Cr−0.25wt%Sn−0.2
wt%Zn合金条をプレス加工して、図1に示すリード
フレーム本体を得た。次にこのリードフレーム本体に電
解脱脂と酸洗処理を施した後、Cr層を形成させた。そ
の後、表面にPd層を形成した。
【0011】実施例2 Pd層の上にさらにAu層を形成した以外は実施例1と
同様にしてリードフレーム本体にめっき層を形成した。 実施例3 基材Cu合金条とCr合金層の間にNi層を形成した以
外は実施例1と同様にしてリードフレーム本体にめっき
層を形成した。
【0012】実施例4 Pd層の上にさらにAu層を形成した以外は実施例3と
同様にしてリードフレーム本体にめっき層を形成した。 実施例5 Cr層の替わりにCr−Mo合金層を形成した以外は実
施例1と同様にしてリードフレーム本体にめっき層を形
成した。
【0013】実施例6 Pd層の替わりにPd−Au合金層を形成した以外は実
施例1と同様にしてリードフレーム本体にめっき層を形
成した。 実施例7 Ni層の替わりにNi−Sn合金層を形成した以外は実
施例3と同様にしてリードフレーム本体にめっき層を形
成した。
【0014】従来例1 実施例3においてNi層とPd層の間にCr又はCr合
金層を形成せず2層構造とした以外は実施例1と同様に
してリードフレーム本体にめっき層を形成した。 従来例2 実施例4においてNi層とPd層の間にCr又はCr合
金層を形成せず3層構造とした以外は実施例2と同様に
してリードフレーム本体にめっき層を形成した。
【0015】比較例1、2 表1に示すようにNi、Pd、Crの各めっき厚を変え
た以外は実施例1と同様にしてリードフレーム本体にめ
っき層を形成した。
【0016】(試験例)実施例1〜7、従来例1及び
2、並びに比較例1及び2で得られたリードフレームに
ついて、はんだ付け性、ワイヤーボンディング性、曲げ
加工性、耐食性について以下に示す方法で試験を行い、
評価した。試験結果を表1に示す。 (1)ワイヤーボンディング性 ダイパット部に半導体チップをボンディングし、オート
ボンダーを用いて、Au線(φ30μm)を接合した
後、プルテストにより、ボンド間ループを引っ張ること
により行った。接合条件は、荷重50g、超音波出力
0.1Wであり、接合は大気中で行った。ワイヤーボン
ディング性の評価として、次式のワイヤー破断率を用い
た。 ワイヤー破断率(%)=(ワイヤー部において破断した
試験本数/全試験本数)×100 (2)はんだ付け性 めっきしたリードフレームをホットプレート上で300
℃又は430℃×3分間加熱後、230℃の共晶はんだ
溶融液中に5秒浸漬して、その時のはんだ濡れ時間を測
定して、はんだ付け性の評価とした。フラックスは非活
性ロジン系のものを用いた。
【0017】(3)曲げ加工性 アウターリード部分を半径0.2mmで90°曲げ加工
を行い、曲げ部分のクラックの発生の有無を顕微鏡観察
して曲げ加工性の評価とした。評価基準としては、クラ
ックの全くなかったものを◎、実用上問題のない程度の
微少クラックが少数発生したものを○、クラックが発生
し基材露出したものを×とした。 (4)耐食性 JIS Z 2371に準拠し、塩水噴霧試験により耐
食性の評価を行った。試験条件は5%NaCl、35℃
×24時間とし、試験後に目視による外観観察を行っ
た。評価基準としては、腐食生成物の発生が認められな
かったものを◎、わずかに認められたが実用上問題のな
い程度のものを○、部分的に発生しており実用上問題の
あるものを△、全面的に発生しており実用上問題のある
ものを×とした。
【0018】
【表1】
【0019】
【表2】
【0020】表1より明らかなように、実施例1〜7の
リードフレームは、いずれもワイヤーボンディング性、
はんだ付け性、曲げ加工性及び耐食性が良好であり、製
造コストも従来例のものとほぼ同程度であった。
【0021】
【発明の効果】以上述べたように、本発明のリード材
は、基材表面に特定の厚さのCr又はCr合金層とPd
又はPd合金層を有することにより、組立工程中のはん
だ付けを良好に行うことができ、ワイヤーボンディング
性、曲げ加工性、耐食性にも優れ、工業上顕著な効果を
発揮する。また、基材とCr又はCr合金の間の下地N
i又はNi合金層及び/又はPd又はPd合金層上の最
表面のAu層により、上記の特性のさらなる改善が可能
である。
【図面の簡単な説明】
【図1】リードフレーム本体の平面図である。
【図2】リードフレーム本体に半導体チップを実装した
状態を示す断面図である。
【符号の簡単な説明】
1 パッド部 2 インナーリード 3 タイバー 4 アウターリード 5 Agペースト 6 半導体チップ 7 電極パット 8 ボンディングワイヤー 9 封止樹脂

Claims (4)

    【特許請求の範囲】
  1. 【請求項1】 基材表面の少なくとも一部に厚さ0.0
    6〜2.0μmのCr又はCr合金層を有し、さらに前
    記Cr又はCr合金層上に厚さ0.01〜1.0μmの
    Pd又はPd合金層を有することを特徴とする電子部品
    用リード材。
  2. 【請求項2】 基材表面の少なくとも一部に厚さ3.0
    μm以下のNi又はNi合金からなる下地層を有し、前
    記下地層の上に厚さ0.06〜2.0μmのCr又はC
    r合金層を有し、さらに前記Cr又はCr合金層上に厚
    さ0.01〜1.0μmのPd又はPd合金層を有する
    ことを特徴とする電子部品用リード材。
  3. 【請求項3】 Pd又はPd合金層上の最表面に厚さ
    0.001〜0.1μmのAu層を有することを特徴と
    する請求項1又は2記載の電子部品用リード材。
  4. 【請求項4】 基材表面の少なくともボンディングエリ
    アとはんだ付け部にCr又はCr合金層及びPd又はP
    d合金層を有する請求項1、2又は3記載の電子部品用
    リード材。
JP12241297A 1997-05-13 1997-05-13 電子部品用リード材 Pending JPH10313087A (ja)

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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006083409A (ja) * 2004-09-14 2006-03-30 Shinei Hitec:Kk 鉄合金電子部品およびその表面処理方法
JP2006083410A (ja) * 2004-09-14 2006-03-30 Shinei Hitec:Kk 電子部品の製造方法
JP2007217798A (ja) * 2007-05-23 2007-08-30 Shinei Hitec:Kk コネクタ用接続端子の表面処理方法
JP2013230484A (ja) * 2012-04-27 2013-11-14 Fuji Electric Co Ltd 接合方法
JP2018125249A (ja) * 2017-02-03 2018-08-09 岩崎電気株式会社 ランプ

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006083409A (ja) * 2004-09-14 2006-03-30 Shinei Hitec:Kk 鉄合金電子部品およびその表面処理方法
JP2006083410A (ja) * 2004-09-14 2006-03-30 Shinei Hitec:Kk 電子部品の製造方法
JP2007217798A (ja) * 2007-05-23 2007-08-30 Shinei Hitec:Kk コネクタ用接続端子の表面処理方法
JP2013230484A (ja) * 2012-04-27 2013-11-14 Fuji Electric Co Ltd 接合方法
JP2018125249A (ja) * 2017-02-03 2018-08-09 岩崎電気株式会社 ランプ

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