KR101224935B1 - 반도체 장치용 리드프레임 - Google Patents

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Abstract

본 발명은 리드프레임 기재(基材)와 밀봉 수지의 열팽창 계수의 차이에 기인하는 반도체 장치의 결함 방지를 가능하게 하는 반도체 장치용 리드프레임을 제공하는 것을 과제로 한다.
본 발명의 반도체 장치용 리드프레임은 반도체 칩을 탑재하는 스테이지부, 스테이지부에 연결되는 이너 리드부, 이너 리드부에 연결되는 아우터 리드부를 갖는 반도체 장치용 리드프레임으로서, 리드프레임을 구성하는 기재(B) 위에 그 표면으로부터 차례로 형성한, (1) 니켈(Ni)층(1), (2) 팔라듐(Pd) 또는 팔라듐 합금층(2), (3) 주석(Sn) 또는 주석 합금층, 또는 아연(Zn) 또는 아연 합금층(3, 3a, 3b), 및 (4) 금(Au)층(4, 4a, 4b)을 갖는 반도체 장치용 리드프레임이다.
리드프레임, 기재, 이너 리드, 아우터 리드, 스테이지부

Description

반도체 장치용 리드프레임{LEADFRAME FOR SEMICONDUCTOR DEVICE}
도 1은 본 발명에 의한 반도체 장치용 리드프레임에서의 층 구성을 설명한 단면도.
도 2는 리드프레임과 밀봉 수지의 밀착 시험 결과를 나타낸 그래프.
도 3은 밀착 시험에서 사용한 시료(試料)를 설명한 사시도.
도 4는 땜납 확장 젖음성 시험의 결과를 나타낸 그래프.
도 5는 땜납 확장 젖음성 시험에서 사용한 시료를 설명한 사시도.
도 6은 리드프레임의 평면도.
도면의 주요 부분에 대한 부호의 설명
B : 기재(基材) 1 : Ni층
2 : Pd 또는 Pd 합금층
3, 3a, 3b : Sn 또는 Sn 합금층(Zn 또는 Zn 합금층)
4, 4a, 4b : Au층 10 : 리드프레임
12 : 아우터 리드(outer lead) 14 : 이너 리드(inner lead)
16 : 스테이지부(stage section)
본 발명은 반도체 장치용 리드프레임에 관한 것으로서, 보다 상세하게는 밀봉 수지와의 밀착성이 향상되고, 또한 양호한 땜납 젖음성도 겸비한 반도체 장치용 리드프레임에 관한 것이다.
반도체 장치용 리드프레임은 반도체 칩을 수지 재료에 의해 밀봉하여 리드프레임과 일체화하여 얻어지는 반도체 장치를 기판 등에 실장(實裝)하는데 사용된다. 일반적으로, 리드프레임은 반도체 칩을 탑재하는 스테이지부, 스테이지부에 연결되고, 반도체 칩의 전극에 와이어 본딩(wire bonding)에 의해 전기적으로 접속되는 이너 리드부(inner lead section), 이너 리드부에 연결되고, 반도체 장치를 기판 등에 실장하는 경우의 외부 접속 단자로 이루어지는 아우터 리드부(outer lead section) 등을 갖는다. 이러한 리드프레임에는 칩을 밀봉하는 수지 재료와의 밀착성이나, 실장 상대 기판 등에 대하여 땜납 등에 의해 접합할 때 아우터 리드의 양호한 접합성 등이 요구된다.
도 6은 반도체 장치용 리드프레임의 일례를 나타낸 평면도이다. 이 리드프레임(10)에서, 참조 부호 12는 아우터 리드, 참조 부호 14는 이너 리드, 참조 부호 16은 반도체 칩(도시 생략)이 탑재되는 칩 탑재부를 형성하는 스테이지부이며, 서포트바(support bar)(18)에 의해 레일(20, 20)에 접속되어 있다. 참조 부호 22는 댐바(dam bar)이다.
리드프레임(10)의 스테이지부(16)에 반도체 칩(도시 생략)이 탑재된다. 이 반도체 칩과 이너 리드(14)를 와이어에 의해 본딩 접속하고, 도 6의 파선(破線) 영 역 내의 반도체 칩, 와이어 및 이너 리드(14)를 수지에 의해 밀봉하여 반도체 장치가 완성된다. 이 반도체 장치를 기판 등에 실장하기 위해 일반적으로는 납땜이 이용되고 있으며, 최근에는 아우터 리드(12) 위에 미리 땜납 피막(皮膜)(「외장(外裝) 땜납 도금 피막」이라고도 함)을 형성한 리드프레임이 다용(多用)되고 있다.
외장 땜납 도금 피막을 실시하지 않고 반도체 장치의 기판에 대한 실장을 가능하게 하는 리드프레임으로서, 리드프레임을 위한 기재(基材) 위에 하지층의 니켈(Ni) 도금층, 팔라듐(Pd) 또는 Pd 합금 도금 피막 중간층, 금(Au) 도금 피막 또는 은(Ag) 도금 피막 표면층을 차례로 형성한 리드프레임(일반적으로 Pd-PPF(Palladium Pre-Plated Lead Frame)라고 함)이 알려져 있다(특허문헌 1 참조).
리드프레임 기재 위에 땜납 이외의 재료의 외장 도금을 실시한 반도체 장치용 리드프레임의 다른 종래 예로서, 특허문헌 2에는, 리드프레임의 기재 위에 Ni계 도금층을 갖고, 그 위의 적어도 이너 리드부 및 아우터 리드부에 Pd 또는 Pd 합금 도금층을 가지며, 그 위에 Au 도금층을 갖는 리드프레임이 개시되어 있다. 특허문헌 3에도 대략 동일한 도금을 실시한 리드프레임이 개시되어 있다. 특허문헌 4에는, 리드프레임의 기재 위에 Ni계 도금의 보호층과, Pd 또는 Pd 합금 도금의 중간층을 설치하고, 그 위에 Pd과 Au을 교대로 도금하여 최외층(最外層)으로 한 것이 개시되어 있다.
한편, 반도체 장치를 기판 등에 실장하는데 사용되는 땜납 재료로서는, 최근 환경 보호의 관점에서 납(Pb)을 포함하지 않는 땜납을 사용하는 것이 일반화되고 있다. 이러한 무연(lead-free) 땜납 재료로서 실용되고 있는 것은 주석-아연(Sn- Zn)계 땜납, 주석-은-구리(Sn-Ag-Cu)계 땜납 등이다.
[특허문헌 1] 일본국 공개특허평4-115558호 공보
[특허문헌 2] 일본국 공개특허평4-337657호 공보
[특허문헌 3] 일본국 공개특허평11-111909호 공보
[특허문헌 4] 일본국 공개특허2001-110971호 공보
리드프레임을 위한 기재 위에 Ni 도금층, Pd 또는 Pd 합금 도금층, Au 도금층을 차례로 형성한 지금까지의 리드프레임(소위 Au/Pd/Ni 리드프레임)에 반도체 칩을 탑재하고, 수지 재료에 의해 밀봉한 반도체 장치를 종래 널리 사용되어 온 주석-납 땜납 대신에 무연 땜납을 사용하여 실장할 경우, 사용하는 무연 땜납의 융점이 종래의 주석-납 땜납의 융점보다 높기 때문에, 땜납 리플로(reflow) 온도를 높게 할 필요가 있다. 예를 들어 최근 사용되게 된 Sn-Ag-Cu 땜납의 융점은 217℃이며, 그 리플로를 위해서는 240℃ 내지 250℃ 정도의 온도가 사용된다.
리플로 온도가 높아지면, 리드프레임 기재의 금속 재료와 밀봉 수지의 열팽창 계수의 차이에 의해, 리드프레임으로부터 밀봉 수지가 박리(剝離)되기 쉬워진다. 박리에 의해 생긴 틈에는, 밀봉 수지로서 일반적으로 사용되는 에폭시계 수지에 흡습성이 있기 때문에, 수분이 침입하기 쉬워지고, 그것이 나중의 열처리 시에 기화(氣化)되어, 밀봉 수지의 크랙(crack)이나 반도체 칩 파손(破損) 등의 중대한 결함의 원인이 된다.
본 발명의 과제는, 리드프레임 기재와 밀봉 수지의 열팽창 계수의 차이에 기 인하는 반도체 장치의 결함 방지를 가능하게 하는 반도체 장치용 리드프레임을 제공하는 것이다.
본 발명의 반도체 장치용 리드프레임은 반도체 칩을 탑재하는 스테이지부, 스테이지부에 연결되는 이너 리드부, 이너 리드부에 연결되는 아우터 리드부를 갖는 반도체 장치용 리드프레임으로서, 리드프레임을 구성하는 기재 위에 그 표면으로부터 차례로 형성한, (1) 니켈(Ni)층, (2) 팔라듐(Pd) 또는 팔라듐 합금층, (3) 주석(Sn) 또는 주석 합금층, 또는 아연(Zn) 또는 아연 합금층, 및 (4) 금(Au)층을 갖는 것을 특징으로 한다.
바람직하게는, (2)의 Pd 또는 Pd 합금층의 두께는 0.005㎛ 내지 0.05㎛, (3)의 Sn 또는 Sn 합금층, 또는 Zn 또는 Zn 합금층의 두께는 0.001㎛ 내지 0.05㎛, (4)의 Au층의 두께는 0.001㎛ 내지 0.1㎛이다.
(2)의 Pd 또는 Pd 합금층 위의 (3)의 Sn 또는 Sn 합금층, 또는 Zn 또는 Zn 합금층과 (4)의 Au층의 조합은 1세트일 수도 있고, 또는 복수 세트일 수도 있다. 이들 2개의 층의 조합을 1세트만 사용할 경우는, 상술한 (3)의 층과 (4)의 층 각각의 바람직한 두께는 각층의 두께에 상당한다. 한편, 복수 세트의 조합을 사용할 경우에는, (3)의 각층 두께의 합계와 (4)의 각층 두께의 합계가 각각 상술한 두께의 범위 내((3)의 층에서는 0.001㎛ 내지 0.05㎛, (4)의 층에서는 O.001㎛ 내지 O.1㎛)인 것이 바람직하다.
상기 (1) 내지 (4)의 층은 리드프레임을 구성하는 기재의 전면(全面)에 형성 할 수도 있고, 일부에만 형성할 수도 있다. 후자(後者)의 경우, (1) 내지 (4)의 층은 적어도 아우터 리드부에 형성된다.
본 발명의 반도체 장치용 리드 프레임에서의 전형적인 층 구조를 설명하는 도 1의 (a)의 단면도에 나타낸 바와 같이, 본 발명의 반도체 장치용 리드프레임에서는, 기재(B) 위에 그 표면으로부터 차례로 Ni층(1), Pd 또는 Pd 합금층(2), 양성(兩性) 금속 예를 들어 Sn 또는 Sn 합금층(Zn 또는 Zn 합금층)(3), Au층(4)이 형성되어 있다. 이 층 구조는 지금까지의 Pd-PPF(소위 Au/Pd/Ni 리드프레임)의 Au 표층(表層)의 Pd과의 중간층 사이에 Sn 또는 Sn 합금층(Zn 또는 Zn 합금층)을 배치한 것에 해당된다.
이와 같이, 본 발명의 리드프레임에서의 기재(B), Ni층(1), Pd 또는 Pd 합금층(2), Au층(4)은 종래의 Pd-PPF에서 사용되고 있는 것과 기본적으로 동일한 것이다.
구체적으로는, 기재(B)는 통상의 리드프레임에서 사용되는 재료 예를 들어 Cu 또는 Cu 합금, 또는 Fe-Ni 합금 등으로 제조할 수 있다.
기재(B) 위에 위치하는 Ni층(1)은 0.05㎛ 내지 3㎛의 두께로 형성할 수 있다. 0.05㎛ 미만의 두께에서는, Cu의 확산에 의해 실장 시의 땜납 젖음성을 확보하는 것이 어렵고, 3㎛를 초과하면, 아우터 리드 포밍(forming) 시에 도금에 크랙이 생겨 기재가 노출된다.
Ni층(1) 위의 Pd 또는 Pd 합금층(2)은 0.005㎛ 내지 0.05㎛ 범위의 두께로 형성할 수 있다. 0.005㎛ 미만의 두께에서는, Ni의 확산에 의해 실장 시의 땜납 젖음성 확보가 어렵고, 0.05㎛를 초과하면, 실장 시에 Pd이 땜납 중에 완전히 용융 확산될 수 없기 때문에 확장 젖음이 악화된다.
최상층의 Au층(4)은 0.001㎛ 내지 0.1㎛의 두께로 형성할 수 있다. 두께가 0.001㎛ 미만일 경우, Sn 및 Zn의 확산에 의해 실장 시의 땜납 젖음성 확보가 어렵고, 0.1㎛를 초과할 경우, 실장 시에 Au이 Sn과 합금층을 형성하여 접합 강도를 저하시킨다.
Pd 또는 Pd 합금층(2)과 Au층(4) 사이에 배치되는 층(3)은 Sn 또는 Sn 합금(Zn 또는 Zn 합금)으로 형성된다. 여기서의 「Sn 합금」은 Sn과 그 이외의 금속종(金屬種)의 합금을 의미하고, 「Zn 합금」은 Zn과 그 이외의 금속종의 합금을 의미한다. 예를 들어 Sn과 Zn의 합금(Sn-Zn 합금)은 양쪽의 카테고리에 포함되며, 본 발명에서 사용되는 Sn 합금 또는 Zn 합금으로서 적합한 합금 중의 하나이다.
Sn 또는 Sn 합금(Zn 또는 Zn 합금)층(3)의 두께는 0.001㎛ 내지 0.05㎛인 것이 바람직하다. 0.001㎛ 미만에서는, 리드프레임과 밀봉 수지의 열팽창 계수의 차이에 의한 밀착성 저하를 방지하는데 부족하고, 0.05㎛를 초과하면, 그 결함 방지 향상 효과가 포화(飽和)되며, 실장을 위한 땜납 리플로 시의 땜납의 확장 젖음성이 저해된다. 바람직하게는, Sn 또는 Sn 합금층(Zn 또는 Zn 합금층)(3)의 두께는 0.005㎛ 내지 0.05㎛의 범위이다.
층(1∼4)은 박막을 형성하는 임의의 방법에 의해 형성할 수 있다. 예를 들어 전해(電解) 도금, 무(無)전해 도금, 스퍼터링 등의 공지의 방법을 이용할 수 있다. 일반적으로 바람직한 것은 전해 도금법이다.
도 1의 (a)에 나타낸 본 발명에 의한 전형적인 층 구조의 리드프레임의 적합한 형태에서는, Cu 합금 또는 Fe-Ni 합금의 기재 위에 두께 0.5㎛의 Ni 하지층이 위치하고, 그 위에 두께 0.015㎛의 Pd 중간층이 위치하며, 그 위에 두께 0.01㎛의 Sn층과 최상층의 두께 0.007㎛의 Au층이 배치된다.
Sn 또는 Sn 합금(Zn 또는 Zn 합금)층(3)과 그 위의 Au층(4)의 조합은 1세트일 수도 있고, 또는 복수 세트일 수도 있다. 환언하면, Pd 또는 Pd 합금층(2) 위에 각각 복수의 Sn 또는 Sn 합금(Zn 또는 Zn 합금)층과 Au층을 교대로 형성할 수 있다. 복수의 Sn 또는 Sn 합금(Zn 또는 Zn 합금)층과 Au층을 구비한 리드프레임의 예를 도 1의 (b)에 나타낸다. 도 1의 (b)의 리드프레임에서는, Pd 또는 Pd 합금층(2) 위에 교대로 형성된 Sn 또는 Sn 합금(Zn 또는 Zn 합금)층(3a, 3b)과 Au층(4a, 4b)이 위치하고 있다. Sn 또는 Sn 합금(Zn 또는 Zn 합금)층과 그 위의 Au층의 조합을 복수 세트 사용하는 형태의 경우, Sn 또는 Sn 합금(Zn 또는 Zn 합금)층의 합계 두께는 0.001㎛ 내지 0.05㎛의 범위 내인 것이 바람직하다.
기재(B) 위의 층(도 1의 (a)의 형태에서는 층(1∼4), 도 1의 (b)의 형태에서는 층(1∼4b))은 기재(B)의 전면에 형성할 수도 있고, 일부에만 형성할 수도 있다. 후자의 경우, 이들은 적어도 아우터 리드부 또는 스테이지부에 형성된다.
도 2에 리드프레임과 밀봉 수지의 밀착 시험 결과를 나타낸다. 이 밀착 시험은 Cu 기재 위에 두께 1㎛의 Ni층, 두께 0.01㎛의 Pd층, Sn층, 두께 0.007㎛의 Au층을 도금법에 의해 차례로 형성한 테스트 리드프레임 시료를 사용하여 행하였다. Sn층의 두께는 O.005㎛ 내지 0.1㎛의 사이에서 변화시켰다. 밀봉 수지로서 CEL9200(Hitachi Chemical Co., Ltd. 제조)을 사용했다. 테스트 리드프레임의 전처리로서, 175℃에서 1시간의 열처리(리드프레임에 칩을 탑재하는데 사용하는 다이본딩(die-bonding)용 접착제의 경화(硬化) 조건을 의태(擬態))와, 그 후의 240℃에서 1분간의 열처리(핫플레이트(hot plate) 위에서의 와이어 본딩 시의 가열 조건을 의태)를 행하였다. 도 3에 나타낸 바와 같이, 전처리를 실시한 테스트 리드프레임(31) 위에 밀봉 수지(32)의 원뿔대(저면(底面)의 직경 3.568㎜, 상면의 직경 3㎜, 높이 3㎜)를 형성하고, 화살표 F로 나타낸 바와 같이 리드프레임 표면과 평행한 전단력(剪斷力)을 작용시켜, 리드프레임(31)으로부터 수지(32)가 박리될 때의 전단 강도를 측정했다. 측정은 수지의 원뿔대 성형 후와, 성형에 이어서 300℃에서 10초간 가열(반도체 장치 실장 시의 땜납 리플로 조건을 의태)한 후에 시료마다 행하였다.
도 4에 리드프레임 위의 땜납 확장 젖음 시험의 결과를 나타낸다. 이 땜납 확장 젖음 시험은, 상술한 밀착 시험에서 사용한 것과 동일한 테스트 리드프레임 시료를 사용하여 행하였다. 테스트 리드프레임 위에 배치한 메탈 마스크의 구멍에 땜납 페이스트를 충전하고 나서 메탈 마스크를 제거함으로써, 도 5에 나타낸 바와 같이, 테스트 리드프레임(51) 위에 땜납 페이스트(52)를 직경 1.57㎜, 높이 0.15㎜의 패드(pad) 형상으로 성형하여 도포했다. 사용한 땜납 페이스트는 Sn-Ag-Cu계 땜납 페이스트인 M705-221CM5-42-11(Senju Metal Industry Co., Ltd. 제조)이었다. 도포한 땜납 페이스트를 230℃에서 1분간 가열하여 리플로시키고, 임의 방향의 직경을 측정하여 5세트 데이터의 평균을 구하여, 땜납 확장 젖음율을 리플로 전의 직경에 대한 리플로 후의 평균 직경 비로서 계산했다. 페이스트 도포 전에 400℃에서 30초간 가열한 테스트 리드프레임 시료를 사용하여, 동일한 실험을 행하였다. Pd층과 Au층 사이에 삽입한 Sn층의 두께가 0.1㎛인 시료에서는, 리드프레임을 400℃에서 가열한 후에 페이스트를 도포한 경우에 직경이 축소되고, 땜납 확장 젖음성이 악화되는 것이 나타났다.
이러한 결과로부터, Sn층의 두께는 0.001㎛ 내지 0.05㎛인 것이 바람직함을 알 수 있었다.
리드프레임의 표장(表裝) 재료로서 사용되는 귀금속(Au, Pd, Ag)과 일반적으로 사용되는 에폭시계 밀봉 수지는 밀착성이 부족한 것이 알려져 있다. 한편, Cu나 Ni과 같은 재료는, 그 표면이 산화됨으로써, 에폭시계 밀봉 수지와 수소 결합을 행하여 밀봉 수지와의 밀착성이 향상되는 것이 알려져 있다. 그런데, 리드프레임의 표층에 산화된 금속이 존재하면, 리드프레임의 땜납 확장 젖음성을 현저하게 저하시켜, 실장 장해의 원인으로 되는 것도 알려져 있다. 따라서, 지금까지의 리드프레임에서는 밀착성을 확보하고자 하면 땜납 확장 젖음성이 희생되고, 반대의 경우도 동일했다.
이것에 반하여, 본 발명에 의해 양호한 땜납 확장 젖음성을 유지하면서 밀봉 수지와의 밀착성이 향상되는 것은, 다음의 이유에 기인하는 것으로 생각된다. 예를 들어 표층의 Au 아래에 Sn층을 배치한 경우, 실장 시의 땜납 리플로 온도에서의 가열에 의해, Au층의 Au과 Sn층의 Sn은 고상(固相) 확산에 의해 일부가 각각 상대측의 Sn층과 Au층으로 이동한다. 그 결과, 최상층인 Au층의 표면에 Au에 더하여 Sn도 존재하게 된다. 이 표면의 Au 때문에, 땜납 확장 젖음성이 확보되는 한편, 표면에 나타난 Sn이 적절히 산화되어 밀봉 수지와의 밀착성 향상에 기여하는 것으로 생각된다.
본 발명에 의해, 밀봉 수지와의 밀착성이 향상된 반도체 장치용 리드프레임을, 기판 등에 대한 실장 시에 필요한 땜납 확장 젖음성을 손상시키지 않고 제공 할 수 있다.

Claims (15)

  1. 반도체 칩을 탑재하는 스테이지부(stage section), 상기 스테이지부에 연결되는 이너 리드부(inner lead section), 및 상기 이너 리드부에 연결되는 아우터 리드부(outer lead section)를 갖는 반도체 장치용 리드프레임(leadframe)으로서,
    니켈(Ni)층,
    팔라듐(Pd) 또는 팔라듐 합금층,
    땜납 확장 젖음성을 확보하면서, 밀봉 수지와의 밀착성 향상을 제공하도록 0.001㎛ 내지 0.05㎛의 두께 범위를 갖는 양성(兩性) 금속층, 및
    금(Au)층
    을 포함하는 복수층을 갖고,
    상기 리드프레임을 형성하는 기재(基材) 위에 그 표면으로부터 상기 니켈층, 상기 팔라듐 또는 팔라듐 합금층, 상기 양성 금속층 및 상기 금층을 차례로 형성한 반도체 장치용 리드프레임.
  2. 제 1 항에 있어서,
    상기 양성 금속층은 주석(Sn), 주석 합금, 아연(Zn), 또는 아연 합금으로부터 선택되는 반도체 장치용 리드프레임.
  3. 제 1 항에 있어서,
    상기 Pd 또는 Pd 합금층의 두께 범위는 0.005㎛ 내지 0.05㎛이고, 상기 Au층의 두께 범위는 0.001㎛ 내지 0.1㎛인 반도체 장치용 리드프레임.
  4. 제 1 항에 있어서,
    상기 Pd 또는 Pd 합금층 위에, 상기 양성 금속층과 상기 Au층의 조합이 형성되는 반도체 장치용 리드프레임.
  5. 제 1 항에 있어서,
    상기 Pd 또는 Pd 합금층 위에, 상기 양성 금속층과 상기 Au층의 조합이 복수 세트 형성되는 반도체 장치용 리드프레임.
  6. 제 1 항에 있어서,
    상기 복수층은 상기 리드프레임을 형성하는 상기 기재의 전면(全面)에 형성되는 반도체 장치용 리드프레임.
  7. 제 1 항에 있어서,
    상기 복수층은 상기 리드프레임을 형성하는 상기 기재의 일부분에 형성되는 반도체 장치용 리드프레임.
  8. 제 7 항에 있어서,
    상기 복수층은 상기 리드프레임의 적어도 아우터 리드부에 형성되는 반도체 장치용 리드프레임.
  9. 반도체 칩을 탑재하는 스테이지부, 상기 스테이지부에 연결되는 이너 리드부, 및 상기 이너 리드부에 연결되는 아우터 리드부를 갖는 반도체 장치용 리드프레임으로서,
    니켈(Ni)층,
    팔라듐(Pd) 또는 팔라듐 합금층, 및
    양성 금속층과 금(Au)층의 조합의 복수 세트
    를 포함하는 복수층을 갖고,
    상기 리드프레임을 형성하는 기재 위에 그 표면으로부터 상기 니켈층, 상기 팔라듐 또는 상기 팔라듐 합금층, 상기 양성 금속층과 상기 금층의 조합의 복수 세트를 차례로 형성하고, 상기 조합에서 상기 금층은 상기 양성 금속층 상에 형성되는 반도체 장치용 리드프레임.
  10. 제 9 항에 있어서,
    상기 양성 금속층은 주석(Sn), 주석 합금, 아연(Zn), 또는 아연 합금으로부터 선택되는 반도체 장치용 리드프레임.
  11. 제 9 항에 있어서,
    상기 Pd 또는 Pd 합금층의 두께 범위는 0.005㎛ 내지 0.05㎛이고, 상기 양성 금속층의 총 두께 범위는 0.001㎛ 내지 0.05㎛인 반도체 장치용 리드프레임.
  12. 제 9 항에 있어서,
    상기 복수층은 상기 리드프레임을 형성하는 상기 기재의 전면(全面)에 형성되는 반도체 장치용 리드프레임.
  13. 제 9 항에 있어서,
    상기 복수층은 상기 리드프레임을 형성하는 상기 기재의 일부분에 형성되는 반도체 장치용 리드프레임.
  14. 제 9 항에 있어서,
    상기 복수층은 상기 리드프레임의 적어도 아우터 리드부에 형성되는 반도체 장치용 리드프레임.
  15. 반도체 칩을 탑재하는 스테이지부, 상기 스테이지부에 연결되는 이너 리드부, 및 상기 이너 리드부에 연결되는 아우터 리드부를 갖는 반도체 장치용 리드프레임으로서,
    니켈(Ni)층,
    0.005㎛ 내지 0.05㎛의 두께 범위를 갖는 팔라듐(Pd) 또는 팔라듐 합금층,
    0.001㎛ 내지 0.05㎛의 두께 범위를 갖는 양성 금속층, 및
    0.001㎛ 내지 0.1㎛의 두께 범위를 갖는 금(Au)층
    을 포함하는 복수층을 갖고,
    상기 리드프레임을 형성하는 기재 위에 그 표면으로부터 상기 니켈층, 상기 팔라듐 또는 팔라듐 합금층, 상기 양성 금속층 및 상기 금층을 차례로 형성한 반도체 장치용 리드프레임.
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