KR101677061B1 - 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 - Google Patents
리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 Download PDFInfo
- Publication number
- KR101677061B1 KR101677061B1 KR1020120108301A KR20120108301A KR101677061B1 KR 101677061 B1 KR101677061 B1 KR 101677061B1 KR 1020120108301 A KR1020120108301 A KR 1020120108301A KR 20120108301 A KR20120108301 A KR 20120108301A KR 101677061 B1 KR101677061 B1 KR 101677061B1
- Authority
- KR
- South Korea
- Prior art keywords
- lead frame
- plating layer
- layer
- raw material
- thin film
- Prior art date
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49579—Lead-frames or other flat leads characterised by the materials of the lead frames or layers thereon
- H01L23/49582—Metallic layers on lead frames
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L24/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45144—Gold (Au) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
- H01L2224/451—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof
- H01L2224/45138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron (B), silicon (Si), germanium (Ge), arsenic (As), antimony (Sb), tellurium (Te) and polonium (Po), and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
- H01L2224/45147—Copper (Cu) as principal constituent
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Lead Frames For Integrated Circuits (AREA)
Abstract
본 발명은 리드프레임, 이를 이용한 반도체 패키지에 관한 것으로, 특히 리드프레임 원소재층과 상기 리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 적층되는 구조로 형성되는 박막도금층을 포함하는 리드프레임 및 이를 포함하는 반도체 패키지를 제공할 수 있도록 한다.
이를 통해, Au, Ag 등의 귀금속 와이어를 적용하는 리드프레임에서, 와이어의 접합부위에 팔라듐 박막도금을 유지하기 위해, 리드프레임의 접합부위의 구리소재 면에 팔라듐-금 합금도금층을 형성하고, 합금도금층 상면에 팔라듐 도금층을 형성하여, 팔라듐의 도금두께를 낮추어 제조비용을 절감함과 동시에, 와이어 본딩시 가열에 의한 리드프레임 원소재인 구리의 급격한 확산 및 산화를 방지하여 반도체 패키지의 신뢰성을 높일 수 있도록 한다.
이를 통해, Au, Ag 등의 귀금속 와이어를 적용하는 리드프레임에서, 와이어의 접합부위에 팔라듐 박막도금을 유지하기 위해, 리드프레임의 접합부위의 구리소재 면에 팔라듐-금 합금도금층을 형성하고, 합금도금층 상면에 팔라듐 도금층을 형성하여, 팔라듐의 도금두께를 낮추어 제조비용을 절감함과 동시에, 와이어 본딩시 가열에 의한 리드프레임 원소재인 구리의 급격한 확산 및 산화를 방지하여 반도체 패키지의 신뢰성을 높일 수 있도록 한다.
Description
본 발명은 리드프레임, 이를 이용한 반도체 패키지에 관한 것이다.
반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 말한다.
보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 인쇄 회로 기판(PCB)에 실장 되지 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.
또한, 반도체 패키지 제조에 있어 리드프레임은 칩 실장 및 신호 전달 역할을 하는 입출력 수단을 공급하는 중요한 역할을 하고 있으며, 아울러 반도체 패키지의 구조물로서의 역할도 수행한다.
종래 반도체 패키징용 리드프레임은 반도체 칩과 인쇄회로 기판 등의 전기 신호를 연결하며, 반도체 패키지 구조물로서의 역할을 한다. 전기 신호를 외부와 주고 받기 위해서 약 20um 지름의 금선을 이용하여 반도체 칩과 리드프레임을 연결하는 공정을 처리하는데, 이를 와이어 본딩이라 한다. 와이어 본딩 시 이종 금속간의 용접에 의한 접합이 잘 이루어지도록 리드프레임의 전면 혹은 일부 면에 은, 니켈, 팔라듐 및 금을 도금하여 준다. 이 때 이종 금속간 접합이 잘 되도록 약 200℃ 내외의 온도를 가열하여 준다.
그러나 최근 와이어 본딩에 사용되는 금의 경제적 이유로 금을 대체하기 위해 가격이 저렴한 구리와이어(Cu wire)가 사용되고 있으며, 접합부 표면층 또한 금(金)도금을 행하고 있다. 금은 귀금속이므로 제조비용의 상당한 부분을 차지하고 있으므로, 이를 해소하기 위해 상대적으로 저렴한 팔라듐 도금 층을 삽입하는 등 여러 가지 방법을 통해 제조비용의 절감을 꾀하고 있으나, 팔라듐 역시 제조 비용의 상승에 큰 영향을 주며 특히 와이어 본딩 품질에 나쁜 영향을 주는 것으로 알려져 있다. 박막 두께의귀금속 사용에 따른 제조 비용 상승, 동선 작업 온도 상승으로 구리 소재의 리드프레임 표면 산화에 의한 반도체 패키지의 신뢰성 저하 문제를 동반한다.
본 발명은 상술한 과제를 해결하기 위하여 안출된 것으로, Au, Ag등의 귀금속 와이어를 적용하는 리드프레임에서, 와이어의 접합부위에 팔라듐 박막도금을 유지하기 위해, 리드프레임의 접합부위의 구리소재 면에 팔라듐-금 합금도금층을 형성하고, 합금도금층 상면에 팔라듐 도금층을 형성하여, 팔라듐의 도금두께를 낮추어 제조비용을 절감함과 동시에, 와이어 본딩시 가열에 의한 리드프레임 원소재인 구리의 급격한 확산 및 산화를 방지하여 신뢰성을 높일 수 있는 반도체 패키지를 제공하는 데 있다.
상술한 과제를 해결하기 위한 수단으로서, 본 발명은 리드프레임 원소재층; 상기 리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 적층되는 구조로 형성되는 박막도금층;을 포함하는 리드프레임을 제공할 수 있도록 한다.
이 경우, 상술한 본 발명에 따른 상기 박막도금층은, Pd-Au 합금 도금층의 상면에 Pd 도금층이 순차로 배치되는 구조로 구현될 수 있으며, 특히 상기 Pd-Au 합금 도금층은, 0.005 내지 0.02 마이크로미터의 두께, 상기 Pd 도금층은, 0.005~0.2 마이크로미터의 두께로 형성됨이 바람직하다.
또한, 본 발명의 리드프레임은 상기 리드프레임 원소재층은 Cu를 포함하여 형성할 수 있다.
본 발명에 따른 반도체 패키지는, 반도체칩;과 상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임; 상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어; 상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되, 상기 리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 순차로 적층되는 구조로 구현할 수 있다.
이 경우, 상기 반도체 패키지에서의 상기 박막도금층은, 상기 Pd-Au 합금 도금층은, 0.005 내지 0.02 마이크로미터, 상기 Pd 도금층은, 0.005~0.2 마이크로미터의 두께로 형성할 수 있다.
아울러, 본 발명의 반도체 패키지에서 상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우, 상기 박막도금층은, 상기 리드프레임의 상기 와이어본딩부에 형성할 수 있다. 이 경우 상기 리드프레임 원소재층은, Cu를 포함하여 형성할 수 있다. 또한, 상기 본딩와이어는, Cu를 포함하여 형성될 수 있다.
본 발명에 따르면, Au, Ag 등의 귀금속 와이어를 적용하는 리드프레임에서, 와이어의 접합부위에 팔라듐 박막도금을 유지하기 위해, 리드프레임의 접합부위의 구리소재 면에 팔라듐-금 합금도금층을 형성하고, 합금도금층 상면에 팔라듐 도금층을 형성하여, 팔라듐의 도금두께를 낮추어 제조비용을 절감함과 동시에, 와이어 본딩시 가열에 의한 리드프레임 원소재인 구리의 급격한 확산 및 산화를 방지하여 반도체 패키지의 신뢰성을 높일 수 있는 효과가 있다.
또한, 귀금속인 Au, Ag 로 구성되는 귀금속 도금층을 제거하고, 박막 도금을 가능하게 함으로써, 원가절감의 효과를 구현할 수 있으며, 팔라듐 도금층으로 인해 와이어를 Cu 와이어로 대체할 수 있어 제조비용을 더욱 절감할 수 있다.
도 1은 종래의 리드프레임의 와이어 본딩 부위에 도금 공정을 진행하는 순서도를 도시한 것이다.
도 2는 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 4는 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.
도 2는 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 3은 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 4는 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 내용은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 2는 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 2를 참조하면, 본 발명에 따른 리드프레임(100)은 리드프레임 원소재층(110) 및 리드프레임 원소재층(110)의 전(全)면 또는 일부에 형성되는 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)이 적층되는 구조로 형성되는 박막도금층(130)을 포함하여 구성된다.
특히, 본 발명은 따라서 본 기술 발명은 리드프레임에 금, 은, 구리 등 다양한 금속선을 적용할 경우 금속선과 접합할 부위에 Pd 도금을 실시하되, Pd 층과 구리층 사이에 Pd-Au 합금 도금 층을 형성함으로써 하지의 구리층의 산화를 방지하여 구리선 와이어 본딩이 가능하게 하여 반도체 패키지 신뢰성을 유지하면서, 기존의 귀금속 도금 층을 제거 및 Pd 박막 도금을 가능하게 함으로써 경제적인 효과를 구현할 수 있도록 하는 것을 요지로 한다.
이를 위해, 본 발명에 따른 상기 박막도금층(130)은, Pd-Au 합금 도금층(130A)의 상면에 Pd 도금층(130B)이 순차로 배치되는 구조로 형성되며, 이 경우 상기 Pd-Au 합금 도금층(130A)은, 0.005 내지 0.02 마이크로미터의 두께로, 상기 Pd 도금층(130B)은, 0.005~0.2 마이크로미터의 두께로 구현됨이 바람직하다.
Pd-Au 합금 도금층(130A)의 두께가 0.005마이크로미터 미만인 경우, 리드프레임 원소재층(110)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 이에 따라 리드프레임(100)의 표면에 산화가 발생하게 되고 결과적으로 와이어본딩과 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Pd를 포함하여 형성된 박막도금층(130)의 두께는 0.005 내지 0.2 마이크로미터 범위 내에서 형성되는 것이 바람직하다. 이에 따르면 박막도금층(130)의 도금 두께를 낮춤으로써 귀금속(Pd, Au) 사용량을 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다. 아울러 Ni도금 또는 Au도금을 필요로 하지 않아, 제조원가를 더욱 절감할 수 있는 효과를 갖게 된다.
본 발명의 Pd-Au 합금 도금층(130)은, 예컨대 주성분인 Pd-Au 금속 및 안정적인 도금을 위해 전도염 및 기타 첨가제를 넣은 도금욕에 넣고, 리드프레임 원소재층(110)을 이 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가함으로써 형성할 수 있다. 이때 Pd-Au 합금액의 농도는 1.5~5.0g/l가 바람직하며, 0.5~5ASD로 10~50초간 전류를 가하여 줌으로써 Pd-Au 합금 도금층(130)을 형성할 수 있다. 이때 형성되는 Pd-Au 합금 도금층(130)의 두께는 0.005 내지 0.2 마이크로미터의 범위 내에서 형성되며, 전류 또는 도금시간을 조정함으로써 두께를 조정할 수 있다. 다만 상술한 방법은 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 본 발명의 Pd-Au 합금 도금층(130)을 형성할 수 있다고 할 것이다.
한편 Pd-Au 합금 도금층(130)이 리드프레임 원소재층(110)의 일부에만 형성된 경우, Pd-Au 합금 도금층(130)이 형성된 부분은 리드프레임(100)의 와이어본딩부 패턴상에 형성되는 것이 바람직하다. 여기서 와이어본딩부 패턴은, 리드프레임 원소재층(110)상에 형성되고, 차후 반도체 패키징 공정 수행시 반도체칩과 리드프레임을 전기적으로 접속시켜주는 본딩와이어가 연결되는 부분을 지칭한다.
한편 리드프레임 원소재층(110)은 리드프레임의 몸체를 형성하며, Cu 또는 Cu를 포함한 합금층으로 형성되는 것이 바람직하나, 이에 한정되는 것은 아니다.
본 실시예에 따른 리드프레임은, 반도체 패키지 제조시 수행되는 와이어 본딩 과정에서 가해지는 고온으로부터 리드프레임 원소재층(예컨대 Cu)의 산화를 억제함으로써 계면박리(delamination) 현상을 줄일 수 있게 되어, 결과적으로 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.
도 3은 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 2 및 도 3을 참조하면, 본 발명의 실시예에 따른 리드프레임(100)은 다이패드부(14) 및 리드(13)를 포함하여 형성된다. 그리고 본 발명의 실시예에 따른 반도체 패키지(200)는 다이패드(14), 다이패드(14)상에 실장된 반도체칩(21), 내부리드(12, Inner lead)와 외부리드(11, Outer lead)가 구비된 리드(Lead, 13), 반도체칩(21)과 내부리드(12, Inner lead)를 연결하여 전기적 신호를 전달할 수 있도록 하는 본딩와이어(23), 내부리드(12, Inner lead)가 연장되어 형성되고, 외부회로와 전기적 신호를 전달할 수 있도록 하는 외부리드(11, Outer lead), 반도체칩(21) 및 본딩와이어(23, bonding wire)를 몰딩(molding)하여 밀봉함으로써 외부환경으로부터 절연 및 보호하는 역할을 하는 몰딩부(25)를 포함하여 구성될 수 있다. 여기서 몰딩부(25)는 주로 에폭시(epoxy) 수지가 포함된 몰딩수지를 경화하여 형성되나, 이에 한정되지는 않는다.
이하에서는 내부리드(12)와 본딩와이어(23)가 연결되는 부분을 와이어본딩부 또는 와이어본딩부 패턴이라 정의한다.
본 실시예에 포함된 리드프레임(100)은, 리드프레임 원소재층(110)의 전(全)면에 형성되되, Pd를 포함하는 박막도금층(130)으로 이루어질 수 있다. 즉 본 실시예에 포함된 리드프레임(100)은, 다이패드(14), 내부리드(12), 및 외부리드(11)의 전(全)면에 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)이 적층된 박막도금층(130)이 형성된 구조를 가질 수 있다.
또한 상술한 박막도금층(130)은 리드프레임 원소재층(110)의 일부에만 형성될 수도 있다. 즉 다이패드(14), 내부리드(12), 외부리드(11) 중 적어도 어느 하나에 상술한 박막도금층(130)이 형성되어 있을 수 있다.
이때 박막도금층(130)이 리드프레임 원소재층(110)의 일부에만 형성된 경우, 원으로 표시한 부분(15)과 같이 내부리드(12)의 와이어본딩부에 상술한 박막도금층(130)이 형성될 수 있다.
한편 본 실시예에 기술된 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)의 두께는 0.005 내지 0.2 마이크로미터로 형성됨이 바람직하다. 이외에 리드프레임 원소재부(110) 및 박막도금층(130)에 대한 자세한 설명은 도 2에서 상술한 바와 동일한 바, 생략한다.
일반적으로 반도체칩(21)과 리드(13)를 연결하는 본딩와이어(23)는 주로 20마이크로미터 두께의 금선이 사용되었으나, 최근 경제적 이유로 인해 금을 대체하여 가격이 저렴한 동선이 많이 사용되고 있다. 본딩와이어(23)로 반도체칩(21)과 리드(13)를 연결하는 와이어본딩 수행시 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열을 가하게 되는데, 이때 리드프레임 원소재층(110)은 고온의 환경에 노출됨으로써 표면에 산화층이 형성되게 된다. 이에 따라 리드프레임(100)이 몰딩부(25)로부터 쉽게 박리되는 현상이 발생할 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 저하시키는 문제가 발생한다.
그러나 본 발명의 실시예에 따른 반도체 패키지의 경우, 리드프레임(100)의 표면(전면, 내부리드 또는 와이어본딩부)에 Pd-Au 합금 도금층(130A)과 Pd 도금층(130B)을 매우 얇게 도금처리하여 박막도금층(130)을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 리드프레임 원소재층(110) 표면산화를 억제함으로써, 신뢰도 높은 반도체 패키지를 제공할 수 있게 된다.
또한 이와 더불어 박막도금층을 매우 얇게 형성함으로써 도금에 사용되는 귀금속(Pd, Au)양을 저감시켜 리드프레임 제조비용 감소효과, 도금공정 간소화로 인한 제조비용 감소효과 및 공정간소화로 인한 가동률 향상효과를 더불어 얻을 수 있게 된다. 이에 따라 저비용으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 되어 가격경쟁력을 확보할 수 있는 경제적인 이점도 아울러 발생한다.
도 4는 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.
본 실시예에서 리드프레임의 제조방법은 릴-투-릴(Reel-to-reel)공정 또는 스트립(Strip) 단위의 개별 제품단위로 공정수행이 가능하며, 인라인(In-line)공정으로도 제조 가능하다.
도 2 내지 도 4를 참조하면, 리드프레임 원소재층을 준비한다(S10). 이때 리드프레임 원소재층은 Cu층 또는 Cu합금층으로 형성되는 것이 바람직하며, 이하에서는 리드프레임 원소재층이 Cu를 포함하여 형성된 것으로 설명하나 이에 한정되는 것은 아니다.
S10단계에서 준비된 리드프레임 원소재층은, 박막도금층을 형성하기 전에 도금전처리 공정을 거치는 것이 바람직하다(S20). 여기서 S30단계에서의 도금전처리 공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있다.
이후 리드프레임 원소재층의 전면 또는 일부에 팔라듐-금(Pd-Au) 합금을 이용한 도금을 수행하여 Pd-Au 합금 도금층(130A)을 형성한다(S30). 이때 Pd-Au 합금 도금층(130A)의 두께는 0.005 내지 0.2 마이크로미터의 범위 내에서 형성되는 것이 바람직하다. 박막도금층의 두께 및 형성방법에 관한 내용은 도 2의 설명에서 상술한 바와 동일한 바, 생략한다.
박막도금층을 형성한 후에는 도금후공정이 더 진행됨이 바람직하다(S50). 여기서 S50단계에서의 도금후공정은, 화학/전해 탈지공정, 산세공정, 변색방지공정 중 적어도 하나 이상을 포함하여 수행될 수 있으나, 이에 한정되는 것은 아니다.
본 발명에 의하면, 기존에 사용되던 Ni 및 Au 도금을 사용하지 않고 Pd-Au 합금과 Pd만을 도금하여 박막도금층을 형성하고, 또한 박막도금층의 두께를 얇게 형성하여 귀금속 사용량을 저감시킴으로써 리드프레임의 제조비용을 절감시킬 수 있게 된다. 또한 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 추가 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. 특히 부분 도금을 수행하지 않고, 도금마스크를 사용하지 않는 전면 도금을 수행함에 따라 도금 공정 수행시간을 단축하는 효과 및 시간 단축에 따른 수율 향상효과를 거둘 수 있다.
구체적으로는, 종래 두꺼운 은도금 또는 니켈, 팔라듐, 금 도금을 대신하여 팔라듐을 박막 도금한다. 팔라듐은 0.005um ~0.200um의 경우 와이어 본딩 시 고온으로부터 구리 산화로 신뢰성에 영향을 미치게 된다. 따라서 팔라듐 두께를 유지하기 위해서 리드프레임(구리)와 팔라듐 사이에 팔라듐-금 합금 도금층을 형성하는 방법을 사용함으로써, 니켈과 금 도금을 하지 않고 팔라듐 박막 도금이 가능하기 때문에 제조 원가를 감축시킬 수 있고, 구리 와이어 본딩시 고온으로부터 구리 산화를 억제함으로써 반도체 패키지 신뢰성을 보장할 수 있도록 할 수 있다.
따라서, 본 발명은 리드프레임에 금, 은, 구리 등 다양한 금속선을 적용할 경우 금속선과 접합할 부위에 팔라듐 도금을 실시하되, 팔라듐 층과 구리층 사이에 팔라듐-금 합금 도금 층을 형성 함으로써 하지의 구리층의 산화를 방지하여 구리선 와이어 본딩이 가능하게 하여 Au 와이어 등의 귀금속을 대체하여 저가의 반도체 패키지 신뢰성을 유지할 수 있으며, 나아가 기존의 귀금속 도금층을 제거 및 Pd 박막 도금을 가능하게 함으로써 경제적인 효과를 가질 수 있다.
아울러 본 발명에 의하여 제조된 리드프레임은, 와이어본딩시 접합성, 몰딩수지 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 효과가 있으며, 와이어 본딩시 가해지는 고온으로 인한 리드프레임 원소재층의 산화를 억제하여, 반도체 패키지의 신뢰성을 보장할 수 있는 리드프레임을 제공할 수 있는 효과가 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주 되어야 할 것이다.
11 : 외부리드
12 : 내부리드
13 : 리드
14 : 다이패드부
21 : 반도체칩
23 : 본딩와이어
25 : 몰딩부
100: 리드프레임
110: 리드프레임 원소재층
130: 박막도금층
130A: Pd-Au 합금 도금층
130B: Pd 도금층
200: 반도체 패키지
12 : 내부리드
13 : 리드
14 : 다이패드부
21 : 반도체칩
23 : 본딩와이어
25 : 몰딩부
100: 리드프레임
110: 리드프레임 원소재층
130: 박막도금층
130A: Pd-Au 합금 도금층
130B: Pd 도금층
200: 반도체 패키지
Claims (10)
- Cu를 포함하는 리드프레임 원소재층; 및
상기 리드프레임 원소재층의 전(全)면 또는 일부면에, 0.005 내지 0.02 마이크로미터의 두께의 Pd-Au 합금 도금층, 상기 Pd-Au 합금 도금층 상면에 0.005~0.2 마이크로미터의 두께의 Pd 도금층이 순차로 적층되는 구조로 형성되는 박막도금층;
을 포함하는 리드프레임의 제조방법으로,
주성분인 Pd-Au 금속 및 안정적인 도금을 위해 전도염 및 첨가제를 넣은 도금욕에 넣고, 상기 리드프레임 원소재층(110)을 이 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가하며, Pd-Au 합금액의 농도는 1.5~5.0g/l이고, 0.5~5 ASD로 10~50초간 전류를 가하여 줌으로써 Pd-Au 합금 도금층(130)을 형성하는 것을 특징으로 하는 리드프레임의 제조방법.
- 삭제
- 삭제
- 삭제
- 삭제
- 반도체칩;
상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임;
상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어;
상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되,
리드프레임 원소재층의 전(全)면 또는 일부면에, Pd-Au 합금 도금층과 Pd 도금층이 순차로 적층되는 박막도금층을 포함하는 반도체 패키지로서,
상기 박막도금층은,
상기 Pd-Au 합금 도금층은, 0.005 내지 0.02 마이크로미터,
상기 Pd 도금층은, 0.005~0.2 마이크로미터의 두께인 반도체 패키지의 제조방법으로,
상기 박막도금층을 형성하는 단계에서, 주성분인 Pd-Au 금속 및 안정적인 도금을 위해 전도염 및 첨가제를 넣은 도금욕에 넣고, 상기 리드프레임 원소재층을 이 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가하며, Pd-Au 합금액의 농도는 1.5~5.0g/l이고, 0.5~5 ASD로 10~50초간 전류를 가하여 줌으로써 Pd-Au 합금 도금층(130)을 형성하는 것을 특징으로 하는 반도체패키지의 제조방법.
- 삭제
- 청구항 6에 있어서,
상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우,
상기 박막도금층은, 상기 리드프레임의 상기 와이어본딩부에 형성된 반도체 패키지의 제조방법.
- 청구항 6 또는 8에 있어서,
상기 리드프레임 원소재층은, Cu를 포함하여 형성된 반도체 패키지의 제조방법.
- 청구항 9에 있어서,
상기 본딩와이어는,
Cu를 포함하여 형성되는 반도체 패키지의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120108301A KR101677061B1 (ko) | 2012-09-27 | 2012-09-27 | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020120108301A KR101677061B1 (ko) | 2012-09-27 | 2012-09-27 | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20140041220A KR20140041220A (ko) | 2014-04-04 |
| KR101677061B1 true KR101677061B1 (ko) | 2016-11-29 |
Family
ID=50651091
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020120108301A KR101677061B1 (ko) | 2012-09-27 | 2012-09-27 | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101677061B1 (ko) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100189818B1 (ko) * | 1996-07-27 | 1999-07-01 | 이해규 | 반도체 리드 프레임 |
| JP2001110971A (ja) | 1999-10-01 | 2001-04-20 | Samsung Aerospace Ind Ltd | 半導体パッケージ用リードフレーム及びその製造方法 |
-
2012
- 2012-09-27 KR KR1020120108301A patent/KR101677061B1/ko active IP Right Grant
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100189818B1 (ko) * | 1996-07-27 | 1999-07-01 | 이해규 | 반도체 리드 프레임 |
| JP2001110971A (ja) | 1999-10-01 | 2001-04-20 | Samsung Aerospace Ind Ltd | 半導体パッケージ用リードフレーム及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20140041220A (ko) | 2014-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US8319340B2 (en) | Lead frame and method of manufacturing the same | |
| KR102054385B1 (ko) | 수지 봉지형 반도체 장치 및 그 제조 방법 | |
| KR101924407B1 (ko) | 리드 프레임 및 반도체 장치 | |
| US9059185B2 (en) | Copper leadframe finish for copper wire bonding | |
| US20120205790A1 (en) | Semiconductor device and method for manufacturing semiconductor device | |
| TWI322493B (en) | Leadframe strip, semiconductor device, and the method of fabricating a leadframe | |
| JP2009526381A (ja) | 半導体ｑｆｎ／ｓｏｎデバイス用のアルミニウム・リードフレーム | |
| JP2007158327A (ja) | スズメッキ又はスズメッキから形成された金属間層を備えるリードフレーム | |
| TWI291756B (en) | Low cost lead-free preplated leadframe having improved adhesion and solderability | |
| US8399996B2 (en) | Chip carrier | |
| US12119263B2 (en) | Methods and apparatus for an improved integrated circuit package | |
| CN102244062B (zh) | 半导体封装结构以及半导体封装工艺 | |
| KR101663695B1 (ko) | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| KR101677061B1 (ko) | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| KR101330780B1 (ko) | 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| KR20100050640A (ko) | 반도체 패키지 제조용 리드프레임 및 이의 도금 방법 | |
| KR20130046677A (ko) | 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| US20070205493A1 (en) | Semiconductor package structure and method for manufacturing the same | |
| KR101971605B1 (ko) | 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| KR100544274B1 (ko) | 스터드 범프용 기판의 금속 적층구조 | |
| WO2015129185A1 (ja) | 樹脂封止型半導体装置、およびその製造方法、ならびにその実装体 | |
| KR20120113466A (ko) | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| KR20120121798A (ko) | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| KR20120121797A (ko) | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 | |
| KR20120113465A (ko) | 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E90F | Notification of reason for final refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant |