KR20130046677A - 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

회로기판, 이를 이용한 반도체 패키지 및 그 제조방법 Download PDF

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KR20130046677A
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Abstract

본 발명은 기저층, 상기 기저층 상부에 형성된 다이패드부 및 본딩패드부, 상기 본딩패드부 상에는 Ag 박막도금층 또는 Pd 박막도금층이 형성된 회로기판 및 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것으로서, 박막도금층 형성시 귀금속인 금을 사용하지 않게 되어 반도체 패키지의 제조비용을 절감시킬 수 있게 되고, 박막도금층을 단일층으로 형성함에 따라 도금 공정을 간소화할 수 있게 되어, 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다.

Description

회로기판, 이를 이용한 반도체 패키지 및 그 제조방법{Circuit board and Semiconductor package using thereof and Manufacturing method thereof}
본 발명은 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 뜻하며, 이러한 공정에 의해 제조된 부품을 반도체 패키지라 한다.
보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 회로기판(PCB)에 실장 되기 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.
종래의 반도체 패키지는, 반도체칩과 리드프레임을 연결하는 와이어본딩(wire bonding) 공정 수행시 금(Au)을 본딩와이어로 사용한다. 이에 따라 종래에는 공개특허공보 제10-2009-0128983호의 식별번호 11에 기재된 바와 같이, 기판의 접합면에 니켈(Ni)도금 및 금(Au)도금을 수행하여 금으로 이루어진 본딩와이어와의 접합성을 유지하였다.
그러나, 이러한 구조를 갖는 종래의 반도체 패키지는 귀금속인 Au 사용량 증가에 따른 제조비용 상승의 문제점 및 다수의 도금공정 진행에 따른 제조공정의 효율성이 떨어지는 문제점이 있었다.
공개특허공보 제10-2009-0128983호
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은, 기판의 본딩패드부에 Ag 또는 Pd로 박막도금층을 형성하여 본딩와이어와의 접합력을 향상시키고, 제조비용을 절감할 수 있는 회로기판, 이를 이용한 반도체 패키지 및 그 제조방법을 제공하는데 있다.
상술한 과제를 해결하기 위한 본 발명의 회로기판은, 기저층; 상기 기저층 상부에 형성된 다이패드부 및 본딩패드부; 를 포함하되, 상기 본딩패드부 상에는 Ag 박막도금층 또는 Pd 박막도금층이 형성될 수 있다.
본 발명의 회로기판에 있어서, 상기 Ag 박막도금층은, 0.005 내지 2 마이크로미터의 두께로 형성될 수 있다.
본 발명의 회로기판에 있어서, 상기 Pd 박막도금층은, 0.005 내지 0.150 마이크로미터의 두께로 형성될 수 있다.
본 발명의 회로기판에 있어서, 상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성될 수 있다.
본 발명의 회로기판은, 상기 기저층 하부에 형성된 솔더볼 패드; 상기 기저층을 관통하여 형성된 전도성 비아홀을 더 포함하고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나는 상기 전도성 비아홀을 매개로 상기 솔더볼 패드와 전기적으로 접속될 수 있다.
상술한 과제를 해결하기 위한 본 발명의 반도체 패키지는, 기저층 상부에 다이패드부 및 본딩패드부가 형성된 회로기판; 상기 다이패드부 상에 실장되는 반도체 칩; 상기 반도체 칩과 상기 본딩패드부를 연결하는 본딩와이어; 상기 반도체 칩을 몰딩하는 몰딩부; 를 포함하되, 상기 본딩패드부 상에는 Ag 박막도금층 또는 Pd 박막도금층이 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 Ag 박막도금층은, 0.005 내지 2 마이크로미터의 두께로 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 Pd 박막도금층은, 0.005 내지 0.150 마이크로미터의 두께로 형성될 수 있다.
상술한 본 발명의 반도체 패키지에 있어서, 상기 본딩와이어는 Cu를 포함하여 형성될 수 있으며, 또한 상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 회로기판은, 상기 기저층 타면에 형성된 솔더볼 패드; 상기 기저층을 관통하여 형성되고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나를 상기 솔더볼 패드와 전기적으로 접속시키는 전도성 비아홀을 더 포함하여 이루어질 수 있다.
상술한 과제를 해결하기 위한 본 발명의 회로기판 제조방법은, 기저층 상에 다이패드부 및 본딩패드부를 형성하고, 상기 본딩패드부 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하는 것을 포함하여 이루어질 수 있다.
본 발명의 회로기판 제조방법에 있어서, 상기 박막도금층은, Ag를 도금하여 형성되는 경우, 0.005 내지 2 마이크로미터의 두께로 형성되는 것이 바람직하다.
본 발명의 회로기판 제조방법에 있어서, 상기 박막도금층은, Pd를 도금하여 형성되는 경우, 0.005 내지 0.150 마이크로미터의 두께로 형성하는 것이 바람직하다.
상술한 본 발명의 회로기판 제조방법에 있어서, 상기 다이패드부 및 본딩패드부를 형성하는 것은, 상기 기저층상에 Cu 층을 적층하고, 상기 Cu 층을 패터닝하는 것을 포함하여 이루어질 수 있다.
상술한 과제를 해결하기 위한 본 발명의 반도체 패키지 제조방법은, 기저층 상에 다이패드부 및 본딩패드부를 형성하고, 상기 본딩패드부 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하고, 상기 다이패드부 상에 반도체 칩을 실장하고, 상기 반도체 칩과 상기 박막도금층이 형성된 본딩패드부를 와이어로 와이어본딩하고, 상기 다이패드부, 상기 본딩패드부, 상기 반도체 칩 및 상기 본딩와이어를 몰딩재로 몰딩하는 것을 포함하여 이루어질 수 있다.
본 발명의 반도체 패키지 제조방법에 있어서, 상기 본딩와이어는 Cu를 포함하여 형성될 수 있다.
본 발명의 반도체 패키지 제조방법에 있어서, 기저층 상에 다이패드부 및 본딩패드부를 형성하는 것은, 상기 기저층상에 Cu 층을 적층하고, 상기 Cu 층을 패터닝하는 것을 포함하여 이루어질 수 있다.
본 발명에 의하면, 본딩패드부에 도금층 형성시, 금(Au)을 사용하지 않음에 따라, 원가절감에 따른 제조비용 감소효과를 갖게 된다.
또한 본 발명에 의하면, 와이어 본딩시 구리(Cu)로 형성된 본딩와이어를 사용할 수 있게 되어, 추가적인 제조비용 감소효과를 갖게 된다.
아울러 본 발명에 의하면, 본딩패드부에 형성하는 박막도금층을 단일층으로 형성함에 따라, 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다.
그리고, 와이어 본딩시 가해지는 열에 의한 본딩패드부의 산화를 억제할 수 있게 되어, 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과를 거둘 수 있다.
추가적으로 본 발명에 의하면, 와이어본딩시 접합성, 몰딩재 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 반도체 패키지를 제공할 수 있는 효과도 거둘 수 있게 된다.
도 1은 본 발명의 실시예에 따른 회로기판을 도시한 단면도이다.
도 2는 도 1의 회로기판을 이용하여 제조한 반도체 패키지의 단면도이다.
도 3은 본 발명의 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 흐름도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 내용은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 1은 본 발명의 실시예에 따른 회로기판을 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 회로기판(100)은 기저층(110), 기저층(110)의 상부에 형성된 다이패드부(130) 및 본딩패드부(150), 본딩패드부(150)상에 형성된 Ag 박막도금층(160)을 포함하여 형성된다. 또한 본 발명의 회로기판(100)은, 기저층(110)의 하부에 형성된 솔더링 패드(190) 및 솔더링 패드(190)와 다이패드부(130) 및 본딩패드부(150) 중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 전도성 비아홀(170)을 더 포함하여 형성될 수 있다.
기저층(110)은 회로기판(100)의 몸체를 형성하며, 절연물질로 형성되는 것이 바람직하다.
기저층(110)의 일면 또는 양면에는 동박층이 형성될 수 있으며, 포토리소그래피 공정을 통해 동박층을 패터닝 함으로써 다이패드부(130) 및 본딩패드부(150)를 형성할 수 있다. 또한, 동박층이 기저층(110)의 상부뿐만 아니라 하부에도 형성된 경우, 솔더링 패드(190)도 상술한 포토리소그래피 공정을 통해 형성 가능하다.
한편, 본 발명의 회로기판(100)은 기저층(110)을 관통하는 홀에 전도성 물질이 채워진 구조로 이루어진 전도성 비아홀(170)을 더 포함할 수 있다. 본 발명의 전도성 비아홀(170)은 다이패드부(130) 및 본딩패드부(150)중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 역할을 하게 된다. 이러한 전도성 비아홀(170)은, 예컨대 기저층(110)에 기계적 가공, 레이저드릴 또는 펀칭가공 등을 통해 홀을 형성하고, 홀 내부에 도금처리를 함으로써 형성할 수 있다. 또는 기저층(110)에 홀을 형성하고 전도성 페이스트 등의 전도성물질을 충진함으로써 형성할 수도 있으나, 이에 한정되는 것은 아니다.
본 발명의 본딩패드부(150) 상에는 Ag 또는 Pd로 이루어진 박막도금층(160)이 더 형성된다. 본 발명의 박막도금층(160)은 종래의 Ni도금층 및 Au도금층을 대체하는 도금층으로서, 차후 반도체 패키지 제조시 와이어 본딩공정에서 Cu로 형성된 본딩패드부(150)의 산화를 방지하는 역할을 한다. 또한 박막도금층(160)을 형성함으로써 차후 반도체 패키지 제조시, 구리(Cu)선으로 이루어진 본딩와이어와 본딩패드부(150)의 접합을 가능하게 하는 역할을 한다. 이때 박막도금층(160)이 Ag로 이루어지는 경우, 0.005 내지 2 마이크로미터의 두께로 형성되는 것이 바람직하다. Ag로 이루어지는 박막도금층(160)의 두께가 0.005마이크로미터 미만인 경우, 본딩패드부(150)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 결과적으로 반도체 패키지 제조시 와이어본딩의 신뢰성 저하 및 이에 따른 반도체 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Ag로 이루어지는 박막도금층(160)의 두께는 0.005 내지 2.0마이크로미터 범위 내에서 형성되는 것이 바람직하다. 이에 따르면 박막도금층(160)의 도금 두께를 낮춤으로써 귀금속(Ag) 사용량을 더욱 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다.
Ag로 이루어지는 본 발명의 박막도금층(160)은, 예컨대 시안화은 도금 공정을 통하여 형성할 수 있다. 즉 시안화은, 산성 은도금액, 기타 은도금액과 그에 상응하여 도금액의 조정을 목적으로하는 첨가제를 배합하여 도금액을 조합하고, 본딩패드부(160)가 형성된 기저층(110)을 이 도금액에 일부 혹은 완전히 침지시킨 상태에서 일정 전류를 가하면 0.005 내지 2.0마이크로미터 두께의 박막도금층(160)을 형성할 수 있다. 이 때 도금 두께는 도금 시간과 가하여 주는 전류량에 의해 조정할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 Ag로 이루어지는 본 발명의 박막도금층(160)을 형성할 수 있다고 할 것이다.
한편, 박막도금층(160)이 Pd로 이루어지는 경우, 0.005 내지 0.150 마이크로미터의 두께로 얇게 형성되는 것이 바람직하다. Pd로 이루어지는 박막도금층(160)의 두께가 0.005마이크로미터 미만인 경우, 본딩패드부(150)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 결과적으로 반도체 패키지 제조시 와이어본딩의 신뢰성 저하 및 이에 따른 반도체 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Pd로 이루어지는 박막도금층(160)의 두께는 0.005 내지 0.150마이크로미터 범위 내에서 형성되는 것이 바람직함은 Ag로 박막도금층을 형성하는 경우와 유사하다. 이에 따르면 박막도금층(160)의 도금 두께를 낮춤으로써 귀금속(Pd) 사용량을 더욱 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다.
Pd로 이루어지는 본 발명의 박막도금층(160)은, 예컨대 주성분인 Pd금속, 안정적인 도금을 위한 전도염 및 기타 첨가제를 도금욕에 넣고, 본딩패드부(160)가 형성된 기저층(110)을 상술한 도금욕에 일부 혹은 완전히 침지시킨 상태에서 전류를 가함으로써 형성할 수 있다. 이때 Pd의 농도는 1.5~5.0g/l가 바람직하며, 0.5~5ASD로 10~50초간 전류를 가하여 줌으로써 Pd로 이루어진 박막도금층(160)을 형성할 수 있다. 이 때 형성되는 박막도금층(160)의 두께는 약 0.005 내지 0.150 마이크로미터의 범위 내에서 형성되며, 전류 또는 도금시간을 조정함으로써 두께를 조정할 수도 있다. 다만 상술한 방법은 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 Pd로 이루어지는 본 발명의 박막도금층(160)을 형성할 수 있다고 할 것이다.
상술한 구성을 갖는 본 발명의 회로기판(100)은 본딩패드부에 도금층 형성시, 금(Au)을 사용하지 않음에 따라 제조비용을 절감할 수 있게 되며, 결과적으로 반도체 패키지의 제조비용 절감효과 및 공정효율성 향상효과를 제공할 수 있게 된다.
도 2는 도 1의 회로기판을 이용하여 제조한 반도체 패키지의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명에 따른 반도체 패키지(10)는, 회로기판(도 1의 100), 반도체 칩(300), 본딩와이어(500), 몰딩부(700)를 포함하여 구성된다.
회로기판(도 1의 100)은 기저층(110), 기저층(110)의 상부에 형성된 다이패드부(130) 및 본딩패드부(150), 본딩패드부(150)상에 형성되고, Ag 또는 Pd로 이루어지는 박막도금층(160)을 포함하여 형성된다. 또한 본 발명의 회로기판(100)은, 기저층(110)의 하부에 형성되어 솔더볼(900)이 접합되는 솔더링 패드(190) 및 솔더링 패드(190)와 다이패드부(130) 및 본딩패드부(150) 중 적어도 어느 하나와 솔더링 패드(190)를 전기적으로 접속시키는 전도성 비아홀(170)을 더 포함하여 형성될 수 있다. 각 구성에 대한 구체적인 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
반도체 칩(300)은 회로기판(도 1의 100)의 다이패드부(130)상에 실장된다. 본 발명의 반도체 칩(300)은 적층세라믹 커패시터(Multi-Layer Ceramic Capacitor, MLCC), 칩 인덕터, 칩 저항, 칩 스위치 등의 부품, 다이오드 등의 회로소자, 각종 필터, 집적회로, 인쇄저항, 박막 커패시터, 인덕터, 플래쉬 메모리 등 다양한 부품소자를 포함할 수 있다. 이러한 본 발명의 반도체 칩(300)은 다이 어태칭 방식으로 접착부재(310)을 매개로 다이패드부(130)상에 실장될 수 있으나, 이에 한정되는 것은 아니다.
본딩와이어(500)는 반도체 칩(300)과 본딩패드부(150)를 서로 연결하여 전기적 접속을 수행할 수 있도록 하는 기능을 수행한다. 본딩와이어(500)로 반도체칩(300)과 본딩패드부(150)를 연결하는 와이어본딩 수행시 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열을 가하게 되는데, 이때 본딩패드부(160)는 고온의 환경에 노출됨으로써 표면에 산화층이 형성되게 된다. 이에 따라 회로기판(도 1의 100)이 몰딩부(700)로부터 쉽게 박리되는 현상이 발생할 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 저하시키는 문제가 발생한다.
그러나 본 발명의 실시예에 따른 반도체 패키지의 경우, Ag 또는 Pd를 본딩패드부(150)에 매우 얇게 도금처리하여 얇은 두께((Ag의 경우 0.005 내지 2 마이크로미터의 두께, Pd의 경우 0.005 내지 0.150 마이크로미터의 두께)로 박막도금층(160)을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 본딩패드부(150) 표면산화를 억제할 수 있게 되고, 신뢰도 높은 반도체 패키지를 제공할 수 있게 된다. 또한 박막도금층(160)을 형성함으로써 구리(Cu)선으로 이루어진 본딩와이어(500)를 사용하더라도 본딩와이어(500)와 본딩패드부(150)의 접합을 가능하게 하는 역할을 한다. 이와 더불어 종래에 사용되던 Ni 도금층 및 Au 도금층을 형성하지 않음에 따른 제조비용 절감효과, 도금층을 단일층(Ag 박막도금층 또는 Pd 박막도금층, 160)으로 형성함에 따른 도금공정 간소화, 효과 및 공정간소화로 인한 가동률 향상효과를 더불어 얻을 수 있게 된다. 이에 따라 저비용으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 되어 가격경쟁력을 확보할 수 있는 경제적인 이점도 아울러 발생한다.
또한 본딩와이어(500)로서 일반적으로 이용되던 금(Au)선을 구리(Cu)선으로 대체 가능하여 추가적인 제조비용의 절감효과를 갖게 된다.
몰딩부(700)는 반도체 칩(300), 본딩와이어(500) 및 본딩패드부(150)를 몰딩(molding)하여 밀봉함으로써 외부환경으로부터 절연 및 보호하는 역할을 한다. 이러한 몰딩부(700)를 이루는 몰딩재로서는 에폭시 몰딩 컴파운드, 폴리페닐렌옥사이드(Poly Phenylene Oxide), 에폭시 시트 몰딩(ESM), 실리콘 중 어느 하나가 이용될 수 있으나, 이는 하나의 예시일 뿐이며 이에 한정되는 것은 아니다.
도 3은 본 발명의 실시예에 따른 회로기판 및 반도체 패키지 제조방법을 나타낸 흐름도이다.
본 실시예에서 회로기판 및 반도체 패키지 제조방법은 릴-투-릴(Reel-to-reel)공정 또는 스트립(Strip) 단위의 개별 제품단위로 공정수행이 가능하며, 인라인(In-line)공정으로도 제조 가능하다.
도 1 내지 도 3을 참조하면, 회로기판 및 반도체 패키지 제조방법은 다음과 같이 이루어질 수 있다. 우선 회로기판을 제조하며(S10), 제조된 회로기판의 다이패드부 상에 반도체 칩을 실장한다(S30). 그리고 반도체 칩과 본딩패드부를 와이어 본딩하고(S50), 몰딩을 수행한다(S70).
상술한 S10단계는 다음과 같이 이루어질 수 있다. 우선 기저층상에 다이패드부 및 본딩패드부를 형성한다(S11). 보다 자세하게는 기저층의 일면 또는 양면에는 동박층을 적층하고, 포토리소그래피 공정을 통해 동박층을 패터닝함으로써 다이패드부 및 본딩패드부를 형성할 수 있다. 이때, 동박층이 기저층의 상부뿐만 아니라 하부에도 형성된 경우, 솔더링 패드도 상술한 포토리소그래피 공정을 통해 추가적으로 형성 가능함은 도 1의 설명에서 상술한 바와 같다.
이후 본딩패드부 상에 Ag 또는 Pd를 도금하여 Ag 박막도금층을 형성한다(S13). 이때 Ag로 이루어지는 박막도금층의 두께는 0.005 내지 2 마이크로미터의 두께로 형성하는 것이 바람직하며, 그 형성방법은 Ag 도금액에 본딩패드부가 형성된 기저층을 침지시킨 후 직류 정류기를 이용하여 전해도금을 수행함으로써 형성할 수 있다. 예컨대 도 1의 설명에서 상술한 바와 같이, 시안화은, 산성 은도금액, 기타 은도금액과 그에 상응하여 도금액의 조정을 목적으로하는 첨가제를 배합하여 도금액을 조합하고, 본딩패드부가 형성된 기저층을 이 도금액에 일부 혹은 완전히 침지시킨 상태에서 일정 전류를 가하면 0.005 내지 2.0마이크로미터 두께의 Ag 박막도금층을 형성할 수 있다. 이 때 도금 두께는 도금 시간과 가하여 주는 전류량에 의해 조정할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 본 발명의 Ag 박막도금층을 형성할 수 있다고 할 것이다.
또한, Pd로 박막도금층을 형성하는 경우, 두께는 0.005 내지 0.150 마이크로미터의 범위 내에서 형성되는 것이 바람직하며, 그 형성방법에 관한 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
한편 S11단계에서 다이패드부 및 본딩패드가 형성된 기저층은, S13단계에서 Ag 또는 Pd로 박막도금층을 형성하기 전에 세정 공정을 거치는 것이 바람직하다. 여기서 세정공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있다.
이후 본딩패드부 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성한다(S13).
S13단계에서 Ag 또는 Pd로박막도금층을 형성한 후에는 세정공정이 더 진행됨이 바람직하다. 여기서 세정공정은, 화학/전해 탈지공정, 산세공정을 포함하여 수행될 수 있으며, 또한 산세공정만으로도 이루어 질 수 있다.
상술한 방법에 의해 회로기판을 제조한 후, 회로기판의 다이패드부 상에 반도체 칩을 실장한다(S30). 이때 반도체 칩은 다이 어태칭 방식으로 접착부재를 매개로 다이패드부 상에 실장될 수 있으며, 이외에도 반도체 칩의 특성에 맞추어 다양한 방식으로 실장될 수 있다.
이후 반도체 칩과 본딩패드부를 전기적으로 접속시키기 위하여 본딩와이어로 와이어본딩을 수행한다(S50). 이때 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열이 가해지는데, 본 발명의 경우 본딩패드부에 Ag 또는 Pd로 박막도금층을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 본딩패드부의 표면산화를 억제함으로써, 신뢰도 높은 반도체 패키지를 제공할 수 있게 됨은 도 2의 설명에서 상술한 바와 같다.
와이어본딩 공정을 수행 후, 다이패드부, 본딩패드부, 반도체 칩 및 본딩와이어를 몰딩재로 몰딩하여(S70) 몰딩부를 형성한다. 이때 몰딩 방법은 에폭시 몰딩 컴파운드를 이용한 트랜스퍼 몰딩(transfer molding), 에폭시 시트를 열압착하여 몰딩하는 방법, 액상형태의 몰딩재를 토출하여 열처리하는 방법, 몰딩재를 주입 성형하는 방법 등 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법을 통해 수행될 수 있다.
상술한 방법에 의하여 반도체 패키지 제조시, 박막도금층 및 본딩와이어에 금(Au)을 사용하지 않음에 따라, 원가절감에 따른 제조비용 감소효과를 거둘 수 있다. 또한 본딩패드부에 형성하는 박막도금층을 단일층으로 형성함에 따른 도금 공정 간소화 효과 및 공정의 감소에 따른 공정효율성 향상효과를 갖게 된다. 또한 본딩패드부의 산화 억제에 따른 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과 및 와이어본딩시 접합성, 몰딩재 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 반도체 패키지를 제공할 수 있는 효과도 거둘 수 있게 된다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주되어야 할 것이다.
10: 반도체 패키지
100: 회로기판
110: 기저층
130: 다이패드부
150: 본딩패드부
160: 박막도금층
170: 전도성 비아홀
190: 솔더볼 패드
300: 반도체 칩
310: 접착부재
500: 본딩와이어
700: 몰딩부
900: 솔더볼

Claims (18)

  1. 기저층;
    상기 기저층 상부에 형성된 다이패드부 및 본딩패드부; 를 포함하되,
    상기 본딩패드부 상에는 Ag 박막도금층 또는 Pd 박막도금층이 형성된 회로기판.
  2. 청구항 1에 있어서,
    상기 Ag 박막도금층은, 0.005 내지 2 마이크로미터의 두께로 형성된 회로기판.
  3. 청구항 1에 있어서,
    상기 Pd 박막도금층은, 0.005 내지 0.150 마이크로미터의 두께로 형성된 회로기판.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성된 회로기판.
  5. 청구항 4에 있어서,
    상기 기저층 하부에 형성된 솔더볼 패드;
    상기 기저층을 관통하여 형성된 전도성 비아홀; 을 더 포함하고,
    상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나는 상기 전도성 비아홀을 매개로 상기 솔더볼 패드와 전기적으로 접속되는 회로기판.
  6. 기저층 상부에 다이패드부 및 본딩패드부가 형성된 회로기판;
    상기 다이패드부 상에 실장되는 반도체 칩;
    상기 반도체 칩과 상기 본딩패드부를 연결하는 본딩와이어;
    상기 반도체 칩을 몰딩하는 몰딩부; 를 포함하되,
    상기 본딩패드부 상에는 Ag 박막도금층 또는 Pd 박막도금층이 형성된 반도체 패키지.
  7. 청구항 6에 있어서,
    상기 Ag 박막도금층은, 0.005 내지 2 마이크로미터의 두께로 형성된 반도체 패키지.
  8. 청구항 6에 있어서,
    상기 Pd 박막도금층은, 0.005 내지 0.150 마이크로미터의 두께로 형성된 반도체 패키지.
  9. 청구항 6 내지 8 중 어느 한 항에 있어서,
    상기 본딩와이어는 Cu를 포함하여 형성된 반도체 패키지.
  10. 청구항 9에 있어서,
    상기 다이패드부 및 상기 본딩패드부는 Cu를 포함하여 형성된 반도체 패키지.
  11. 청구항 10에 있어서,
    상기 회로기판은,
    상기 기저층 타면에 형성된 솔더볼 패드;
    상기 기저층을 관통하여 형성되고, 상기 다이패드부와 상기 본딩패드부 중 적어도 어느 하나를 상기 솔더볼 패드와 전기적으로 접속시키는 전도성 비아홀; 을 더 포함하는 반도체 패키지.
  12. 기저층 상에 다이패드부 및 본딩패드부를 형성하고,
    상기 본딩패드부 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하는 것을 포함하여 이루어지는 회로기판 제조방법.
  13. 청구항 12에 있어서,
    상기 박막도금층을 형성하는 것은,
    상기 본딩패드부 상에 상기 Ag를 0.005 내지 2 마이크로미터의 두께로 도금하는 것을 포함하여 이루어지는 회로기판 제조방법.
  14. 청구항 12에 있어서,
    상기 박막도금층을 형성하는 것은,
    상기 본딩패드부 상에 상기 Pd를 0.005 내지 0.150 마이크로미터의 두께로 도금하는 것을 포함하여 이루어지는 회로기판 제조방법.
  15. 청구항 12 내지 14 중 어느 한 항에 있어서,
    상기 다이패드부 및 본딩패드부를 형성하는 것은,
    상기 기저층상에 Cu 층을 적층하고,
    상기 Cu 층을 패터닝하는 것을 포함하여 이루어지는 회로기판 제조방법.
  16. 기저층 상에 다이패드부 및 본딩패드부를 형성하고,
    상기 본딩패드부 상에 Ag 또는 Pd를 도금하여 박막도금층을 형성하고,
    상기 다이패드부 상에 반도체 칩을 실장하고,
    상기 반도체 칩과 상기 박막도금층이 형성된 본딩패드부를 와이어로 와이어본딩하고,
    상기 다이패드부, 상기 본딩패드부, 상기 반도체 칩 및 상기 본딩와이어를 몰딩재로 몰딩하는 것을 포함하여 이루어지는 반도체 패키지 제조방법.
  17. 청구항 16에 있어서,
    상기 본딩와이어는 Cu를 포함하여 형성되는 반도체 패키지 제조방법.
  18. 청구항 17에 있어서,
    기저층 상에 다이패드부 및 본딩패드부를 형성하는 것은,
    상기 기저층상에 Cu 층을 적층하고,
    상기 Cu 층을 패터닝하는 것을 포함하여 이루어지는 반도체 패키지 제조방법.
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