KR20120113465A - 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 - Google Patents

리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법 Download PDF

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Abstract

본 발명은, 리드프레임 원소재층의 전(全)면 또는 일부에 Ag를 포함하는 박막도금층이 형성된 리드프레임, 이를 이용한 반도체 패키지 및 리드프레임 제조방법에 관한 것이다. 이에 의하면 귀금속 도금층의 두께를 얇게 형성할 수 있게 되어 귀금속 사용량을 저감시킴으로써 리드프레임의 제조비용을 절감시킬 수 있게 되고, 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있으며, 또한 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과도 아울러 갖는다.

Description

리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법{Leadframe and semiconductor package thereof and manufacture method thereof}
본 발명은 리드프레임, 이를 이용한 반도체 패키지 및 그 제조방법에 관한 것이다.
반도체 패키징이란 웨이퍼 공정에 의해 만들어진 개개의 칩(Chip)을 실제 전자 부품으로써 사용할 수 있도록 전기적 연결을 해주고, 외부의 충격에 보호되도록 밀봉 포장해 주는 공정을 말한다.
보통 웨이퍼 한 장에는 동일한 전기 회로가 인쇄된 칩이 수십 개에서 혹은 수백개까지 만들어 진다. 이러한 개개의 칩은 그 자체만으로는 전자 부품으로써의 역할을 수행할 수 없다. 따라서 외부로부터 전기 신호를 공급 받아 칩 내부에서 가동된 전기 신호를 전달해 주기 위해 외부와 연결되는 전기선을 만들어 주어야 한다. 또한, 칩은 매우 미세한 회로를 담고 있기 때문에 습기, 먼지 및 외부의 충격에 쉽게 손상될 수 있다. 결국, 웨이퍼 표면에 형성된 칩 자체는 전자 부품으로 인쇄 회로 기판(PCB)에 실장 되지 전까지 완전한 제품이라고 볼 수 없다. 따라서 웨이퍼 상의 칩에 전기적 연결선을 만들어 주고 외부 충격에 견디도록 밀봉 포장해 주어 완전한 개별 전자 소자로서의 역할을 수행할 수 있도록 칩을 최종 제품화하는 공정이 패키징 공정이다.
또한, 반도체 패키지 제조에 있어 리드프레임은 칩 실장 및 신호 전달 역할을 하는 입출력 수단을 공급하는 중요한 역할을 하고 있으며, 아울러 반도체 패키지의 구조물로서의 역할도 수행한다.
한편, 종래의 리드프레임은 선도금(Pre-Plated Frame, PPF) 리드프레임이 많이 사용되고 있는데, 이는 반도체 패키지 공정 전에 납땜젖음성(solder wettability)이 우수한 금속층을 미리 도금처리하여, 반도체 후공정에서의 납도금 공정을 생략할 수 있도록 한 것이다.
그러나, 선도금 리드프레임은 가격이 비싼 금속층을 도금함에 따라 비용이 증가되는 문제가 발생하고 있다. 또한 반도체칩과 리드프레임을 연결하는 와이어본딩(wire bonding) 공정 수행시, 가격이 저렴한 동선을 사용하게 되는데. 동선작업온도 상승으로 인해 리드프레임의 표면 산화가 발생하여 반도체 패키지의 신뢰성을 저하시키는 문제 또한 존재하였다.
본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 귀금속을 리드프레임 원소재층에 매우 얇게 박막도금하여, 와이어본딩 공정 수행시 열에 의한 산화를 방지하여 반도체 패키지의 신뢰성을 향상시키고, 귀금속 사용량을 저감시킨 리드프레임 및 그 제조방법, 이를 이용하여 제조한 반도체 패키지를 제공하는데 있다.
상술한 과제를 해결하기 위한 본 발명의 리드프레임은, 리드프레임 원소재층; 상기 리드프레임 원소재층의 전(全)면 또는 일부에 형성되고, Ag를 포함하는 박막도금층; 을 포함하여 형성될 수 있다.
본 발명의 리드프레임에 있어서, 상기 박막도금층은, 0.005~1.0마이크로미터의 두께로 형성될 수 있다.
본 발명의 리드프레임에 있어서, 상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우, 상기 박막도금층은 상기 리드프레임의 와이어본딩부 패턴상에 형성될 수 있다.
상술한 본 발명의 리드프레임에 있어서, 상기 리드프레임 원소재층은 Cu를 포함하여 형성될 수 있다.
상술한 과제를 해결하기 위한 본 발명의 반도체 패키지는, 반도체칩; 상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임; 상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어; 상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되, 상기 리드프레임은, 리드프레임 원소재층의 전(全)면 또는 일부에 형성되고, Ag를 포함하는 박막도금층; 을 포함하여 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 박막도금층은 0.005~1.0마이크로미터의 두께로 형성될 수 있다.
본 발명의 반도체 패키지에 있어서, 상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우, 상기 박막도금층은 상기 리드프레임의 상기 와이어본딩부에 형성될 수 있다.
상술한 본 발명의 반도체 패키지에 있어서, 상기 리드프레임 원소재층은 Cu를 포함하여 형성될 수 있다.
상술한 과제를 해결하기 위한 본 발명의 리드프레임 제조방법은, 리드프레임 원소재층을 준비하고, 상기 리드프레임 원소재층의 전(全)면 또는 일부에 Ag를 포함하는 박막도금층을 형성하는 것을 포함하여 이루어질 수 있다.
본 발명의 리드프레임 제조방법에 있어서, 상기 박막도금층은 0.005 내지 1 마이크로미터의 두께로 형성될 수 있다.
본 발명의 리드프레임 제조방법에 있어서, 상기 박막도금층을 형성하는 것은, 상기 리드프레임 원소재층의 일부에 형성하는 경우, 상기 리드프레임의 와이어본딩부 패턴상에 상기 박막도금층을 형성함으로써 이루어질 수 있다.
상술한 본 발명의 리드프레임 제조방법에 있어서, 상기 리드프레임 원소재층은, Cu를 포함하여 형성될 수 있다.
본 발명에 의하면, 기존에 사용되던 귀금속 도금층의 두께를 얇게 형성할 수 있게 되어 귀금속 사용량을 저감시킴으로써 제조비용을 절감시킬 수 있게 된다.
또한 본 발명에 의하면, 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. 특히 부분 귀금속 도금에 사용되는 도금마스크를 사용하지 않으므로, 모델교체시간 절약 및 모델관련 스펙 미적용에 따른 수율의 향상효과를 거둘 수 있다.
그리고 본 발명에 의하면, 와이어 본딩시 가열에 의한 리드프레임의 산화를 억제할 수 있게 되어, 신뢰도 높은 반도체 패키지를 제공할 수 있는 효과를 거둘 수 있다.
아울러 본 발명에 의하면, 와이어본딩시 접합성, 몰딩수지 접착성, 납땜성, 라미네이션(lamination)품질이 우수한 리드프레임을 제공할 수 있는 효과도 거둘 수 있게 된다.
도 1은 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 3은 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.
이하 첨부된 도면을 참조하여 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명을 용이하게 실시할 수 있는 바람직한 실시예를 상세히 설명한다. 다만 본 명세서에 기재된 내용은 본 발명의 바람직한 일 실시예에 불과할 뿐이고, 본 출원시점에 있어서 이들을 대체할 수 있는 다양한 균등물과 변형 예들이 있을 수 있음을 이해하여야 한다. 또한, 본 발명의 바람직한 실시예에 대한 동작 원리를 상세하게 설명함에 있어 관련된 공지 기능 또는 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략한다. 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서, 각 용어의 의미는 본 명세서 전반에 걸친 내용을 토대로 해석되어야 할 것이다. 도면 전체에 걸쳐 유사한 기능 및 작용을 하는 부분에 대해서는 동일한 도면 부호를 사용한다.
도 1은 본 발명의 실시예에 따른 리드프레임을 도시한 단면도이다.
도 1을 참조하면, 본 발명에 따른 리드프레임(100)은 리드프레임 원소재층(110) 및 리드프레임 원소재층(110)의 전(全)면 또는 일부에 형성되고, Ag를 포함하여 형성된 박막도금층(130)을 포함한다. 이때 박막도금층(130)은 0.005 내지 1.0마이크로미터의 두께로 얇게 형성되는 것이 바람직하다. 박막도금층(130)의 두께가 0.005마이크로미터 미만인 경우, 리드프레임 원소재층(110)에 일반적으로 사용되는 Cu의 산화를 방지할 수 없게 되며, 이에 따라 리드프레임(100)의 표면에 산화가 발생하게 되고 결과적으로 와이어본딩과 패키지의 신뢰성을 저하시키게 된다. 따라서 산화방지효과 및 경제성을 고려할 때, Ag를 포함하여 형성된 박막도금층(130)의 두께는 0.005 내지 1.0마이크로미터 범위 내에서 형성되는 것이 바람직하다. 이에 따르면 박막도금층(130)의 도금 두께를 낮춤으로써 귀금속(Ag) 사용량을 감소시킬 수 있게 되어 제조원가를 절감하는 효과를 갖게 된다.
아울러 박막도금층(130)이 리드프레임 원소재층(110)의 일부에만 형성된 경우, 박막도금층(130)이 형성된 부분은 리드프레임(100)의 와이어본딩부 패턴상에 형성되는 것이 바람직하다. 여기서 와이어본딩부 패턴은, 리드프레임 원소재층(110)상에 형성되고, 차후 반도체 패키지 공정 수행시 반도체칩과 리드프레임을 전기적으로 연결시켜주는 본딩와이어가 연결되는 부분을 지칭한다.
본 발명의 Ag를 포함한 박막도금층(130)은, 예컨대 시안화은 도금 공정을 통하여 형성할 수 있다. 즉 시안화은칼륨과 기타첨가제를 섞음으로써 도금액을 조합하고, 리드 프레임 원소재층(110)을 이 도금액에 일부 혹은 완전히 침지시킨 상태에서 일정 전류를 가하면 0.005 내지 1.0마이크로미터 두께의 박막도금층(130)을 형성할 수 있다. 이 때 도금 두께는 도금 시간과 가하여 주는 전류량에 의해 조정할 수 있다. 다만 이는 하나의 예시일 뿐이며, 현재 개발되어 상용화되었거나 향후 기술발전에 따라 구현 가능한 모든 방법으로 본 발명의 박막도금층(130)을 형성할 수 있다고 할 것이다.
일반적으로 리드프레임 제조시에 사용되는 Ag도금은 부분 은도금 방식이 사용되나, 본 발명의 리드프레임(100)은 부분 은도금 방식을 제거함으로써 리드프레임(100)의 산화를 방지하며, 와이어 본딩성을 유지할 수 있는 효과를 갖는다.
한편 리드프레임 원소재층(110)은 리드프레임(100)의 몸체를 형성하며, Cu 또는 Cu를 포함한 합금층으로 형성되는 것이 바람직하나, 이에 한정되는 것은 아니다.
본 실시에에 따른 리드프레임(100)은, 반도체 패키지 제조시 수행되는 와이어 본딩 과정에서 가해지는 고온으로부터 리드프레임 원소재층(110)(예컨대 Cu)의 산화를 억제함으로써 계면박리(delamination) 현상을 줄일 수 있게 되어, 결과적으로 반도체 패키지의 신뢰성을 향상시킬 수 있게 된다.
도 2는 본 발명의 실시예에 따른 리드프레임을 이용하여 제조한 반도체 패키지의 단면도이다.
도 1 및 도 2를 참조하면, 본 발명의 실시예에 따른 리드프레임(100)은 다이패드부(14) 및 리드(13)를 포함하여 형성된다. 그리고 본 발명의 실시예에 따른 반도체 패키지(200)는, 다이패드(14), 다이패드(14)상에 실장된 반도체칩(21), 내부리드(12, Inner lead)와 외부리드(11, Outer lead)가 구비된 리드(13, Lead), 반도체칩(21)과 내부리드(12)를 연결하여 전기적 신호를 전달할 수 있도록 하는 본딩와이어(23), 내부리드(12)가 연장되어 형성되고, 외부회로와 전기적 신호를 전달할 수 있도록 하는 외부리드(11), 반도체칩(21) 및 본딩와이어(23, bonding wire)를 몰딩(molding)하여 밀봉함으로써 외부환경으로부터 절연 및 보호하는 역할을 하는 몰딩부(25)를 포함하여 구성될 수 있다. 여기서 몰딩부(25)는 주로 에폭시 수지가 포함된 몰딩수지를 경화하여 형성되나, 이에 한정되지는 않는다.
이하에서는 내부리드(12)와 본딩와이어(23)가 연결되는 부분을 와이어본딩부 또는 와이어본딩부 패턴이라 정의한다.
본 실시예에 포함된 리드프레임(100)은, 리드프레임 원소재층(110)의 전(全)면에 형성되되, Ag를 포함하는 박막도금층(130)으로 이루어질 수 있다. 즉 다이패드(14), 내부리드(12), 외부리드(11)의 전(全)면에 Ag를 포함한 박막도금층(130)이 형성되어 있을 수 있다.
또한 상술한 박막도금층(130)은 리드프레임 원소재층(110)의 일부에만 형성될 수도 있다. 즉 다이패드(14), 내부리드(12), 외부리드(11) 중 적어도 어느 하나에 상술한 박막도금층(130)이 형성되어 있을 수 있다.
이때 박막도금층(130)이 리드프레임 원소재층(110)의 일부에만 형성된 경우, 원으로 표시한 부분(15)과 같이 내부리드(12)의 와이어본딩부에 상술한 박막도금층(130)이 형성될 수 있다.
한편 본 실시예에 포함된 박막도금층(130)의 두께는 0.005 내지 1 마이크로미터로 형성됨이 바람직하며, 이외에 리드프레임 원소재부(110) 및 박막도금층(130)에 대한 자세한 설명은 도 1에서 상술한 바와 동일한 바, 생략한다.
일반적으로 반도체칩(21)과 리드(13)를 연결하는 본딩와이어(23)는 주로 20마이크로미터 두께의 금선이 사용되었으나, 최근 경제적 이유로 인해 금을 대체하여 가격이 저렴한 동선이 많이 사용되고 있다. 본딩와이어(23)로 반도체칩(21)과 리드(13)를 연결하는 와이어본딩 수행시 이종 금속간의 접합이 잘 이루어지도록 대략 200℃내외의 열을 가하게 되는데, 이때 리드프레임 원소재층(110)은 고온의 환경에 노출됨으로써 표면에 산화층이 형성되게 된다. 이에 따라 리드프레임(100)이 몰딩부(25)로부터 쉽게 박리되는 현상이 발생할 수 있게 되며, 결과적으로 반도체 패키지의 신뢰성을 저하시키는 문제가 발생한다.
그러나 본 발명의 실시예에 따른 반도체 패키지의 경우, 리드프레임(100)의 표면(전면, 내부리드 또는 와이어본딩부)에 Ag를 매우 얇게 도금처리하여 박막도금층을 형성함으로써, 와이어본딩 수행시 가해지는 열에 의한 리드프레임 원소재층(110) 표면산화를 억제함으로써, 신뢰도 높은 반도체 패키지를 제공할 수 있게 된다.
또한 이와 더불어 박막도금층을 매우 얇게 형성함으로써 도금에 사용되는 귀금속(Ag)양을 저감시켜 리드프레임 제조비용 감소효과, 도금공정 간소화로 인한 제조비용 감소효과 및 공정간소화로 인한 가동률 향상효과를 더불어 얻을 수 있게 된다. 이에 따라 저비용으로 신뢰도 높은 반도체 패키지를 제공할 수 있게 되어 가격경쟁력을 확보할 수 있는 경제적인 이점도 아울러 발생한다.
도 3은 본 발명의 실시예에 따른 리드프레임 제조방법을 나타낸 흐름도이다.
본 실시예에서 리드프레임의 제조방법은 릴-투-릴(Reel-to-reel)공정 또는 스트립(Strip) 단위의 개별 제품단위로 공정수행이 가능하며, 인라인(In-line)공정으로도 제조 가능하다.
도 1 내지 도 3을 참조하면, 리드프레임 원소재층을 준비한다(S10). 이때 리드프레임 원소재층은 Cu층 또는 Cu합금층으로 형성되는 것이 바람직하며, 이하에서는 리드프레임 원소재층이 Cu를 포함하여 형성된 것으로 설명하나 이에 한정되는 것은 아니다.
S10단계에서 준비된 리드프레임 원소재층은, 박막도금층을 형성하기 전에 세정 공정을 거치는 것이 바람직하다(S30). 여기서 S30단계에서의 세정공정은, 예컨대 화학/전해 탈지공정, 산세공정을 포함할 수 있다.
이후 리드프레임 원소재층의 전면 또는 일부에 은(Ag)도금을 수행하여 박막도금층을 형성한다(S50). 이때 박막도금층의 두께는 0.005 내지 1 마이크로미터의 범위 내에서 형성되는 것이 바람직하다. 박막도금층의 두께 및 박막도금층 형성방법에 관한 내용은 도 1의 설명에서 상술한 바와 동일한 바, 생략한다.
박막도금층을 형성한 후에는 세정공정이 더 진행됨이 바람직하다(S70). 여기서 S70단계에서의 세정공정은, 상술한 S30단계와 마찬가지로 화학/전해 탈지공정 및 산세공정을 포함할 수 있으며, 산세공정만을 포함하여 이루어질 수도 있다.
한편 도면에는 미도시하였으나, S70단계 이후 변색방지공정을 더 수행할 수 있음은 당업자에게 자명하다고 할 것이다.
본 발명에 의하면, 기존에 사용되던 귀금속(예컨대 Ag) 도금층의 두께를 얇게 형성할 수 있게 되어 귀금속 사용량을 저감시킴으로써 리드프레임의 제조비용을 절감시킬 수 있게 되고, 도금 공정을 간소화 함으로써 공정의 감소에 따른 제조비용의 절감효과 및 공정가동률을 향상시킬 수 있는 효과를 거둘 수 있다. 특히 부분 귀금속 도금에 사용되는 도금마스크를 사용하지 않으므로, 모델교체시간 절약 및 모델관련 스펙 미적용에 따른 수율의 향상효과를 거둘 수 있다.
아울러 본 발명에 의하여 제조된 리드프레임은, 와이어본딩시 접합성, 몰딩수지 접착성, 납땜성, 라미네이션(lamination) 품질이 우수한 효과가 있으며, 와이어 본딩시 가해지는 고온으로 인한 리드프레임 원소재층의 산화를 억제하여, 반도체 패키지의 신뢰성을 보장할 수 있는 리드프레임을 제공할 수 있는 효과가 있다.
이상으로 본 발명의 기술적 사상을 예시하기 위한 바람직한 실시예와 관련하여 설명하고 도시하였지만, 본 발명은 이와 같이 도시되고 설명된 그대로의 구성 및 작용에만 국한되는 것은 아니며, 기술적 사상의 범주를 일탈함 없이 본 발명에 대해 다수의 적절한 변형 및 수정이 가능함을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자들은 잘 이해할 수 있을 것이다. 따라서 그러한 모든 적절한 변형 및 수정과 균등물들도 본 발명의 범위에 속하는 것으로 간주 되어야 할 것이다.
11 : 외부리드 12 : 내부리드
13 : 리드 14 : 다이패드부
100: 리드프레임
110: 리드프레임 원소재층 130: 박막도금층
21 : 반도체칩 23 : 본딩와이어
25 : 몰딩부
200: 반도체 패키지

Claims (12)

  1. 리드프레임 원소재층;
    상기 리드프레임 원소재층의 전(全)면 또는 일부에 형성되고, Ag를 포함하는 박막도금층; 을 포함하는 리드프레임.
  2. 청구항1에 있어서,
    상기 박막도금층은, 0.005~1.0마이크로미터의 두께로 형성되는 리드프레임.
  3. 청구항1에 있어서, 상기 박막도금층은,
    상기 리드프레임 원소재층의 일부에 형성된 경우,
    상기 리드프레임의 와이어본딩부 패턴상에 형성되는 리드프레임.
  4. 청구항 1 내지 3 중 어느 한 항에 있어서,
    상기 리드프레임 원소재층은 Cu를 포함하여 형성되는 리드프레임.
  5. 반도체칩;
    상기 반도체칩이 실장되는 다이패드부 및 와이어본딩부를 포함하는 리드프레임;
    상기 반도체칩과 상기 와이어본딩부를 연결하는 본딩와이어;
    상기 반도체칩을 몰딩하는 몰딩부; 를 포함하되,
    상기 리드프레임은,
    리드프레임 원소재층의 전(全)면 또는 일부에 Ag를 포함하여 형성되는 박막도금층; 을 포함하는 반도체 패키지.
  6. 청구항 5에 있어서,
    상기 박막도금층은, 0.005 내지 1.0마이크로미터의 두께로 형성된 반도체 패키지.
  7. 청구항 5에 있어서,
    상기 박막도금층이 상기 리드프레임 원소재층의 일부에 형성된 경우,
    상기 박막도금층은, 상기 리드프레임의 상기 와이어본딩부에 형성된 반도체 패키지.
  8. 청구항 5 내지 7 중 어느 한 항에 있어서,
    상기 리드프레임 원소재층은, Cu를 포함하여 형성된 반도체 패키지.
  9. 리드프레임 원소재층을 준비하고,
    상기 리드프레임 원소재층의 전(全)면 또는 일부에 Ag를 포함하는 박막도금층을 형성하는 것을 포함하는 리드프레임 제조방법.
  10. 청구항 9에 있어서,
    상기 박막도금층은 0.005 내지 1.0마이크로미터의 두께로 형성되는 리드프레임 제조방법.
  11. 청구항 9에 있어서,
    상기 박막도금층을 형성하는 것은,
    상기 리드프레임 원소재층의 일부에 형성하는 경우, 상기 리드프레임의 와이어본딩부 패턴상에 상기 박막도금층을 형성하는 리드프레임 제조방법.
  12. 청구항 9 내지 11 중 어느 한 항에 있어서,
    상기 리드프레임 원소재층은, Cu를 포함하여 형성하는 리드프레임 제조방법.
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