KR20070046804A - 반도체장치 - Google Patents

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KR20070046804A
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semiconductor device
chip
plate
mold resin
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KR1020070028246A
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가츠히토 다케우치
나오히토 미즈노
신이치 히로세
히로유키 반
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가부시키가이샤 덴소
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Abstract

본 발명에 따른 반도체장치는, 히트싱크, 상기 히트싱크의 소정면에 장착 고정되는 IC칩, 상기 IC칩에 전기적으로 접속되는 리드프레임, 및 밀봉 몰드수지 패키지를 포함한다. 상기 히트싱크의 하나 이상의 면은 비표면적을 갖는다.
반도체장치, 히트싱크, IC칩, 리드프레임, 몰드수지패키지, 비표면적, 에폭시

Description

반도체장치{SEMICONDUCTOR DEVICE}
도1a는 본 발명의 제1실시예에 따른 수지몰드 패키지타입의 반도체장치의 단면구성을 개략적으로 나타낸 구성도.
도1b는 도1a의 일부분 A를 나타낸 확대도.
도2a 및 도2b는 히트싱크의 직접 표면라프닝 재료를 포함하도록 제1실시예에 의하여 제공된 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도3은 제1실시예에 의하여 제공된 다른 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도4는 도1a에 나타낸 반도체장치가 외부기판에 장착된 단면구성을 개략적으로 나타낸 구성도.
도5는 도1a에 나타낸 반도제장치가 외부기판에 장착된 단면구성을 개략적으로 나타낸 다른 구성도.
도6은 히트싱크의 라프닝 표면의 모델을 나타낸 도면.
도7은 히트싱크와 히트싱크를 밀봉하는 몰드수지 패키기 간의 접착강도와 히트싱크의 비표면적 사이의 관계에 대한 실험결과를 나타낸 그래프.
도8은 히트싱크를 밀봉하는 몰드수지 패키지로부터 히트싱크의 분리율과 히 트싱크의 비표면적 사이의 관계에 대한 실험결과를 나타낸 그래프.
도9는 히트싱크로 적용된 접착제로부터 히트싱크의 분리율과 히트싱크의 비표면적 사이의 관계에 대한 실험결과를 나타낸 그래프.
도10은 히트싱크를 밀봉하는 몰드수지 패키지상의 수지 크랙 발생율과 히트싱크의 비표면적 간의 관계에 대한 실험결과를 나타낸 그래프.
도11은 제1실시예의 변형예에 따라 디자인된 리드프레임을 사용한 QFN 구성을 갖는 반도체장치의 단면구성을 개략적으로 나타낸 구성도.
도12는 제1실시예의 변형예에 따른 파워모듈(power module)로서 사용되는 반도체장치의 단면구성을 개략적으로 나타낸 구성도.
도13은 본 발명의 제2실시예에 따른 반도체장치의 단면구성을 개략적으로 나타낸 구성도.
도14는 제2실시예에 따라 Ni, Pd, 및 Au 플레이트를 형성하는 방법을 나타낸 도면.
도15는 제2실시예에 다라 히트싱크에 표면라프닝 Ni 플레이트를 부분적으로 형성하기 위한 방법을 나타낸 도면.
도16a 내지 도16e는 표면라프닝 Ni 플레이트를 형성하는 방법으로서 도15에 나타낸 방법을 상세히 나타낸 도면.
도17a 내지 도17e는 히트싱크의 개별 단편을 제공하기 위한 방법을 나타낸 도면.
도18은 제2실시예의 제1변형예에 따른 히트싱크의 단면구성을 개략적으로 나 타낸 구성도.
도19는 제2실시예의 제2변형예에 따른 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도20은 제2실시예의 제3변형예에 따른 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도21은 제2실시예의 제4변형에 따른 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도22는 제2실시예의 제5변형예에 따른 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도23은 제2실시예의 제6변형에 따른 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도24는 제2실시예의 제7변형에 따른 히트싱크의 단면구성을 개략적으로 나타낸 구성도.
도25는 본 발명의 제3실시예에 따른 수지몰드 패키지타입의 반도체장치의 단면구성을 개략적으로 나타낸 구성도.
도26은 도25에 나타낸 반도체장치에서 히트싱크와 리드프레임의 조립된 단면구성을 개략적으로 나타낸 구성도.
도27은 비표면적과 반사광량 간의 관계 및 비표면적과 전단응력 간의 관계를 나타낸 그래프.
도28은 종래기술에 따른 수지몰드 패키지타입의 반도체장치의 단면구성을 개 략적으로 나타낸 구성도.
*도면의 주요부분에 대한 부호의 설명*
10: 히트싱크 11: 히트싱크의 소정면
12: 히트싱크의 다른면 13: 히트싱크의 측면
14: 돌출부 20: IC칩
30: 수지접착제 40: 리드프레임
42: 외부리드 60: 몰드수지 패키지
본 발명은, 반도체칩, 리드(lead) 및 히트싱크(heat sink)가 밀봉 수지몰드 패키지(sealing resin-mold package)에 포함된 수지몰드 패키지형 반도체장치에 관한 것이다.
도28은 종래의 수지몰드 패키지형 반도체장치의 단면구성을 나타낸 것이다.
IC 칩(20)은 도전성 접착제로서 제공되는 수지로 이루어진 접착제(30)를 개재하여 히트싱크(10)의 소정면(specific surface)(11)에 장착되어 그 소정면(11)과 결합된다. 상기 IC칩(20)은 와이어(50)를 통해 리드프레임(lead frame)(40)의 각 리드에 전기적으로 접속된다. 상기 히트싱크(10), IC칩(20), 및 리드프레임(40)은 이들을 둘러싸는 몰드수지 패키지(60)에 밀봉된다.
상기 히트싱크(10)는 상기에서 언급한 소정면(11), 다른면(12) 및 상기 소정면(11)과 다른면(12) 사이의 측면(13)을 구비한다. 상기 측면(13)은 돌출부(코이닝(coining))(14)를 구비한다. 상기 돌출부(14)를 몰드수지 패키지(60)에 삽입시킴으로써 상기 몰드수지 패키지(60)와 히트싱크(10) 간의 접착강도는 증가될 수 있다.
이러한 수지몰드 패키지형의 반도체장치에서, 상기 히트싱크(10)는 그 반도체장치에서의 뛰어난 방열성을 구비하도록 구리(Cu)와 같은 재료로 이루어진다.
그러나 이러한 수지몰드 패키지의 반도체장치에 있어, 냉열사이클(cooling-heating cycle)로 인한 열응력(thermal stress) 및 납땜 실장시(solder-mounting time) 발생되는 솔더 리플로우(solder re-flow) 등에서 히트싱크(10)와 몰드수지 패키지(60) 또는 히트싱크(10)와 접착제(30)가 서로 분리되기 쉽다. 이는 금속 등으로 이루어진 히트싱크(10)와 수지 즉 몰드수지 패키지(60)와 수지접착제(30) 간의 열팽창계수의 차이가 크기 때문이다.
그러므로 이러한 분리의 발생은 열충격(thermal shock)으로 인하여 몰드수지 패키지(60)에서 상대적으로 빠르게 크랙이 발생하거나, IC칩(20)과 히트싱크(10)간의 열 및 전기저항이 증가되는 기능저하의 문제가 발생된다.
또한 납땜 재료의 무연화(Pb-free)가 바람직하지만, 이러한 납땜 재료의 용해온도는 높다. 그러므로 전술한 반도체장치가 납땜재를 통해 외부기판에 접합될 때, 납땜 리플로우의 온도는 일반적으로 Pb를 포함하는 납땜재의 225℃로부터 240 내지 260℃의 온도로 고온화된다. 그 결과 상기한 문제가 더욱 심각해지게 된다.
따라서, 상기의 제반 문제점을 해결하기 위하여 제안된 것으로, 본 발명은 반도체칩, 리드프레임 및 전술한 히트싱크를 포함하며, 이들을 밀봉하도록 수지몰드 패키지가 둘러싸는 반도체장치에서 히트싱크와 수지몰드 패키지가 서로 분리되는 것을 효과적으로 방지하는데 그 목적이 있다.
상기 본 발명의 목적을 달성하기 위한 본 발명의 제1관점에 따른 반도체장치는, 히트싱크; 상기 히트싱크의 소정면에 장착되고 고정되는 IC칩; 상기 IC칩을 둘러싸는 위치에 제공되고, 상기 IC칩에 전기적으로 접속되는 리드프레임; 상기 히트싱크, IC칩, 및 리드프레임을 밀봉하기 위한 밀봉 몰드수지 패키지를 포함하며, 상기 히트싱크는, 상기 소정면과, 다른면 및 상기 소정면과 다른면 사이의 측면을 구비하고, 상기 소정면과 측면의 비표면적은 각각 1.35 이상으로 이루어진다.
본 발명은 실험을 통해 확인되었다. 상기 소정면과 측면은 각각 히트싱크의 일면과 측면이고, 또한 상기 측면은 소정면과 다른면(히트싱크의 다른면) 상의 측면으로, 실험결과, 소정면과 측면의 비표면적을 1.35 이상으로 설정함으로써, 몰드수지 패키지와 히트싱크 간의 접착강도는 향상될 수 있어 몰드수지 패키지와 히트싱크가 서로 분리되는 것을 효과적으로 방지할 수 있고, 수지의 크랙이 발생되는 것을 방지할 수 있다.
그러므로 IC 칩, 리드프레임 및 히트싱크를 포함하며, 이들을 밀봉하는 밀봉 몰드수지 패키지를 구비하는 반도체장치에서, 상기 몰드수지 패키지 및 히트싱크가 서로 분리되는 것을 효과적으로 방지할 수 있다.
또한 본 발명의 제2관점에 따른 반도체장치는, 상기 히트싱크가 측면으로부터 외측으로 돌출되는 돌출부를 구비하며; 상기 소정면과 측면 간의 경계와 돌출부 사이 위치에서의 히트싱크의 측면의 일 부위는 1.35 이상의 비표면적을 갖는 것을 특징으로 한다.
상기한 바와 같이 히트싱크의 측면에 제공되는 돌출부에 대하여, 소정면과 측면 간의 경계부와 돌출부 간의 위치에서 히트싱크의 측면의 일 부위의 비표면적을 1.35 이상으로 설정하는 것이 바람직하다.
본 발명의 제3관점에 따른 반도체장치는, 히트싱크; 상기 히트싱크의 소정면에 장착되고 고정되는 IC칩; 상기 IC칩을 둘러싸는 위치에 제공되고, 상기 IC칩에 전기적으로 접속되는 리드프레임; 상기 히트싱크, IC칩, 및 리드프레임을 밀봉하기 위한 밀봉 몰드수지 패키지를 포함하며, 상기 히트싱크는, 상기 소정면과, 다른면 및 상기 소정면과 다른면 사이의 측면을 구비하고, 적어도 상기 히트싱크의 소정면의 비표면적은 각각 1.35 이상으로 이루어진다.
본 발명은 실험을 통해 확인되었다. 실험결과, 적어도 히트싱크의 소정면의 비표면적을 1.35 이상으로 설정함으로써, 몰드수지 패키지와 히트싱크 간의 접착강도는 증가될 수 있어, 몰드수지 패키지와 히트싱크가 서로 분리되는 것을 효과적으 로 방지할 수 있고, 수지의 크랙발생이 방지될 수 있다.
상기 히트싱크의 소정면은 몰드수지 패키지와 히트싱크 간의 접착영역 대부분을 형성하는 면이다. 그러므로 적어도 히트싱크의 소정면의 비표면적을 1.35 이상으로 설정함으로써, 상기 몰드수지 패키지와 히트싱크 간의 접착강도는 증가될 수 있어 몰드수지 패키지와 히트싱크가 서로 분리되는 것을 효과적으로 방지할 수 있고, 수지의 크랙발생을 방지할 수 있다. 다시 말해서, 1.35 이상으로 설정될 필요가 있는 비표면적 부분은 히트싱크의 소정면 만으로 이루어진다.
그러므로 IC 칩, 리드프레임 및 히트싱크를 포함하며, 이들을 밀봉하는 밀봉 몰드수지 패키지를 구비하는 반도체장치에서, 상기 몰드수지 패키지 및 히트싱크가 서로 분리되는 것을 효과적으로 방지할 수 있다.
본 발명의 제1관점 내지 제3관점 중 어느 하나의 관점에 따른 반도체장치의 제4관점에 따르면, 상기 IC칩은 수지로 이루어진 접착제가 개재되어 그 수지 접착제를 통해 상기 히트싱크의 소정면에 장착 및 고정되는 것을 특징으로 한다.
상기 IC칩이 수지로 이루어진 접착제가 개재되어 그 수지 접착제를 통해 상기 히트싱크의 소정면에 장착 및 고정되기 때문에, 상기 히트싱크와 수지로 이루어진 접착제가 서로 분리되는 것을 효과적으로 방지할 수 있다.
제5 또는 제6관점에 따른 반도체장치에서는, 상기 몰드수지 패키지 및 접착제 모두는 에폭시계열의 수지로 이루어지는 것을 특징으로 한다.
본 발명의 제7관점에 따른 반도체장치는, 히트싱크; 상기 히트싱크의 소정면에 장착되고 고정되는 IC칩; 상기 IC칩을 둘러싸는 위치에 제공되고, 상기 IC칩에 전기적으로 접속되는 리드프레임; 상기 히트싱크, IC칩, 및 리드프레임을 밀봉하기 위한 밀봉 몰드수지 패키지를 포함하며, 상기 히트싱크의 일부분은 몰드수지 패키지의 외측으로 노출되고; 상기 리드프레임의 일부분은 외부리드로서 상기 몰드수지 패키지로부터 외측으로 돌출되고; 상기 히트싱크의 표면의 비표면적은 1.13 내지 1.32 범위의 값으로 설정되며; 상기 외부리드의 표면의 비표면적은 1.05 내지 1.20 범위의 값으로 설정되는 것을 특징으로 한다.
이러한 반도체장치는, 도4 및 도5에 나타낸 납땜기술을 적용하여 외부 프레임의 외부리드로서 몰드수지 패키지로부터 외부기판의 랜드로 돌출하는 외부리드를 부착시킴으로써 외부기판에 장착된다.
외부기판에 반도체장치의 장착공정에 있어, 상기 외부리드는 그 외부리드의 벤딩 또는 다른 원인으로 인하여 그의 정확한 위치가 변경될 수 있다.
이러한 문제를 해결하기 위하여, 본 실시예에 따른 반도체장치의 경우, 외부리드를 인식하도록 외부기판 상의 위치로부터 외부리드 및 외부기판으로 레이저 빔(laser beam)이 조사되고, 반사광량(reflected-light quantity)의 차이를 기초로 변경위치를 스캔한다.
상기 외부리드의 표면은 낮은 조도를 갖는 경면(shiny face)으로 각각 이루어질 수 있어, 외부리드의 반상광량을 증가시킴으로써 상기 리드 인식성은 향상될 수 있다. 그러나 상기 리드 프레임의 내부 리드는 외부리드와 동일한 공정으로 형성되고, 상기 내부 리드의 낮은 조도는 그 내부리드와 몰드수지 패키지 간의 접착력을 낮게 된다.
구체적으로 살펴보면, 상기 외부리드와 몰드수지 패키지 간의 접착강도를 확보하기 위하여, 상기 내부리드의 표면라프닝(surface roughening) 및 외부리드의 표면라프닝은 높은 비표면적을 제공할 수 있도록 증가되어야 한다. 그리고 내부리드와 몰드수지 패키지 간의 접착강도는 확보될 수 있지만, 상기 외부리드의 반사광량은 증가된 조도로 인하여 감소된다.
이러한 관점으로부터 볼 때, 외부리드의 리드 인식성과 내부리드와 몰드수지 패키지 간의 접착강도 모두를 확보할 수 있는 표면라프닝을 발견하기 위한 연구를 더 실행하였다. 상기 내부리드와 몰드수지 패키지 간의 접착강도는 히트싱크와 몰드수지 패키지가 서로 분리되지 않는 목적으로 확보된다. 또한 상기 히트싱크의 표면라프닝은 다음 사항을 고려하여 연구되었다.
이러한 방식의 반도체장치에서, 히트싱크의 일부분은 몰드수지 패키지의 외측으로 노출되어, 히트싱크로부터 방열성을 확보하는 구성을 형성한다. 그러나 이러한 반도체장치의 몰드수지 패키지를 형성하는 과정에서, 상기 히트싱크의 노출면에 수지 버(resin burr)가 접착되어 방열을 방해하는 문제가 발생된다.
상기 히트싱크가 몰드수지 패키지로부터 분리되는 것을 방지하기 위하여 상기 히트싱크의 노출부가 표면라프닝될 경우, 특히 수지 버가 발생되는 양은 반대로 최대로 되고, 히트싱크의 노출부로의 수지 버의 접착강도는 증가되어 수지 버의 제거는 어렵게 된다.
본 발명의 발명자에 의하여 실행된 조사결과에 따라 제7관점에 따른 반도체장치에서 히트싱크의 비표면적을 1.13 내지 1.32 범위의 값으로 설정함으로써, 접 착강도는 확보될 수 있어 몰드수지 패키지와 히트싱크가 서로 분리되는 것을 효과적으로 방지할 수 있고, 히트싱크의 노출부에 수지 버의 형성을 적절히 방지할 수 있다.
상기 히트싱크의 비표면적이 1.13보다 작은 값으로 설정될 경우, 접착강도는 몰드수지 패키지와 히트싱크가 서로 분리되는 것을 방지하는데 충분히 크지 않게 되어 몰드수지 패키지와 히트싱크는 서로 쉽게 분리될 있다. 한편 상기 히트싱크의 비표면적이 1.32보다 큰 값으로 설정될 경우, 접착강도는 과도하게 커져 히트싱크의 노출면에 수지 버가 발생하게 되고 그 수지 버의 제거는 어렵게 된다.
또한 제7관점에 따른 반도체장치에서 외부리드의 비표면적을 도27에 나타낸 데이터에 따라 1.05 내지 1.20 범위의 값으로 설정함으로써, 내부리드의 비표면적은 외부리드의 비표면적과 거의 동일하기 때문에, 외부리드의 리드 인식성 및 내부리드와 몰드수지 패키지 간의 접착강도 모두는 충분하게 확보될 수 있다.
상기 외부리드의 비표면적이 1.05 보다 작은 값으로 설정될 경우, 내부리드의 비표면적은 1.05보다 작은 값으로 설정될 뿐만 아니라 내부리드와 몰드수지 패키지 간의 접착강도는 몰드수지 패키지와 내부리드가 서로 분리되는 것을 방지하기에 충분히 크지 않다. 그 결과 상기 몰드수지 패키지와 내부리드는 서로 쉽게 분리될 수 있다.
한편 제7관점에 따른 반도체장치에서 외부리드의 비표면적을 1.05 내지 1.20 범위의 값으로 설정함으로써, 내부리드와 몰드수지 패키지 간의 접착은 히트싱크와 몰드수지 패키지 간의 접착을 확보하기 위한 비표면적 보다 작은 비표면적으로 확 보될 수 있다.
그러나 상기 외부리드의 비표면적이 1.20보다 큰 값으로 설정될 경우, 외부리드에 의하여 반사되는 광량은 충분하지 않게 되어 외부리드의 리드 인식성은 확보될 수 없다.
제7관점에 따르면, 히트싱크, IC칩, 리드프레임 및 이들을 밀봉하는 밀봉 몰드수지 패키지를 포함하는 반도체장치에서, 상기 히트싱크의 비표면적은 1.13 내지 1.32 범위의 값으로 설정되고, 상기 외부리드의 비표면적은 1.05 내지 1.20 범위의 값으로 설정되어, 상기 반도체장치는 히트싱크와 몰드수지 패키지가 서로 분리되는 것을 효과적으로 방지하기에 충분히 큰 접착 강도를 확보할 수 있고, 히트싱크의 노출면에 수지 버가 접착되는 것을 적절히 방지할 수 있을 뿐만 아니라 외부리드의 인식성 및 내부리드와 몰드수지 패키기 간의 접착강도 모두를 만족할 수 있다.
본 발명의 제8관점에 따르면, 제7관점에 따른 반도체장치는, 상기 히트싱크의 표면으로부터 돌출되고 상기 몰드수지 패키지로 삽입되는 돌출부를 갖는 구성을 구비할 수 있다. 그러므로 상기 몰드수지 패키지와 히트싱크 간의 접착강도는 증대될 수 있다.
본 발명의 제9관점에 따르면, 제7관점 또는 제8관점에 따른 반도체장치는, 상기 IC칩이 수지로 이루어진 접착제가 개재되어 그 수지 접착제를 통해 상기 히트싱크에 부착 고정되는 구성을 구비할 수 있다.
본 발명의 제10관점에 따르면, 제9과점에 따른 반도체장치는, 상기 접착제가 에폭시계열의 수지로 이루어지는 구성을 구비할 수 있다.
제11관점에 따르면, 제7관점 내지 제10관점에 따른 반도체장치는, 상기 몰드수지 패키지가 에폭시계열의 수지로 이루어지는 구성을 구비할 수 있다.
본 발명의 추가적인 목적들, 특징들 및 장점들은 다음의 상세한 설명 및 첨부도면으로부터 보다 명료하게 이해될 수 있다.
첨부도면을 참조하여 본 발명의 실시예를 설명한다. 상세한 설명에서, 도면에 나타낸 동일 또는 동등한 구성요소는 간략하게 설명하기 위하여 동일한 도면부호를 부여하였다.
도1a는 제1실시예에 따른 수지몰드 패키지타입(resin-mold package type)의 반도체장치(100)의 단면구성을 개략적으로 나타낸 것이다. 도1b는 도1a의 원형 내의 A 부분을 나타낸 확대도이다. 반도체장치(100)는 예를 들어 QFP(Quad Flat Package) 및 SOP(Small Outline Package)에 적용될 수 있다.
히트싱크(heat sink)(10)는 뛰어난 방열성을 갖는 재료로 이루어진다. 이러한 재료의 예로서, 구리(Cu), 철(Fe), 몰리브덴(Mo), 42합금(42 alloy) 및 코바(Kovar)와 같은 금속이다. 일반적으로 상기 히트싱크(10)는 사각 플레이트(rectangular plate)로 형성된다. 본 실시예에서 히트싱크는 구리로 이루어지는 플레이트이다.
또한 도1a에 나타낸 바와 같이, 상기 히트싱크(10)는 소정면(11), 다른면(12), 및 상기 소정면(11)과 다른면(12) 사이의 측면(13)을 구비한다. 상기 측면(13)은 몰드수지 패키지(60)와 히트싱크(10) 간의 접착강도를 증대시키기 위하여 돌출부(코이닝(coining)(14)를 구비한다. 상기 돌출부(14)를 갖는 히트싱크(10)는 프레스제조공정(press fabrication process) 등에서 형성될 수 있다.
반도체칩으로 제공되는 IC칩(20)은 상기 히트싱크(10)의 소정면(11)에 장착된다. 상기 IC칩은 실리콘기판(silicon substrate)으로 이루어진다. 상기 IC칩(20)에서 트랜지스터와 같은 장치는 반도체프로세스 기술을 통해 형성된다.
본 실시예에서, 상기 IC칩(20)은 수지로 이루어지는 접착제(30)가 개재되어 상기 히트싱크(10)의 소정면(11)에 견고하게 부착된다.
상기 접착제(30)는 뛰어난 열전도성을 갖는 수지로 이루어진다. 예를 들어 열전도성이 뛰어난 수지는 에폭시계열의 수지, 폴리이미드(polyimide) 수지 및 실리콘계열의 수지가 있다. 구체적으로 상기 접착제(30)는 전기전도성 접착제로 제조된다. 본 실시예에서 상기 접착제(30)는 에폭시계열의의 수지와 혼합된 은 필라(Ag filler)로 조성된 실버 페이스트(silver paste)로 이루어진다.
상기 히트싱크(10)의 둘레로 위치되는 리드프레임(lead frame)(40)은 구리 또는 42합금으로 불리는 금속 등으로 이루어지는 각각의 리드를 구비한다. 상기 IC칩(20)과 리드프레임(40)은 금 또는 알루미늄과 같은 금속으로 이루어지는 각각의 와이어(50)에 의해 전기적으로 서로 접속된다.
따라서 몰드수지 패키지(60)는 상기 히트싱크(10), IC칩(20), 리드프레임(40) 및 와이어(50)를 밀봉하고, 상기 히트싱크(10), IC칩(20), 리드프레임(40) 및 와이어(50)를 둘러싼다. 상기 히트싱크(10)의 다른면(12)은 히트싱크(10)의 방열성을 증가시키기 위하여 몰드수지 패키지(60)의 외부로 노출된다.
상기 몰드수지 패키지(60)는 에폭시계열의 수지와 같은 일반적인 몰드재료로 이루어진다. 구체적으로, 상기 몰드수지 패키지(60)는 전형적으로 열팽창률을 조절하기 위한 실리카(silica)와 같은 필라를 함유하는 에폭시계열의 수지로 이루어진다.
이러한 반도체장치(100)의 경우, 본 실시예에서는 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도뿐만 아니라, 히트싱크(10)와 수지로 이루어지는 접착제(30) 간의 접착강도를 확보하기 위하여, 소정면(11)과 다른면(12) 사이의 측면(13)및 소정면(11)은 1.35 이상의 비표면적을 가지며, 여기에서 소정면(11), 다른면(12) 및 측면(13)은 상기 히트싱크(10)의 면들이다.
보다 구체적으로 본 실시예에서는, 도1a에 나타낸 보와 같이, 상기 히트싱크(10)는 상기 측면(13)으로부터 돌출되는 돌출부(14)를 구비한다. 상기 소정면(11)과 측면(13) 간의 경계와 돌출부(14) 사이의 위치에서 히트싱크(10)의 측면(13)의 일 부위는 1.35 이상의 비표면적을 갖는다.
1.35 이상의 비표면적을 갖는 부위로서 히트싱크(10)에 속하는 부위는 도1a에서 해칭선으로 해칭된 부분(H1)으로 나타내었다. 상기 히트싱크(10)에서, 적어도 그 부위(H1)의 비표면적은 1.35 이상으로 이루어지는 것이 바람직하다.
보다 구체적으로 히트싱크(10)에 비표면적을 1.35 이상으로 설정하기 위하여 상기 히트싱크(10)를 표면라프닝(surface roughening)할 필요가 있다.
본 실시예에서는, 도1b에 나타낸 바와 같이, 상기 히트싱크(10) 표면은 도금처리(plating process)된다. 상기 히트싱크(10)의 모재(10a)에, 표면라프닝 니켈 플레이트(roughened Ni plate)(10b), 얇은 납(Pb) 플레이트(10c) 및 얇은 금(Au) 플레이트(10d)가 순차적으로 형성된다. 본 실시예에서 상기 모재(10a)는 구리(Cu)로 이루어진다.
상기 표면라프닝 Ni 플레이트(10b)의 표면 형태는 얇은 Pb 플레이트 및 얇은 Au 플레이트(10d) 필름(film)이 연속적으로 커버되는데, 플레이트 필름의 최상측 표면(즉, 히트싱크(10)의 표면)은 거친 형태를 갖는 방식으로 히트싱크(10)에 위치된다.
이러한 형태의 히트싱크(10)를 형성하도록 상기 히트싱크(10)는 모재(10a)의 프레스제조공정을 통해 형성될 수 있고, 상기 모재(10a)의 표면에 히트싱크(10) 단편 하나씩 또는 복수개의 일련의 히트싱크(10) 단면을 연속적으로 도금처리될 수 있다.
상기 플레이트 필름(10b,10c, 10d)을 표면라프닝시키는 방법은 일반적으로 공지된 방법이다. 전기분해 제조공정 또는 비전기분해 제조공정의 일부분으로서 상기 표면라프닝 Ni 플레이트(10b)를 형성하는 공정에서, 예를 들면 표면라프닝 Ni 플레이트(10b)는 전형적으로 전류밀도(current density) 또는 공정에서 사용되는 약제 조성을 조절함으로써 표면라프닝될 수 있다.
상기한 바와 같이, 플레이트 표면을 라프닝시키는 방법으로서, 전류밀도 및 도금액체 조성과 같은 도금조건이 전기분해제조공정 또는 비전기분해 제조공정에서 실행됨에 따른 방법이 적용된다. 그러나 이러한 방법 대신에, 플레이트의 표면은 도금공정 후 에칭 및/또는 샌드-블라스팅(sand-blasting) 공정을 실행함으로써 표면라프닝될 수 있다.
본 실시예에서 상기 히트싱크(10)의 표면라프닝 방법은 상기한 플레이트 표면을 거칠게 하는 방법과 다른 방법으로 이루어질 수 있다. 상기 히트싱크(10)의 다른 표면라프닝방법을 도2a 및 도2b를 참조하여 설명한다.
도2a 및 도2b에 나타낸 표면라프닝방법(surface-roughening method)은 상기 히트싱크(10)의 재료를 직접 표면라프닝시키는 방법이다. 보다 구체적으로, 도2a는 모재(10a)가 표면라프닝되고 히트싱크(10)에 도금처리되지 않는 일반적인 표면라프닝방법을 나타낸 것이다. 반면에 도2b는 히트싱크(10)를 형성하기 위해 모재(10a)가 표면라프닝되고, 플레이트(10b, 10c, 10d)가 모재(10a)에 놓여지는 일반적인 표면라프닝방법을 나타낸 것이다.
상기 히트싱크의 재료를 직접적으로 표면라프닝시키는 구체적인 표면라프닝방법은 표면라프닝 연마(roughening abrasion)기술 또는 샌드-블라스팅기술과 같은 기계적인 제조방법, 화학품을 사용하는 에칭방법 및 레이저빔 등 사용하는 가열방법을 포함한다.
상기 히트싱크의 모재(10a)의 표면에 형성되는 필름은 플레이트 이외의 필름으로 이루어질 수 있다. 상기 히트싱크(10)의 모재(10a) 표면에 형성되는 필름의 예로서 증착필름(evaporation film), CVD 필름 및 인쇄방법에 의해 형성된 필름이 있다.
도1b에 나타낸 예에서, 상기 히트싱크(10)의 표면에 형성되는 플레이트는 3층 구조, 즉 표면라프닝 Ni 플레이트(10b), 얇은 Pb 플레이트(10b) 및 얇은 Au 플레이트(10d)로 이루어진다. 그러나 도3에 나타낸 바와, 표면라프닝 Ni 플레이 트(10b) 층은 얇은 Pb 플레이트(10b) 및 얇은 Au 플레이트(10d)의 형성 없이 단독으로 형성될 수 있다.
도4에 나타낸 바와 같이, 상기 얇은 Pb 플레이트(10c) 및 얇은 Au 플레이트(10d)는 상기 히트싱크(10)가 납땜공정을 통해 반도체장치(100)에 장착될 경우 납땜 결합성을 확실히 하기 위한 플레이트이다.
다시 말해서, 상기 히트싱크(10)의 표면 구성은 상기 패키지의 적용에 따라 선택될 수 있다. 예를 들어 납땜공정이 요구될 경우, 금(Au), 은(Ag) 및 납(Pb) 플레이트가 형성된다.
반면에 후술되는 도5에 나타낸 바와 같이, 히트싱크(10)의 표면에 기능성 필름의 형성이 요구되지 않을 경우, 도3에 나타낸 Pb 플레이트(10c) 및 얇은 Au 플레이트(10d)의 형성 없이 단지 표면라프닝 Ni 플레이트(10b)만 형성될 수 있다. 또한, 이 경우 선택적으로 도2a에 나타낸 바와 같이 히트싱크(10)의 모재(10a)만을 표면라프닝시킬 수 있다.
상기 반도체장치(100)에서 일체형으로 견고하게 형성되도록 표면라프닝 면을 갖는 상기 히트싱크(10) 및 상기 리드프레임(40)이 크림핑(crimp)되고, 용접되며, 본딩된 후, 상기 IC칩(20)은 수지로 이루어진 접착제(30)가 개재되어 그 수지접착제(30)를 통해 히트싱크(10)에 장착되고, 상기 IC칩(20)과 리드프레임(40)을 연결시키는 와이어-본딩공정이 실행된다. 그런 다음, 수지몰드공정이 실행되고, 컷팅공정에 의해 리드프레임(40)이 형성되며, 다른 공정이 실행되어 최종적으로 반도체장치(100)를 얻게 된다.
따라서 도4에 나타낸 바와 같이, 상기 반도체장치(100)는 외부기판(200)에 장착된다. 상기 외부기판(200)은 일반적인 세라믹 인쇄기판이다. 상기 리드프레임(40)은 외부기판(200)에 제공되는 랜드(land)(210)에 위치된다.
상기 히트싱크(10)의 다른면(12)은 그 다른면(12)과 랜드(210)사이에 위치되는 납땜(220)에 의해 랜드(210)와 접합된다. 따라서 도4에 나타낸 장착구성에서, 열은 히트싱크(10)의 다른면(12)으로부터 상기 외부기판(200)으로 효과적으로 방출된다.
본 실시예에서, 상기 납땜재(soldering stuff)(220)는 실질적으로 납(Pb)을 포함하지 않는 각각의 무연화 납땜재(Pb-free soldering)이다. 그 결과 솔더 리플로어(re-flow)의 온도는 납을 포함하는 일반적인 납땜재의 225℃ 온도로부터 240℃ 내지 260℃의 고온으로 증가한다.
실제적인 무연화 납땜재로서. 예를 들어 Sn-Ag(Ag 3.4)계열의 납땜재 또는 Sn-Ag-Cu계열의 납땜재가 납땜공정에서 사용될 수 있다. 상기 Sn-Ag-Cu계열의 납땜재로서, 1 내지 4 범위의 Ag 및 0 내지 1 범위의 Cu를 갖는 재료가 사용될 수 있다. 보다 구체적으로 예를 들면, Sn-Ag-Cu계열의 납땜재로서 3Ag-0.5Cu 또는 3.5Ag-0.7Cu의 재료가 사용될 수 있다.
그리고, 도5에 나타낸 바와 같이 상기 반도체장치(100)는 상측이 하부로 향한 상태로 외부기판(200)에 장착될 수 있다. 이와 같이 향하는 반도체장치(100)에서, 외부리드는 도1 및 도4에 나타낸 리드 벤딩 측에 대향하는 측으로 벤딩된다. 또한 이 경우, 상기 외부리드는 외부리드와 랜드(21) 사이에 각각 개재되는 납땜 재(220)를 통해 외부기판(200)의 각 랜드(210)에 접합된다.
한편, 상기 히트싱크(10)의 다른면(12)은, 접착제(310) 및 다른면(12)과 케이스(300) 사이에 개재되는 납땜재(220)를 통해 상기 외부기판(200)의 반대측 케이스와 접합된다. 따라서, 도5에 나타낸 장착구성에서, 열은 상기 히트싱크(10)의 다른면(12)으로부터 케이스(300)로 보다 효율적으로 방출된다.
그리고, 전술한 바와 같이 본 실시예에서, 반도체장치(100)의 일 부위로서 도1a에 나타낸 부위(H1)는 1.35 이상의 비표면적을 갖는다. 상기 부위(H1)는 히트싱크(10)의 소정면(11) 및 측면(13)을 포함한다. 1.35 이상의 비표면적 갖는 이유는 하기와 같다.
먼저, 수지 분리를 방지할 수 있는 경우까지 상기 히트싱크(10)의 일 부위를 명확히 하도록 연구를 수행하였다. 수지 크랙의 발생빈도는 상기 히트싱크(10)와 수지 간의 분리량에 많은 영향을 받는다. 이 경우 상기 수지는 몰드수지 패키지(60) 및 수지로 이루어진 접착제(30)이다. 이에 대하여 히트싱크(10)와 몰드수지 패키지(60) 간의 분리 길이 뿐만 아니라 히트싱크(10)와 수지 접착제(30) 간의 분리 길이로 인하여 어느 정도로 많은 응력(stress)변화가 야기되는지에 대한 분석을 수행하였다.
분석결과는 다음과 같은 사실을 나타낸다. 수지의 분리가 히트싱크(10)의 소정면(11)으로부터 측면(13) 범위 영역 전체를 걸쳐 방지될 수 있을 경우, 돌출부(14)의 하부에서 발생되는 상당한 응력은 실제적으로 감소될 수 있다. 다시 말해서 본 실시예의 경우, 히트싱크(10)의 소정면(11)으로부터 돌출부(14) 상부 까지의 범위 영역 전체에 걸쳐 수지의 분리가 방지될 있는 경우, 돌출부(14)의 하부에서 발생되는 상당한 응력은 실제적으로 감소될 수 있다. 따라서 수지 분리의 방지는 도1a에 나타낸 부위(H1)의 영역에 대해서만 실행할 필요가 있다. 다시 말해서, 이 영역에서 상기 히트싱크(10)의 표면은 라프닝될 필요가 있다.
본 발명에 따른 발명자는 히트싱크(10)의 표면의 조도를 나타내기 위한 인디케이터(indicator)로서 히트싱크(10)의 비표면적에 주의를 기울였다.
이와 같은 비표면적은 AFM(Atomic Force Microscope)를 사용하여 측정할 수 있다. 도6은 전술한 방법중 하나를 적용하여 표면라프닝된 히트싱크(10)의 표면형태를 나타낸 것이다. 이와 같은 도면은 스캐닝 전자현미경(scanning electron microscope)을 사용하여 관찰된 이미지결과를 모델링하여 얻은 것이다.
도6에 나타낸 바와 같이, 전술한 방법 중 하나의 방법에 의하여 표면라프닝된 히트싱크(10)의 표면은 상향으로 돌출한 뾰족한 삼각피라미드로 이루어진 불균일한 형태를 갖는다. 상기 비표면적은 고르지 않은 표면의 실제면적과 히트싱크(10)의 평평한 표면적에 대한 비율로 정의된다.
보다 구체적으로, 상기 비표면적은 하기와 같이 정의된다. 도6에 나타낸 사각형의 측부길이를 a와 b로 가정한다. 이 경우 편평한 표면의 범위는 a×b이다. 상기 비표면적은 a×b 면적에 의하여 불균일한 면적의 실제 면적을 나눈 결과로서 얻어진 미분으로 정의된다. 이러한 비표면적은 원자력간 현미경(AFM: Atomic Force Microscope)을 사용하여 이미지처리과정을 수행함으로써 발견될 수 있다.
상기 히트싱크(10)의 비표면적과 수지의 접착 특성에서의 결과를 조사하였 다. 도7, 도8, 도9 및 도10은 조사 결과를 각각 나타낸 그래프이다. 본 조사에서, Cu가 모재(base material)로 사용되고, 도1b에 나타낸 바와 같이 플레이트에 의하여 표면라프닝된 히트싱크(10)가 본 조사의 대상물로서 사용된다. 수지 접착제(30)로서 제공되는 Ag 페이스트 및 몰드수지 패키지(60)는 모두 에폭시계열의 수지이다.
도7은 히트싱크(10)의 비표면적과 히트싱크(10)와 몰드수지 패키지(60)간의 접착강도 사이의 관계에 대하여 조사한 결과를 나타낸 그래프이다. 접착강도는 상온(normal temperature)과 260℃에서 실행된 시험결과를 나타낸 것이다.
이 경우 단위로서는 비표면적에 대한 접착강도로서 퓨린-컵(purine-cup)강도(단위: MPa)가 적용된다. 상기 퓨린-컵 강도는, 퓨린-컵과 같은 형태를 갖는 수지몰드 패키지(60)가 히트싱크(10)의 표면에 밀착되게 부착되는 상태에서의 전단응력(shear strength)이다.
도7에 나타낸 바와 같이, 상온 및 260℃ 온도 모두에서, 히트싱크(10)의 비표면적이 1.35보다 크게 설정되면 접착강도는 대폭 증가된다.
도8은 히트싱크의 비표면적과 분리율(detachment rate) 간의 관계에 대하여 시험한 조사결과를 나타낸 그래프이다. 상기 분리율은 히트싱크(HS)(10)와 수지몰드 패키지(60)가 서로 분리되는 비율이다. 이러한 분리율을 수지/HS 분리율로 약칭한다. 한편 도9는 히트싱크(10)의 비표면적과 분리율 간의 관계에 대하여 시험한 조사결과를 나타낸 그래프이다. 그러나 이 경우 상기 분리율은 히트싱크(10)와 수지접착제(30)가 서로 분리되는 비율이다. 이러한 분리율을 Ag페이스트/HS 분리율로 약칭한다.
도8 및 도9에 나타낸 조사결과는, 반도체장치(100)가 30℃온도 및 70%의 습도에서 264시간 동안 실행된 습도흡수(moisture absorption) 과정을 거친 후, 상기 반도체장치(100)는 리플로우 온도에 대응하는 263℃ 온도에 노출되는 시험으로부터 얻은 것이다. 그런 다음, SAT(초음파검사장치(ultrasonic damage-searching apparatus)를 사용하여 검사하였다.
도8 및 도9에서 나타낸 조사결과는, 1.35보다 큰 비표면적을 갖는 히트싱크(10)의 경우, 수지몰드 패키지(60)와 히트싱크(10) 간의 분리 및 수지접착제(30)와 히트싱크(10) 간의 분리는 효과적으로 방지될 수 있다.
도10은 히트싱크(10)의 비표면적과 몰드수지 패키지(60)의 수지 크랙 발생 간의 관계에 대하여 시험한 조사결과를 나타낸 그래프이다. 도10에 나타낸 조사결과는, 반도체장치(10)가 30℃온도 및 70%의 습도에서 264시간 동안 실행된 습도흡수 과정을 거친 후, -65℃ 및 150℃ 온도에서 1000회의 열냉사이클이 가해지기 전 리플로우 온도에 대응하는 263℃ 온도에 노출되는 시험으로부터 얻어진 것이다. 그런 다음, 상기 수지 크랙 발생 상태는 SAT를 사용하여 검사하였다.
도10에 나타낸 바와 같이, 수지 크랙 발생율은 비표면적이 1.35보다 큰 경우에 있어 제로(O)가 된다. 그러므로 히트싱크(10)의 부위(H1)의 비표면적을 1.35이상으로 설정함으로써 수지 분리는 방지될 수 있고, 수지 크랙 또한 방지될 수 있다.
따라서 이러한 시험결과에 의거하여 본 실시예는, 히트싱크(10); 상기 히트 싱크(10)의 소정면에 장착되고 고정되는 반도체칩으로서 제공되는 IC 칩(20); 상기 IC칩(20)을 둘러싸는 위치에 제공되고 그 IC 칩(20)에 전기적으로 접속되는 리드를 구비하는 리드프레임(40); 및 상기 히트싱크(10), IC칩(20) 및 리드프레임(40)을 밀봉하는 밀봉 수지몰드 패키지(60)를 포함하며, 상기 히트싱크(10)의 소정면(11)과 측면(13)의 비표면적은 각각 1.35 이상인 것을 특징으로 하는 반도체장치(100)를 제공한다.
이러한 특징을 갖는 반도체장치(100)와 관련하여, 상기 히트싱크(10)의 소정면(11)과 측면(13)의 비표면적은 1.35 이상으로 이루어져 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도 및 히트싱크(10)와 수지접착제(30) 간의 접착강도는 증가되어 수지 분리는 방지되고 또한 수지 크랙도 방지될 수 있다.
그러므로 본 실시예에 따르면, 히트싱크(10), IC칩(20), 리드프레임(40) 및 이들을 밀봉하는 밀봉 몰드수지 패키지(60)를 구비하는 반도체장치(100)에서, 히트싱크(10)와 몰드수지 패키지(60) 간의 분리뿐만 아니라 히트싱크(10)와 수지접착제(30) 간의 분리는 효과적으로 방지될 수 있다.
구체적으로, 도1a에 나타낸 바와 같이 본 실시예에 따른 반도체장치(10)에서, 상기 히트싱크(10)는 그 히트싱크(10)의 측면(13)으로부터 외측으로 돌출하는 돌출부(14)를 구비한다. 또한 상기 측면(13)과 소정면(11) 간의 경계부와 돌출부(14) 사이 히트싱크(10) 측면(13)에서의 부재의 비표면적은 1.35 이상으로 이루어진다.
변형예
도1a에 나타낸 반도체 장치(100에서, 반도체칩으로서 제공되는 IC칩(20)은 수지로 이루어진 접착제(30)를 통해 히트싱크(10)의 소정면(11)에 장착 고정되고, 상기 수지접착제(30)가 개재되어 소정면(11)과 결합됨으로써 상기 히트싱크(10)와 수지접착제(30)간의 분리는 효과적으로 방지될 수 있다.
수지재로 이루어진 접착제(30)가 개재되고 그 수지접착제(30)를 통해 히트싱크(10)의 소정면(11)에 장착되어 소정면(11)과 결합되는 것 대신에, 상기 IC칩(20)은 납땜공정을 통해 소정면(11)에 장착될 수 있다.
이 경우 히트싱크(10)와, 수지재로 이루어진 접착제(30)간의 분리에 의하여 발생되는 문제는, 반도체장치(100)에서 히트싱크(10)와 몰드수지 패키지(60)가 서로 분리되는 것을 효과적으로 방지하는 결과가 존재하지 않는 경우라도 해결될 수 있다.
또한 도1a에 나타낸 반도체장치(100)는 예를 들면 QFP 및 SOP에 적용가능한 구성을 제공한다. 그러나 본 실시예에 따른 히트싱크(10)가 적용될 수 있는 반도체장치는 특정한 패키지 구성 및 패키지 사이즈에 한정되지 않는다.
도11은 본 실시예에 따른 히트싱크(10)가 적용될 수 있는 반도체장치로서 제공되도록 리드프레임이 채용된 QFN(Quad Flat Non-Leaded) 패키지를 구비한 반도체장치의 단면구성을 개략적으로 나타낸 도면이다.
이 경우 상기 리드프레임(40)은 외측 리드를 구비하지 않는다. 대신에 리드프레임(40)의 각 리드는 그 리드의 내부 바닥면이 몰드수지 패키지(60)의 외측으로 노출되는 절반 몰드된(half-mold) 구성을 갖는다.
도12는 본 실시예에 따른 히트싱크(10)가 적용될 수 있는 반도체장치로서 제공되는 파워모듈(power module)의 단면구성을 개략적으로 나타낸 도면이다.
이 경우 소정면(11)과 함께 수지재로 이루어진 수지 접착제(30)가 개재되어 접착제(30)를 통해 히트싱크(10)의 소정면(11)에 IC칩(20)이 장착되며, IC칩(74)과 칩 구성요소를 장착하기 위하여 사용되는 기판(70)은 그 기판(70)과 소정면(11) 사이에 개재되는 수지 접착제(30)를 통해 히트싱크(10)의 소정면(11)에 위치된다.
또한 도11 및 도12에 나타낸 반도체의 경우에는, 히트싱크(10)의 소정면(11)과 측면(13)의 비표면적이 각각 1.35 이상으로 이루어져, 히트싱크(10)와 몰드수지 패키지(60)간의 분리뿐만 아니라 히트싱크(10)와 수지접착제(3)간의 분리는 효과적으로 방지될 수 있다.
제2실시예
제1실시예에서, 히트싱크(10)의 소정면(11)과 측면(13)의 비표면적은 전술한 바와 같이 1.35 이상으로 이루어진다.
상기 소정면(11)과 측면(13)이 표면라프닝되도록 히트싱크(10)의 소정면(11)과 측면(13)의 비표면적을 1.35이상으로 설정함으로써, 히트싱크(10)와 몰드수지 패키지(60) 간의 분리뿐만 아니라 히트싱크(10)와 수지접착제(30) 간의 분리는 비표면적과, 접착강도 및 분리율 간의 관계인 도7, 도8 및 도9에 나타낸 시험 실행을 통해 알 수 있듯이 효과적으로 방지될 수 있다.
상기 히트싱크(10)의 소정면(11)은 몰드수지 패키지(60)로 노출되는 접착영 역뿐만 아니라 수지접착제(30)로 노출되는 접착영역 대부분을 형성하는 면이다. 그러므로 히트싱크(10)의 소정면(11)만의 비표면적을 1.35 이상으로 설정함으로써 히트싱크(10)의 분리를 방지하는 효과를 제공할 수 있는 상태도 가능하다.
전술한 내용을 기초하여 제2실시예에 따른 반도체장치는, 히트싱크(10); 상기 히트싱크(10)의 소정면에 장착되고 고정되는 반도체칩으로서 제공되는 IC칩(20); 상기 IC칩(20)을 둘러싸는 위치에 제공되고 그 IC칩(20)과 전기적으로 접속되는 리드를 구비한 리드프레임(40); 및 상기 히트싱크(10), IC칩(20), 및 리드프레임(40)을 밀봉하는 밀봉 몰드수지 패키지(60)를 포함하며, 상기 히트싱크(1O)의 소정면(11) 만의 비표면적이 1.35 이상으로 이루어지도록 하는 것을 특징으로 한다.
상기 히트싱크(10)의 소정면(11)만의 비표면적을 1.35 이상으로 설정함으로써, 히트싱크(10)와 몰드수지 패키지(50) 간의 접착강도는 증가될 수 있어 히트싱크(10)와 몰드수지 패키지(60) 간의 분리는 효과적으로 방지될 수 있고, 또한 수지크랙도 방지될 수 있다.
또한 본 실시예의 경우, 히트싱크(10)의 소정면(11) 만의 비표면적을 1.35 이상으로 이루어진다. 그러나 상기 히트싱크(10)의 측면(13)의 비표면적도 앞서 설명한 제1실시예의 경우와 같이 1.35 이상으로 설정될 수 있다.
그러므로 전술한 내용을 기초하여, 히트싱크(10); 상기 히트싱크(10)의 소정면(11)에 장착 고정되는 반도체칩으로서 제공되는 IC칩(20); 상기 IC칩(20)을 둘러싸는 위치에 제공되고 그 IC칩(20)에 전기적으로 접속되는 리드를 구비하는 리드프 레임(40); 및 상기 히트싱크(10), IC칩(20), 및 리드프레임(40)을 밀봉하는 밀봉 수지몰드 패키지(60)를 포함하며, 상기 적어도 히트싱크(10)의 소정면(11)의 비표면적은 1.35 이상으로 설정되는 것을 특징으로 하는 반도체장치를 제공할 수 있다.
그러므로 상기 히트싱크(10)의 소정면(11)의 비표면적을 1.35 이상으로 설정함으로써, 상기 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도는 증가되어 상기 히트싱크(10)와 몰드수지 패키지(60) 간의 분리는 효과적으로 방지되며, 수지크랙도 방지될 수 있다.
그 결과 본 실시예에 따르면, 히트싱크(10), IC칩(20), 리드프레임(40), 및 이들을 밀봉하는 밀봉 몰드수지 패키지(60)를 포함하는 반도체장치에서, 상기 히트싱크(10)와 몰드수지 패키지(60) 간의 분리는 효과적으로 방지될 수 있다.
이러한 실시예에 따른 히트싱크(10)를 첨부도면을 참조하여 보다 상세히 설명한다. 도13은 제2실시예에 따른 히트싱크(10)의 단면구성을 개략적으로 나타낸 도면이다.
본 실시예의 경우 도13에 나타낸 히트싱크(10)는 제1실시예에 따른 반도체 장치에 대한 도면들에 나타낸 반도체장치(100)에 적용된다.
보다 구체적으로, 본 실시예에 따르면, 도13에 나타낸 히트싱크(10)는 도1, 도4, 도5, 도11 및 도12에 나타낸 각 반도체장치에 채용된 히트싱크(10)를 대신한다. 이는 본 실시예에 따른 히트싱크(10)와 다른 실시예에 따른 히트싱크(10) 간의 차이점만을 중점으로 설명하기 위한 것이다.
도13에 나타낸 바와 같이, 본 실시예에 따른 히트싱크(10)에서, 상기 히트싱 크(10)의 소정면(11)만이 1.35 이상의 비표면적을 제공하도록 표면라프닝되어, 상기 소정면(11)과 함께 수지로 이루어진 수지접착제(30)가 개재되어 그 수지접착제(30)를 통해 히트싱크(10)에서 IC칩(20)을 장착하도록 사용되는 면으로서 제공된다.
상기 히트싱크(10)는 제1실시예의 히트싱크와 유사한 대략 사각플레이트를 구비할 수 있다. 상기 히트싱크(10)는 소정면(11)과 다른면(12) 사이에 사각플레이트 형태를 갖는 모재(10a)를 포함한다. 도13에 나타낸 바와 같이, 플레이트 층(10b, 10c, 10d, 10e)은 소정면(11)의 측면을 형성하고, 플레이트 층(10c, 10d, 10e)은 다른면(12)의 측면을 형성한다.
상기 모재(10a)는 금속재 예를 들면 Cu 또는 Fe계열로 이루어진다. 일반적으로 그 플레이트의 두께는 0.5mm 내지 0.2mm 범위의 값으로 설정될 수 있다. 이하 상기 모재(10a)의 플레이트 구성을 설명한다.
상기 히트싱크(10)의 소정면(11)의 측면에서는, Ni 플레이트(10e), 얇은 Pd 플레이트(10c), 얇은 Au 플레이트(10d) 및 표면라프닝 Ni 플레이트(10d)가 전기적 도금 공정에서 모재(10a)에 순차적으로 형성된다. 상기 마지막의 표면라프닝 Ni 플레이트(10b)는 비표면적의 값이 1.35 이상으로 설정되는 형태로 형성된다.
한편 상기 다른 면(12)에서는, Ni 플레이트(10e), 얇은 Pd 플레이트(10c) 및 얇은 Au 플레이트(10d)가 전기적 도금공정에서 모재(10a)에 순차적으로 형성된다.
상기 히트싱크(10)의 다른면(12)과 관련하여, 그의 비표면적은 상대적으로 부드러운 면을 제공하도록 1.35 이하로 이루어진다. 상기 히트싱크(10)의 다른 면(12)은 도1a에 나타낸 바와 같이 몰드수지 패키지(60)의 외측으로 노출된다. 상기 히트싱크(10)의 다른면(12)이 부드러운 면으로 이루어지기 때문에, 몰드수지 패키지(60)의 수지 버(resin burr)는 상기 다른면(12)에 거의 부착되지 않으며, 뛰어난 방열 및 납땜 특성을 제공한다.
상기 모재(10a)의 양측에 형성된 상기 Ni 플레이트(10e)의 두께, 얇은 Pd 플레이트(10c)의 두께, 및 얇은 Au 플레이트(10d)의 두께 값(즉, Ni, Pd, 및 Au 플레이트의 두께 값)은 예를 들면 각각 0.2 마이크론(micron) 내지 2.5 마이크론, 0.002마이크론 내지 0.02마이크론, 및 0.002 마이크론 내지 0.02 마이크론 범위 내의 값을 갖는 것으로 가정한다. 또한 표면라프닝 Ni 플레이트(10b)의 두께는 예를 들면 0.2 마이크론 내지 2.5 마이크론의 범위 내의 값을 갖는 것으로 가정한다.
상기 히트싱크(10)의 비표면적은 Seiko Instrument Corporation에서 제조된 Nanopics 1000과 같은 AFM(Atomic Force Microscope: 원자간력 현미경)를 사용하여 측정될 수 있다.
구체적으로 상기 비표면적은 10 마이크론 × 10 마이크론의 치수를 갖는 표면의 실제면적을 스캐닝작업을 통해 측정한 다음, 10 마이크론 × 10 마이크론과 동일 치수를 갖는 평면의 면적으로 이루어진 100 제곱 마이크론에 의한 측정결과로서 얻어진 실제표면적을 나눠 구할 수 있다.
다음으로 도14 내지 도17을 참조하여 본 실시예에 따라 소정면(11)만이 조제된 히트싱크(10)의 형성방법에 대하여 도금제조 기술을 기초하여 설명한다.
도14는 Ni, Pd, 및 Au 플레이트를 형성하는 방법을 나타낸 도면이다. 도15는 히트싱크(10)에 표면라프닝 Ni 플레이트(10b)를 부분적으로 형성하는 방법을 나타낸 도면이다. 도16a 내지 도16e는 히트싱크(10)에 표면라프닝 Ni 플레이트(10b)를 형성하는 방법을 상세히 나타낸 도면이다. 도17a 내지 도17e는 히트싱크(10)의 개별 단편을 제공하는 방법을 나타낸 도면이다.
본 실시예에서, 도금과정은 히트싱크(10) 단편으로 컷팅되지 않은 히트싱크 재료에서 실행된다. 먼저 히트싱크(10)의 원 재료로서 사용될 제1코일재료(200)가 준비된다.
그런 다음, 도14에 나타낸 바와 같이 제1코일재료(200)가 인출되고, Ni 플레이트 조(cistern)(211), Pd 플레이트 조(212) 및 Au 플레이트 조(213)에 순차적으로 공급된다. 한편 도면의 좌측에서는 Ni 플레이트 조(211), Pd 플레이트 조(212) 및 Au 플레이트 조(213)에서 도금 처리 완료된 모재(10a)가 제2코일 재료(201)의 코일 형태로 권취된다.
다음으로 도15에 나타낸 바와 같이 상기 제2코일 재료(201)는 폴리이미드(polyimide)와 같은 수지로 이루어진 테이프(tape)(220)로 마스킹(masking)되고, 이러한 상태에서 상기 제2코일 재료(201)는 표면라프닝 Ni 플레이트 조(214)로 공급된다. 상기 테이프(220)는 모재(10a)를 마스킹하는 부분으로서 제2코일 재료(201)에서의 테이프(220)의 필요 부분만을 남기고 도면에 나타낸 바와 같이 커터와 같은 도구인 슬리터(slitter)(230)를 사용하여 컷팅된다. 상기 테이프(220)의 불필요한 부분은 제거된다.
그러므로 상기 테이프(220)에 의하여 마스킹되지 않은 부분에서, 표면라프닝 Ni 플레이트(10b)는 스트립(strip) 형태로 형성된다. 그런 다음 상기 표면라프닝 Ni 플레이트(10b)가 형성된 상기 모재(10a)는 제3코일 재료(202)의 코일 형태로 권취된다. 또한 마스크로서 제공되는 상기 테이프(220)는 모재(10a)로부터 벗겨지고, 코일 형태로 권취된다.
상기 스트립 도금 과정을 도15, 도16a 내지 도16e를 참조하여 상세히 설명한다. 도금과정에서 처리되지 않는 부분으로서 히트싱크(10)의 모재(10a)에 구비되는 부분은 그 부분에 테이프(220)를 접착시킴으로써 마스킹 테이프(220)로 마스킹된다. 릴(reel) 형태를 갖는 테이프(220)는 앞서 언급한 슬리터(230)와 같은 커터 도구를 사용하여 테이프(220)의 일부분을 적절히 컷팅함으로써 모재(10a)의 해당 부분에만 접착된다.
그런 다음, 도금과정에서 처리될 부분으로서 상기 히트싱크(10)의 모재(10a)에 구비되는 부분에 대응하는 테이프(220)는 코일 형태로 권취된다. 도15에서 상기 코일은 테이프(220)의 중간 코일이다. 이후 상기 테이프(220)의 컷팅되지 않는 마스킹 부분은 일반적인 60℃ 온도로 열압착(thermal crimping) 과정에서 히트싱크(10)의 모재(10a)에 접착된다. 상기 모재(10a)에서 잔존 테이프(220)의 접착상태는 도16a 및 도16b에 나타내었다.
도15에 나타낸 열압착장치(240)는 열압착과정에서 모재(10a)의 잔존 테이프(220)를 접착하기 위한 도구이다. 이러한 열압착장치(240)로서, 예를 들면 전기전도방식의 히터가 채용될 수 있다.
다음으로 도16c 및 도16d에 나타낸 바와 같이, 히트싱크(10)의 모재(10a)는 표면라프닝 Ni 플레이트 조(214)로 침적되고, 상기 마스킹 테이프(220)는 권취된다. 그 결과 스트립 형태를 갖는 표면라프닝 Ni 플레이트(10b)는 모재(10a)에 적용되고, 결과적으로 제3코일 재료(202)를 이룬다.
도17a에 나타낸 바와 같이, 전술한 바와 같이 그에 적용되는 표면라프닝 Ni 플레이트(10b)를 갖는 모재(10a)는 요구되는 히트싱크(10)의 형태를 형성하도록 프레스 가공되어 개별 단편의 히트싱크(10)로 제공된다.
여기에서 도17a 내지 도17c는 각각 히트싱크(10)의 소정면(11) 측으로부터 바라본 히트싱크(10)의 평면을 나타낸 도면들이다. 도17d는 히트싱크(10)의 측(13)으로부터 바라본 히트싱트(10)의 측면도를 나타낸 도면이다. 도17e는 히트싱크(10)의 다른면(12)의 측으로부터 바라본 히트싱크(10)의 바닥부를 나타낸 도면이다. 명확히 구분할 수 있도록 표면라프닝 Ni 플레이트(10b)는 그 플레이트를 표시하는 해칭(hatching)으로 나타내었다.
전술한 모든 제조방법에 의하여 앞서 설명한 플레이트 구성을 갖는 히트싱크(10)가 완성된다. 상기 히트싱크(10)의 스트립 도금과정은 통상의 코일 재료로부터 리드프레임을 형성하는 스트립 도금과정으로 실행되어 기존 구성이 활용될 수 있어 부분 도금과정은 저비용으로 실행될 수 있다.
도14 내지 도17에 나타낸 과정은 테이프를 사용하는 마스킹 과정이며, 고무 롤러를 사용한 마스킹 및 도금방법도 적용될 수 있다.
또한 본 실시예에서 표면라프닝 Ni 플레이트(10b)는 비표면적이 1.35 이상으로 이루어지도록 사용된다. 그러나 전술한 도금제조방법 이외 표면라프닝의 구체적 인 방법은 예를 들면 증착(evaporation technique), 스패터링(spattering technique), 대기압 CVD(화학기상성장법: Chamical Vapor Depostion) 및 써멀 스프레이(thermal spray) 중 어느 하나의 방법이 적용될 수 있다.
그리고 본 실시예에 따른 히트싱크(10)를 적용하는 반도체장치에서, 상기 히트싱크(10)의 소정면(11)은 1.35 이상의 비표면적을 갖도록 표면라프닝된다. 그러므로 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도뿐만 아니라 히트싱크(10)와 수지접착제(30) 간의 접착강도는 증가될 수 있어, 상기 히트싱크(10)와 몰드수지 패키지(60) 간의 분리 및 히트싱크(10)와 수지접착제(30) 간의 분리는 효과적으로 방지될 수 있고, 수지접착제(30)와 몰드수지 패키지(60)의 크랙은 방지될 수 있다.
또한 본 실시예의 경우, 상기 히트싱크(10)는 몰드수지 패키지(60)의 외측으로 노출되고, 표면라프닝되지 않은 다른면(12)을 구비하여, 그 몰드형성 과정에서 수지 버가 거의 발생하지 않는다. 수지 버가 발생할 경우라도, 그의 접착력은 작아져 일반적으로 워터젯(water jet)을 이용하는 후속공정에서 쉽게 제거될 수 있다. 그러므로 납땜 공정에서 방해요인으로 되는 버가 히트싱크(10)의 노출면(12)에 존재하지 않는다. 그 결과 상기 노출면은 납땜 공정에서 외부기판 등에 부착될 수 있고, 그러므로 상기 노출면(12)은 히트싱크(10)의 방열성을 확보할 수 있다.
본 실시예에서 히트싱크(10)의 도금공정은 코일형태를 갖는 마스킹 플레이트로부터 마스킹 플레이트를 히트싱크로 적용시키는 소위 사전 도금공정(pre-plating process)으로 실행되어, 상기 마스킹 플레이트는 충분한 마스킹 효과를 이룰 수 있 고, 마스킹 누설을 포함하는 문제를 방지할 수 있다. 또한 상기 도금공정은 코일 대 코일(coil to coil)로 각 히트싱크에 대하여 연속 및 자동적으로 실행할 수 있다. 그러므로 이러한 공정은 각각의 히트싱크 단편을 제조하는 공정에 비하여 매우 낮은 비용으로 실행될 수 있다.
변형예
소정면(11)에만 1.35 이상의 비표면적을 제공하도록 표면라프닝되는 본 실시예에 따른 히트싱크(10)는 다음과 같은 변형예로 변경될 수 있다.
도13에 나타낸 본 실시예에서는, Ni 플레이트(10e), Pb 플레이트(10c), Au 플레이트(10d) 및 표면라프닝 Ni 플레이트(10b)는 히트싱크(10)의 소정면(11) 측 모재(10a)에 순차적으로 형성되고, Ni 플레이트(10e), Pd 플레이트(10c) 및 Au 플레이트(10d)는 히트싱크(10)의 다른면(12)의 측 모재(10a)에 순차적으로 형성된다.
한편 도18에 나타낸 제1변형예의 경우에서는, Ni 플레이트(10e), Pb 플레이트(10c), Au 플레이트(10d), 표면라프닝 Ni 플레이트(10b), 얇은 Pb 플레이트(10f), 및 Au 플레이트(10g)가 히트싱크(10)의 소정면(11) 측 모재(10a)에 순차적으로 형성되고, Ni 플레이트(10e), Pb 플레이트(10c), 및 Au 플레이트(10d)는 도13에 나타낸 실시예와 같이 동일 플레이트 필름을 구성하도록 히트싱크(10)의 부드러운 다른면(12) 측 모재(10a)에 순차적으로 형성된다.
이러한 제1변형예에 따르면, 표면라프닝 Ni를 유지할 수 있는 상기 얇은 Pb 플레이트(10f) 및 Au 플레이트(10g)는 순차적으로 표면라프닝 Ni 플레이트(10b)에 형성된다. 그러므로 와이어 본딩공정은 그라운딩(grounding)을 위한 목적 또는 다 른 목적을 위하여 히트싱크(10)의 소정면(11)에 적용될 수 있다.
도19에 나타낸 제2변형예의 경우에서는, 히트싱크(10)의 소정면(11) 측 모재(10a)에 표면라프닝 Ni 플레이트(10b) 만이 형성된다. 한편 상기 히트싱크(10)의 다른면(12) 측 모재(10a)에는 Ni 플레이트(10e), Pb 플레이트(10c) 및 Au 플레이트(10d)가 도13에 나타낸 실시예와 같이 동일 플레이트 필름을 구성하도록 순차적으로 형성된다.
제2변형예의 플레이트 필름의 구성방법은, 도15에 나타낸 마스킹 공정과 같은 방법을 적용하는 동일 마스킹 공정이 도14에 나타낸 Ni, Pb 및 Au 플레이트를 형성하는 공정에서 실행될 경우 제공될 수 있다. 이에 따르면 Pd와 Au와 같이 사용되는 고가의 금속량은 감소될 있다.
도20에 나타낸 제3변형예의 경우에는, 히트싱크(10)의 소정면(11) 측 모재(10a)에 표면라프닝 Ni 플레이트(10b) 만이 형성된다. 한편 상기 히트싱크(10)의 다른면(12) 측 모재(10a)에는 표면라프닝 Ni 플레이트(10b), Ni 플레이트(10e), Pd 플레이트(10c) 및 Au 플레이트(10d)가 순차적으로 형성된다.
상기 제3변형예는 도13에 나타낸 실시예와 반대되는 개념이 적용된다. 제3변형예의 경우, 표면라프닝 Ni 플레이트(10b)는 도15에 나타낸 방법의 적용에 의하여 히트싱크(10)의 모재(10a)의 전체면에 형성된다.
이후 히트싱크(10)의 다른면에 개구부를 형성하도록 도14에 나타낸 방법의 적용에 의하여 마스킹 공정이 실행되고, 이후 상기 개구부의 표면라프닝을 제거하여 두꺼운 플레이트를 형성한다.
도20에 나타낸 제3변형예의 경우, 히트싱크(10)의 다른면(12) 측에서 Ni 플레이트(10e), Pd 플레이트(10e), Pd 플레이트(10c) 및 Au 플레이트(10d)가 표면라프닝 Ni 플레이트(10c)에 순차적으로 더 형성되어, 그라운드 층의 표면라프닝은 생략될 수 있다.
또한 도21에 나타낸 제4변형예는 제3변형예와 동일 개념이 적용된다. 제4변형예의 경우, 히트싱크(10)의 다른면(12)측에, Pb 플레이트(10c) 및 Au 플레이트(10d)가 표면라프닝 Ni 플레이트(10b)에 순차적으로 더 형성되어, 그라운드 층의 표면라프닝은 생략될 수 있다.
도22에 나타낸 제5변형예 및 도23에 나타낸 제6변형예는 제3변형예와 동일 개념이 적용된다. 제5변형예 및 제6변형예의 경우, 히트싱크(10)의 다른면(12)측에, Pb 플레이트(10c) 및 Au 플레이트(10d)가 표면라프닝 Ni 플레이트(10b)에 순차적으로 더 형성되어, 그라운드 층의 표면라프닝은 생략될 수 있다.
도24에 나타낸 제7변형예는 제3변형예와 동일 개념이 적용된다. 제7변형예의 경우, 히트싱크(10)의 다른면(12)측에, 두꺼운 플레이트 층(10h)이 조화 Ni 플레이트(10b)에 더 형성되어 그라운드 층의 표면라프닝은 생략될 수 있다.
제7변형예에서, 두꺼운 플레이트 층(10h)으로서, Sn 플레이트, 납땜 페이스트, Sn-Bi 플레이트 또는 Sn-Cu 플레이트가 형성될 수 있다. 이는 구성재료의 특정 조합이 부착될 필요는 없다. 다시 말해서 그 조합이 두 가지의 목적 모두, 즉 히트싱크(10)의 노출된 다른면(12)의 표면라프닝을 생략하는 목적과, 납땜 공정을 가능하게 할 수 있는 목적을 동시에 달성할 수 있는 한 어떠한 구성요소의 조합으로 적 용될 수 있다.
제3실시예
도25는 제3실시예에 따른 수지몰드 패키지 방식의 반도체 장치(300)의 단면구성을 개략적으로 나타낸 도면이다. 도26은 히트싱크(10) 및 리드프레임(40)이 반도체장치(300)에 조립된 상태를 나타낸 도면이다. 사각형으로 형성된 도26에서의 점선은 외부경계 또는 몰드수지 패키지(60)이다.
상기 반도체장치(300)는 예를 들면 QFP(Quad Flat Package) 및 SOP(Small Outline Package)에 적용될 수 있다.
히트싱크(10)는 뛰어난 방열특성을 갖는 재료로 이루어진다. 이러한 재료의 예로서 Cu, Fe, Mo, 42 합금 및 코바(Kovar)와 같은 금속이다. 본 실시예에서 상기 히트싱크(10)는 Cu로 이루어진 플레이트이며, 일반적으로 리드프레임(40)은 도26에 나타낸 바와 같이 사각형 플레이트의 형태를 갖는다.
또한 도25에 나타낸 바와 같이 상기 히트싱크(10)는 소정면(11), 다른면(12) 및 상기 소정면(11)과 다른면(12) 사이의 측면(13)을 구비한다. 먼저, 상기 측면(13)은 몰드수지 패키지(60)와 히트싱크(10) 간의 접착강도를 강화시키기 위한 돌출부(14)를 구비한다. 이러한 돌출부(14)를 구비한 히트싱크(10)는 프레스가공 등에서 형성될 수 있다.
상기 히트싱크(10)의 소정면(11)에는 반도체칩으로서 제공되는 IC칩(20)이 장착된다. 상기 IC 칩(20)에서 트랜지스터와 같은 소자는 반도체 프로세스 기술을 이용하여 형성된다.
본 실시예에서, 상기 IC칩(20)은 소정면(11)과 함께 수지로 이루어진 수지접착제(30)가 개재되어 그 수지접착제(30)를 통해 히트싱크(10)의 소정면(11)에 견고하게 부착된다. 상기 접착제(30)는 뛰어난 열전도성을 갖는 수지로 이루어진다. 뛰어난 열 전도성을 갖는 수지의 예로서 에폭시계열의 수지, 폴리이미드 수지 및 실리콘 계열의 수지가 있다. 상기 수지 접착제(30)는 에폭시 계열의 수지와 혼합된 Ag 필러(filler)로 이루어진 은 페이스트(silver paste)로 이루어진다.
상기 히트싱크(10)를 둘러싸는 위치에 리드프레임(40)이 위치되고, 상기 리드프레임(40)은 Cu 또는 42합금과 같은 금속으로 이루어진 각각의 리드를 포함한다. 상기 IC 칩(20) 및 리드프레임(40)은 서로 접합되어 금(gold) 또는 알루미늄(aluminum)과 같은 금속으로 이루어진 각각의 와이어(50)를 통해 서로 전기적으로 접속된다.
도26에 나타낸 바와 같이, 상기 히트싱크(10) 및 리드프레임(40)은 히트싱크(10)의 장착부(10a) 및 리드프레임(40)의 장착부(40a)를 서로 겹쳐 결합되고 고정된다.
보다 구체적으로 살펴보면, 상기 히트싱크(10)의 장착부(10a)의 돌출부는 리드프레임(40)의 장착부(40a)의 홀과 결합된다. 상기 돌출부를 압착하고 그 돌출부를 홀로 밀어 넣어 돌출부는 홀과 결합되고, 압착/고정 결합부(40b)가 형성된다. 다시 말해서 상기 압착/고정 결합부(40b)는 장착부(10a, 40a) 간의 결합부이고, 상기 히트싱크(10)와 리드프레임(40)을 일체형으로 견고하게 결합시킨다. 상기 히트싱크(10)와 리드프레임(40)은 용접이나 써멀 스프레이공정을 통해 서로 고정될 수 있다.
그리고 몰드수지 패키지(60)는 히트싱크(10), IC칩(20), 리드프레임(40)의 내부 리드(41), 및 와이어(50)를 둘러싸고 밀봉한다. 상기 히트싱크(10)의 다른 소정면(11)은 그 히트싱크(10)로부터의 방열을 증대시키도록 몰드수지 패키지(60)의 외측으로 노출된다. 상기 몰드수지 패키지(60)는 에폭시 계열의 수지와 같은 통상의 몰드 재료로 이루어진다. 본 실시예에서, 상기 몰드수지 패키지(60)는 에폭시계열 수지로 이루어지며, 열팽창계수를 조절하기 위한 실리카(sillca)와 같은 필라(filler)를 함유한다.
본 실시예에서, 상기 히트싱크(10)의 다른면(12)은 방열특성을 향상시키기 위하여 몰드수지 패키지(60)의 외측으로 노출된다. 또한 외부리드(42) 또는 상기 리드프레임(40)은 몰드수지 패키지(60)로부터 외측으로 돌출되어, 반도체장치(300) 를 외부기판과 연결되도록 한다.
상기 히트싱크(10)와 리드프레임(40)이 압착공정, 용접공정 또는 써멀 스프레이공정과 같은 공정에서 반도체 장치(300)에 일체로 형성되도록 서로 결합된 후, 상기 IC칩(20)은 히트싱크(10)와 함께 수지로 이루어진 수지접착제(30)가 개재되어 그 수지접착제(30)를 통해 히트싱크(10)에 장착된다. 계속해서 와이어-본딩공정 및 수지몰딩공정이 실행된다. 그런 다음, 상기 리드프레임(40)이 형성되고, 상기 외부리드(42)는 반도체장치(300)의 제조공정에서 적절한 길이로 컷팅된다.
이후 상기 몰드수지 패키지(60)로부터 외측으로 돌출된 상기 외부리드(42)는 납땜공정 등에서 예를 들면 외부기판(200)에 부착되어, 전술한 실시예와 동일한 방 법으로 외부기판(200)의 반도체장치(300)에 장착된다.
구체적으로 살펴보면, 상기 외부리드(42)를 통하여 반도체장치(300)로부터 외부기판(200)으로의 연결 구성은, 즉 외부기판(200)에 본 실시예에 따른 반도체 장치(300)의 장착 구성은 반도체장치(100)가 외부기판(200)에 장착되는 구성인 도4 및 도5에 나타낸 구성과 동일하다.
다시 말해서, 상기 반도체장치(300)는 리드 프레임(40)의 외부리드(42)를 납땜공정에서 외부기판(200)의 각 랜드(land)에 부착시킴으로써 외부기판(200)에 장착될 수 있다. 이 경우 상기 무연화 납땜재로서, 예를 들면 Sn-Ag(Ag 3.5)계열의 납땜재 또는 Sn-Ag-Cu 계열의 납땜재가 납땜 공정에서 사용될 수 있다.
그리고 전술한 바와 같이 외부기판(200)에 반도체장치(300)를 장착하는 과정에서, 상기 외부리드(42)는 그 외부리드(42)의 벤딩(bending) 또는 다른 원인으로 인하여 그의 올바른 위치로부터 위치변경될 수 있다. 이러한 문제를 해결하기 위하여, 본 실시예에 따른 반도체장치(300)의 경우, 외부리드(42)를 인식하도록 외부기판(200) 상의 위치로부터 외부리드(42) 및 외부기판(200)으로 레이저 빔(laser beam)을 조사하고, 반사광량(reflected-light quantity)의 차이를 기초로 변경위치를 스캔한다.
상기 외부리드(42)에 의하여 반사되는 빔의 광량을 충분히 확보하기 위하여, 다시 말해서 외부리드(42)의 인식성을 확보하고, 외부리드(42)와 동시에 형성되는 내부 리드(41)와 몰드수지 패키지(60) 간의 접착강도를 확보하기 위하여, 상기 외부리드(42)의 표면의 면조도 또는 외부리드(42) 표면의 비표면적을 적절한 범위의 값으로 설정할 필요가 있다. 이는 전술한 바와 같이 상기 비표면적에 대해서, 외부리드(42)의 리드 인식성의 확보와 내부 리드(41)와 몰드수지 패키지(60) 간의 접착강도의 확보 간의 트레이드오프(tradeoff)의 양(quantity)이기 때문이다.
또한 상기 히트싱크(10)와 몰드수지 패키지(60) 간의 분리를 효과적으로 방지하고, 몰드수지 패키지(60) 형성과정에서 히트싱크(10)의 외부 노출면인 다른면(12)에서의 수지 버 발생으로 인한 히트싱크(10)의 방열특성의 저하를 방지하기 위하여, 히트싱크(10)의 다른면(12)의 면조도 또는 히트싱크(10)의 다른면(12)의 비표면적을 적절한 범위의 값으로 설정할 필요가 있다. 이는 전술한 바와 같이 비표면적이 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도 확보와 수지 버 발생 회피 간의 트레이드오프의 양이기 때문이다.
그러므로 본 실시예에 따른 반도체장치(300)에서, 상기 히트싱크(10)의 표면의 비표면적은 1.13 내지 1.32 범위의 값으로 설정되고, 상기 외부리드(42)의 표면의 비표면적은 1.05 내지 1.20 범위의 값으로 설정된다.
전술한 실시예와 같이, 상기 비표면적은 AFM(Atomic Force Microscope)를 사용하여 측정될 수 있다. 상기 비표면적의 형성은 도6에 참조하여 전술한 설명과 동일하다.
다시 말해서, 상기 비표면적은 다음과 같이 형성된다. 도6에 나타낸 사각형 면적의 측부 길이를 a 및 b로 가정한다. 이 경우 그 측부를 갖는 평면의 면적은 a × b이다. 상기 비표면적은 면적 a × b에 의하여 불균일한 표면의 실제면적의 나눈 결과로서 얻어진 미분으로 표시된다.
상기 히트싱크(10)의 표면의 비표면적과 외부리드(42)의 표면의 비표면적을 전술한 범위의 값으로 설정하기 위히여, 상기 히트싱크(10)와 외부리드(42)의 표면을 각각의 레벨(level)로 표면라프닝시키는 것이 바람직하다.
또한 본 실시예의 경우, 예를 들면 도1b에 나타낸 것과 동일하게, 히트싱크(10)의 표면은 도금처리가 실행된다. 구체적으로 살펴보면, 표면라프닝 Ni 플레이트(10b), 얇은 Pb 플레이트(10c), 및 얇은 Au 플레이트(10d)는 Cu로 이루어진 모재(10a)에 서로 순차적으로 형성된다.
이러한 도금처리에서, 상기 표면라프닝 Ni 플레이트(10b)는 일반적으로 알려진 방법의 채용을 통해 형성될 수 있다. 구체적으로 살펴보면, 전해(electrolysis) 도금공정 또는 무전해 도금공정의 일부분으로서 표면라프닝 Ni 플레이트(10b)의 필름을 형성하는 과정에서, 예를 들면 상기 표면라프닝 Ni 플레이트(10b)의 표면은 전류밀도 또는 공정에서 사용되는 약액(drug solution)의 조성을 조절함으로써 표면라프닝된다.
플레이트의 표면을 표면라프닝하는 방법으로서, 상기 공정은 전류밀도 및 도금액체의 조성과 같은 도금 조건이 전해 도금공정 또는 무전해 도금공정에서 실행되는 방법이 적용된다. 그러나 이러한 방법 대신에, 플레이트의 표면은 도금공정 이후 에칭(etching) 및/또는 샌드-블라스팅(sand-blasting) 공정을 실행함으로써 표면라프닝될 수 있다.
본 실시예에서 히트싱크(10)를 표면라프닝시키는 방법은 플레이트의 표면을 표면라프닝하는 방법과 같은 전술한 방법 이외의 방법으로도 이루어질 수 있다. 도 2a 및 도2b를 참조하여 전술한 바와 같이, 일반적인 다른 방법이 히트싱크 재료를 직접 표면라프닝시키는 방법으로 이루어질 수 있다. 이러한 히트싱크 재료의 직접 표면라프닝 방법의 예로서 표면라프닝 연마기술(roughening abrasion technique) 또는 샌드-블라스팅 기술과 같은 기계가공방법, 화학품을 사용한 에칭방법 및 레이지 빔을 사용한 가열방법 등과 같은 방법이 있다.
또한 본 실시예의 경우, 전술한 실시예와 유사하게, 히트싱크(10)의 모재(10a)의 표면에 형성된 필름은 플레이트 이외의 필름으로 이루어질 수 있다. 상기 히트싱크(10)의 모재(10a)의 표면에 형성된 필름의 예로서 증착막(evaporation film), CVD막, 및 인쇄법에 의하여 형성된 막 등이 있다.
또한 리드 프레임(40)의 표면은 전술한 히트싱크(10)의 표면과 같은 방법으로 표면라프닝될 수 있다.
상기 리드프레임(40)은 구리 또는 42합금 금속과 같은 통상의 리드 프레임 모재로 이루어진 모재를 구비한다. 표면라프닝되기 위한 플레이트 필름은 리드프레임(40)의 표면에 형성될 수 있다. 이러한 플레이트 필름은 리드프레임(40)의 소재판을 에칭 및/또는 스탬핑(stamping) 공정을 통해 리드프레임(40)의 패턴 형태를 형성한 후 실행되는 도금공정으로 형성된다.
상기 히트싱크(10)와 유사하게, 상기 플레이트 필름은 리드프레임(40)의 그라운드 층(또는 모재)에 순차적으로 형성되는 표면라프닝 Ni 플레이트, 상대적으로 얇은 Pb 플레이트 및 상대적으로 얇은 Au 플레이트를 포함하는 3층구조로 이루어질 수 있다. 경우에 따라서 상기 플레이트 필름은 최외층에 상대적으로 얇은 Au 플레 이트가 생략된 2층 구조로 이루어질 수 있다.
또한 리드프레임(40)의 표면의 표면라프닝을 위한 플레이트 필름을 사용하는 공정에서, 상기 Ni 플레이트는 그 플레이트 필름의 형성에서 예를 들면 도금 조건 및 도금액체 조성을 조절하는 방법을 통해 형성될 수 있다.
또한 리드프레임(40)의 경우, 그 리드프레임(30)의 표면을 표면라프닝시키기 위하여 화학품을 사용한 화학적 표면라프닝공정은 리드프레임(40)의 도금전 모재 또는 도금후 리드프레임(40)에 에칭 공정으로서 실행될 수 있다. 이러한 화학적 표면라프닝공정 대신에, 센드-블라스팅 공정과 같은 기계적 표면라프닝공정이 리드프레임(40)의 표면을 표면라프닝시키는데 실행될 수 있다.
그리고 별개로 실행되는 표면라프닝공정이 완료되어 비표면적이 형성되는 상기 히트싱크(10) 및 리드프레임(40)은 전술한 제조공정에서 사용되기 전에 압착공정을 실행함으로서 일체형으로 형성되도록 서로 결합되어 본 실시예에 따른 반도체장치(300)를 제공한다.
전술한 바와 같이 본 실시예에 따른 반도체장치(300)는, 히트싱크(10); 상기 히트싱크(10)에 장착되고 고정되는 IC칩(20); 상기 IC칩(20)을 둘러싸는 위치에 제공되고 상기 IC칩(20)에 전기적으로 접속되는 리드프레임(40); 및 상기 히트싱크(10), IC칩(20) 및 리드프레임(40)을 밀봉하는 밀봉 몰드수지 패키지(60)를 포함하며, 상기 히트싱크(10)의 일부분은 몰드수지 패키지(60)의 외측으로 노출되고, 상기 리드프레임(40)의 일부분은 외부리드(42)로서 상기 몰드수지 패키지(60)로부터 외측으로 돌출되고, 상기 히트싱크(10)의 표면의 비표면적은 1.13 내지 1.32 범 위의 값으로 설정되며, 상기 외부리드(42)의 표면의 비표면적은 1.05 내지 1.20 범위의 값으로 설정되는 것을 특징으로 한다.
상기 히트싱크(10)의 표면의 비표면적 및 상기 외부리드(42)의 표면의 비표면적은 비표면적에 대하여 본 발명의 발명자가 실행한 연구 결과로서 도27에 나타낸 연구결과를 기초로 하여 전술한 범위의 값으로 설정된다.
도27에서, 수평축은 히트싱크(10)와 리드프레임(40)의 비표면적을 나타내는 Sa 값을 나타낸다. 좌측 수직축은 MPa 단위로 나타낸 전단강도를 나타낸다. 한편 우측 수직축은 임의 단위로 나타낼 수 있는 반사광량을 나타낸다.
백색 원(white circle)으로 나타낸 복수개의 전단강도 각각은 각 비표면적 값에 대하여 얻어진 것이다. 비표면적에 대하여 얻어진 전단강도 중 가장 작은 양을 각각 나타내는 바닥의 흰 원은 곡선 실선형태로 서로 연결된다. 상기 반사광량에 대하여 평균 -5σ를 각각 나타내는 검정 삼각형은 점선 곡선을 형성한다.
전술한 조사 결과에서, 상기 전단강도는 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도를 나타내는 것이다. 상기 전단강도가 크면 클수록, 접착강도도 커진다. 한편 상기 반사광량은 인디케이터(indicator)가 외부리드(42)를 어느 정도 인식할 수 있는 지에 대한 리드 인식성을 나타내는 것이다. 상기 반사광량이 크면 클수록, 상기 외부리드(42)의 리드 인식성도 보다 향상된다.
또한 도27은 실용 레벨(practical-use level)에서의 각종 한계값을 나타낸다. 예를 들면, 히트싱크 접착강도의 하한값은 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도를 나타내는 전단강도의 하한값이다. 한편 리드 인식성 상한 값은 외부리드(42)의 리드 인식성을 나타내는 반사광량의 상한값이다.
다음으로 비표면적에 대하여 다음과 같은 한계값을 설명한다.
수지 버 제거 한계값은 히트싱크(10)의 노출면(12)에서 발생된 수지 버가 제거될 수 있는 전단강도의 상한값에 대응하는 비표면적 값이다.
히트싱크 접착강도 한계값은 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도를 나타내는 전단강도의 하한값으로서 전술한 히트싱크 접착강도 하한값에 대응하는 비표면적 값이다.
리드 접착강도 하한값는 내부 리드(41)와 몰드수지 패키지(60)의 분리 방지가능한 전단강도의 하한값에 대응하는 비표면적 값이다.
리드 인식 한계값은 전술한 외부리드(42)의 리드 인식성을 나타내는 반사광량의 상한값인 리드 인식성 상한값에 대응하는 비표면적 값이다.
도27에 나타낸 바와 같이, 히트싱크 접착강도 1.13보다 작은 비표면적에 있어서는, 상기 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도가 충분하지 않아 상기 히트싱크(10)와 몰드수지 패키지(60)는 서로 쉽게 분리될 수 있다. 한편 수지 버 제거 한계값 1.32 보다 큰 비표면적에 있어서는, 상기 히트싱크(10)와 몰드수지 패키지(60) 간의 접착강도는 너무 커지게 되어, 상기 히트싱크(10)의 노출면(12)에 수지 버가 발생하게 된다. 그 결과 상기 다른면(12)에 접착된 수지 버는 제거하기 어렵다.
이와 같이 히트싱크(10)의 비표면적이 1.13 내지 1.32 범위의 값으로 설정되어 충분한 접착강도를 확보할 수 있어, 히트싱크(10)와 몰드수지 패키지(60)가 서 로 분리되는 것을 충분히 효과적으로 방지할 수 있고, 히트싱크(10)의 노출면(12)에 수지 버가 접착되는 것을 적절히 방지할 수 있다.
또한 도27에 나타낸 바와 같이, 외부리드(42)의 비표면적이 리드 접착강도 하한값 1.05보다 작을 경우, 내부 리드(41)와 몰드수지 패키지(60)간의 접착강도는 충분하지 않아 내부 리드(41)와 몰드수지 패키지(60)는 서로 쉽게 분리될 수 있다.
그러므로 상기 내부 리드(41)와 몰드수지 패키지(60) 간의 접착은 히트싱크(10)와 몰드수지 패키지(60) 간의 접착을 확보하기 위한 비표면적으로서, 히트싱크(10)에 요구되는 비표면적 보다 작은 외부리드(42)의 표면적에서 확보될 수 있다. 한편 상기 외부리드(42)의 비표면적이 리드 인식 한계값 1.20보다 클 경우, 상기 외부리드(42)에 의하여 반사된 광량은 충분하지 않아 외부리드(42)의 인식성을 확보할 수 없다.
이와 같이 상기 외부리드(42)의 비표면적이 1.05 내지 1.20 범위의 값으로 설정되어, 외부리드(42)의 인식성은 확보될 수 있고, 상기 내부리드(41)가 외부리드(42)의 비표면적과 거의 동일한 비표면적을 갖기 때문에 상기 내부리드(41)와 몰드수지 패키지(60)가 서로 분리되는 것을 방지할 수 있다.
전술한 바와 같이, 본 실시예에 따른 반도체장치(300)에서, 히트싱크(10) 표면의 비표면적은 1.13 내지 1.32 범위의 값으로 설정되고, 외부리드(42) 표면의 비표면적은 1.05 내지 1.20 범위의 값으로 설정되어, 히트싱크(10), IC칩(20) 및 리드프레임(40)을 밀봉하기 위한 밀봉 몰드수지 패키지(60)를 포함하는 반도체장치(300)는 충분한 접착강도를 확보할 수 있어, 히트싱크(10)와 몰드수지 패키 지(60)가 서로 분리되는 것을 충분히 효과적으로 방지할 수 있고, 히트싱크(10)의 노출면(12)에 수지 버가 접착되는 것을 적절히 방지할 수 있을 뿐만 아니라, 외부리드(42)의 인식성 및 내부리드(41)와 몰드수지 패키지(60) 간의 접착강도 모두를 충족시킬 수 있다.
또한 전술한 효과를 갖는 본 실시예에 따른 반도체장치(300)에 따르면, 외부기판(200)에 반도체장치(300)를 장착하는 과정에서 외부리드(42)의 위치변환은 사전에 정확하게 검출될 수 있어, 수지 버가 형성되지 않고 이에 따라 뛰어난 방열특성뿐만 아니라 히트싱크(10)와 몰드수지 패키지(60)가 서로 분리되는 것을 신뢰 높게 방지할 수 있으며, 내부리드(41)와 몰드수지 패키지(60)가 서로 분리되는 것을 효과적으로 방지할 수 있다.
도25에 나타낸 바와 같이, 본 실시예에 따른 반도체장치(300)의 특징 중 하나로서, 상기 히트싱크(10)는 히트싱크(10)의 측면(13)으로부터 외측으로 돌출되어 몰드수지 패키지(60)로 삽입되는 돌출부(14)를 구비한다. 그러므로 몰드수지 패키지(60) 및 상기 히트싱크(10) 사이의 접착은 증가될 수 있다.
본 실시예에 따른 반도체장치(300)의 다른 특징으로서, 상기 IC칩(20)은 수지로 이루어진 접착제(30)가 히트싱크(10)와 함께 개재되어 그 접착제(30)를 통해 히트싱크(10)에 견고히 접착된다. 본 실시예에 따른 반도체장치(300)의 다른 특성은 상기 수지 접착제(30) 및 몰드수지 패키지(60)가 각각 에폭시계열의 수지로 이루어질 수 있다는 것이다.
또한, 본 실시예에 따른 상기 반도체장치(300)는 히트싱크(10)와 리드 프레 임(40)을 형성하기 위한 공정과 함께 시작하여 제조공정 이후 비표면적을 설정하는 별도의 과정을 특별히 실행하지 않고, 전술한 범위의 값으로 히트싱크(10) 및 상기 리드프레임(40)의 비표면적을 설정함으로써 제조될 수 있다. 따라서, 본 실시예에 따른 상기 반도체장치(300)는 실질적으로 제조비용의 증가없이 제조될 수 있다.
전술한 본 실시예의 경우, 상기 IC칩(20) 및 리드프레임(40)은 와이어(50)에 의해 서로 전기적으로 접속된다. 그러나 다른 방법이 적용될 수도 있다.
또한 돌출부(14)는 히트싱크(10)의 측면에 형성되지 않을 수 있다. 또한 돌출부(14)가 히트싱크(10)의 측면(13)에 형성될 경우, 이러한 돌출부(14)의 형태는 도면에 나타낸 일예로 한정되지 않는다. 다시 말해서, 상기 돌출부(14)는 상기 히트싱크(10)와 몰드수지 패키지(60)사이의 접착력을 증가시킬 수 있는 한 어떠한 형태로도 형성될 수 있다.
상기 히트싱크(10)의 표면이 복수개의 플레이트를 포함하는 구성으로 디자인될 경우, 상기 플레이트는 전술한 플레이트를 구비할 필요는 없다. 다시 말해서, 다른형태의 적층 구성으로 다양한 재료의 플레이트로 이루어질 수 있다.
일반적으로, 본 발명에 따른 반도체장치는 히트싱크; 상기 히트싱크에 장착되는 반도체칩; 상기 반도체칩 둘레에 위치되고 반도체칩과 전기적으로 접속되는 리드프레임; 및 상기 히트싱크, 반도체칩 및 리드프레임을 밀봉하기 위한 밀봉 몰드수지 패키지를 포함하고, 상기 히트싱크의 비표면적과 리드프레임의 비표면적은 각각 전술한 범위 중 하나의 값으로 각각 설정되고, 다른 부위는 보다 적절하게 디자인되거나 변형될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러 가지 치환, 변형 및 변경이 가능함은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
이상에서 설명한 바와 같이, 본 발명의 반도체장치는, 반도체칩, 리드프레임 및 히트싱크를 포함하며, 이들을 밀봉하도록 수지몰드 패키지가 둘러싸는 반도체장치에서 히트싱크와 수지몰드 패키지가 서로 분리되는 것을 효과적으로 방지하고, 수지크랙을 방지할 수 있는 효과가 있다.

Claims (11)

  1. 히트싱크;
    상기 히트싱크의 소정면에 장착되고 고정되는 IC칩;
    상기 IC칩을 둘러싸는 위치에 제공되고, 상기 IC칩에 전기적으로 접속되는 리드프레임;
    상기 히트싱크, IC칩, 및 리드프레임을 밀봉하기 위한 밀봉 몰드수지 패키지
    를 포함하며,
    상기 히트싱크는, 상기 소정면과, 다른면 및 상기 소정면과 다른면 사이의 측면을 구비하고, 상기 소정면과 측면의 비표면적은 각각 1.35 이상으로 이루어지는
    반도체장치.
  2. 제1항에 있어서,
    상기 히트싱크는 상기 측면으로부터 외측으로 돌출되는 돌출부를 구비하며;
    상기 소정면과 측면 간의 경계와 돌출부 사이 위치에서의 히트싱크의 측면의 일 부위는 1.35 이상의 비표면적을 갖는
    반도체장치.
  3. 히트싱크;
    상기 히트싱크의 소정면에 장착되고 고정되는 IC칩;
    상기 IC칩을 둘러싸는 위치에 제공되고, 상기 IC칩에 전기적으로 접속되는 리드프레임;
    상기 히트싱크, IC칩, 및 리드프레임을 밀봉하기 위한 밀봉 몰드수지 패키지
    를 포함하며,
    상기 히트싱크는, 상기 소정면과, 다른면 및 상기 소정면과 다른면 사이의 측면을 구비하고, 적어도 상기 히트싱크의 소정면의 비표면적은 각각 1.35 이상으로 이루어지는
    반도체장치.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 IC칩은
    수지로 이루어진 접착제가 개재되어 그 수지 접착제를 통해 상기 히트싱크의 소정면에 장착 및 고정되는
    반도체장치.
  5. 제4항에 있어서,
    상기 접착제는 에폭시계열의 수지로 이루어지는
    반도체장치.
  6. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 몰드수지 패키지는 에폭시계열의 수지로 이루어지는
    반도체장치.
  7. 히트싱크;
    상기 히트싱크의 소정면에 장착되고 고정되는 IC칩;
    상기 IC칩을 둘러싸는 위치에 제공되고, 상기 IC칩에 전기적으로 접속되는 리드프레임;
    상기 히트싱크, IC칩, 및 리드프레임을 밀봉하기 위한 밀봉 몰드수지 패키지
    를 포함하며,
    상기 히트싱크의 일부분은 몰드수지 패키지의 외측으로 노출되고;
    상기 리드프레임의 일부분은 외부리드로서 상기 몰드수지 패키지로부터 외측으로 돌출되고;
    상기 히트싱크의 표면의 비표면적은 1.13 내지 1.32 범위의 값으로 설정되며;
    상기 외부리드의 표면의 비표면적은 1.05 내지 1.20 범위의 값으로 설정되는
    반도체장치.
  8. 제7항에 있어서,
    상기 히트싱크는 그 히트싱크의 표면으로부터 돌출되고 상기 몰드수지 패키지로 삽입되는 돌출부를 구비하는
    반도체장치.
  9. 제7항 또는 제8항에 있어서,
    상기 IC칩은
    수지로 이루어진 접착제가 개재되어 그 수지 접착제를 통해 상기 히트싱크에 부착 고정되는
    반도체장치.
  10. 제9항에 있어서,
    상기 접착제는 에폭시계열의 수지로 이루어지는
    반도체장치.
  11. 제7항 또는 제8항에 있어서,
    상기 몰드수지 패키지는 에폭시계열의 수지로 이루어지는
    반도체장치.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101703724B1 (ko) * 2015-12-09 2017-02-07 현대오트론 주식회사 파워 모듈 패키지

Families Citing this family (26)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080080142A1 (en) * 2006-09-28 2008-04-03 Mediatek Inc. Electronic devices with enhanced heat spreading
JP2008103455A (ja) * 2006-10-18 2008-05-01 Nec Electronics Corp 半導体装置および半導体装置の製造方法
KR20080065153A (ko) * 2007-01-08 2008-07-11 페어차일드코리아반도체 주식회사 메탈 태브 다이 접착 패들（ｄａｐ）을 구비한 파워소자패키지 및 그 패키지 제조방법
JP4926726B2 (ja) * 2007-01-15 2012-05-09 ローム株式会社 半導体装置
JP2009032906A (ja) * 2007-07-27 2009-02-12 Seiko Instruments Inc 半導体装置パッケージ
JP4345855B2 (ja) 2007-07-31 2009-10-14 セイコーエプソン株式会社 半導体装置、放熱体、及び半導体装置の製造方法
US8207607B2 (en) 2007-12-14 2012-06-26 Denso Corporation Semiconductor device with resin mold
TWI456707B (zh) * 2008-01-28 2014-10-11 Renesas Electronics Corp 半導體裝置及其製造方法
JP4961398B2 (ja) * 2008-06-30 2012-06-27 株式会社日立製作所 半導体装置
US20110272731A1 (en) * 2008-10-31 2011-11-10 Denki Kagaku Kogyo Kabushiki Kaisha Substrate for light emitting element package, and light emitting element package
US8106502B2 (en) * 2008-11-17 2012-01-31 Stats Chippac Ltd. Integrated circuit packaging system with plated pad and method of manufacture thereof
TWI394298B (zh) * 2010-01-29 2013-04-21 Advanced Optoelectronic Tech 半導體發光元件封裝結構
US20120094438A1 (en) * 2010-04-02 2012-04-19 Utac Thai Limited Apparatus for and methods of attaching heat slugs to package tops
US9029200B2 (en) * 2010-07-15 2015-05-12 Infineon Technologies Austria Ag Method for manufacturing semiconductor devices having a metallisation layer
JP5819052B2 (ja) * 2010-09-09 2015-11-18 ローム株式会社 半導体装置および半導体装置の製造方法
JP5714916B2 (ja) * 2011-01-12 2015-05-07 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
KR101375192B1 (ko) * 2012-02-03 2014-03-17 삼성테크윈 주식회사 리드 프레임의 에폭시 블리드 아웃 방지 방법
DE102013217888B4 (de) * 2012-12-20 2024-07-04 Continental Automotive Technologies GmbH Elektronische Vorrichtung und Verfahren zur Herstellung einer elektronischen Vorrichtung
US10001442B2 (en) * 2013-06-13 2018-06-19 The Regents Of The University Of California Optical fiber-based hybrid SERS platform for in vivo detection of bio-molecules
US9949378B2 (en) 2014-04-14 2018-04-17 Presidio Components, Inc. Electrical devices with solder dam
US11152275B2 (en) 2016-03-07 2021-10-19 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device
JP6605382B2 (ja) * 2016-03-30 2019-11-13 新光電気工業株式会社 半導体装置及び半導体装置の製造方法
JP2018046057A (ja) * 2016-09-12 2018-03-22 株式会社東芝 半導体パッケージ
WO2018199003A1 (ja) * 2017-04-27 2018-11-01 三菱瓦斯化学株式会社 支持体及びそれを用いた半導体素子実装基板の製造方法
US10658277B2 (en) * 2017-08-08 2020-05-19 UTAC Headquarters Pte. Ltd. Semiconductor package with a heat spreader and method of manufacturing thereof
CN111211059B (zh) * 2018-11-22 2023-07-04 矽品精密工业股份有限公司 电子封装件及其制法与散热件

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2507343B2 (ja) 1986-09-08 1996-06-12 株式会社東芝 樹脂封止型半導体装置
JP3018571B2 (ja) 1991-05-31 2000-03-13 松下電工株式会社 低周波治療器
US5473138A (en) 1993-07-13 1995-12-05 Singh; Rajiv K. Method for increasing the surface area of ceramics, metals and composites
KR970010673B1 (ko) 1994-03-24 1997-06-30 아남산업 주식회사 반도체용 방열판 표면구조
JP3842356B2 (ja) 1996-12-18 2006-11-08 ローム株式会社 半導体装置、およびその製造方法
JPH10237694A (ja) * 1997-02-24 1998-09-08 Kobe Steel Ltd 樹脂密着性に優れるリードフレーム用銅合金材の製造方法
JPH10270629A (ja) * 1997-03-27 1998-10-09 Nikko Kinzoku Kk 樹脂密着性に優れた鉄合金材
KR100230515B1 (ko) * 1997-04-04 1999-11-15 윤종용 요철이 형성된 리드 프레임의 제조방법
JPH10313081A (ja) 1997-05-12 1998-11-24 Mitsui High Tec Inc 半導体装置およびその製造方法
JP3231283B2 (ja) * 1998-09-16 2001-11-19 ジーイー・メディカル・システムズ・グローバル・テクノロジー・カンパニー・エルエルシー 多誘導心電図送信機及びその受信機
EP0987747A1 (en) 1998-09-17 2000-03-22 STMicroelectronics S.r.l. Process for improving the adhesion between metal and plastic in containment structures for electronic semiconductor devices
JP4151128B2 (ja) 1998-10-09 2008-09-17 イビデン株式会社 電子部品搭載用基板に用いる放熱板の製造方法
JP2002368165A (ja) * 2001-06-11 2002-12-20 Denso Corp 樹脂封止型半導体装置
JP2004221478A (ja) 2003-01-17 2004-08-05 Kyocera Corp 半導体素子収納用パッケージおよび半導体装置
US6828660B2 (en) 2003-01-17 2004-12-07 Texas Instruments Incorporated Semiconductor device with double nickel-plated leadframe
US7148564B2 (en) * 2004-02-17 2006-12-12 Delphi Technologies, Inc. Dual-sided substrate integrated circuit package including a leadframe having leads with increased thickness

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101703724B1 (ko) * 2015-12-09 2017-02-07 현대오트론 주식회사 파워 모듈 패키지

Also Published As

Publication number Publication date
KR100720607B1 (ko) 2007-05-21
JP2006222406A (ja) 2006-08-24
DE102005036996B4 (de) 2018-05-03
DE102005036996A1 (de) 2006-09-28
US7294912B2 (en) 2007-11-13
US20060027900A1 (en) 2006-02-09
KR20060050290A (ko) 2006-05-19

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