JP4926726B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に関し、特に半導体チップをダイパッドにはんだを用いて接合して成る半導体装置の構成に関する。
パワートランジスタやパワーＩＣなどの半導体チップを備えるパワー用の半導体装置においては、例えば特許文献１に示されるように、半導体チップをリードフレームのダイパッド（アイランドでも同じ）に固定する場合に、はんだを用いてその接合（ダイボンディング）が行われる。
図７は、Ｃｕ合金等で形成されるダイパッドに、はんだを用いて半導体チップをダイボンディングする際の問題点を説明するための模式図である。ここで、図７（ａ）は、はんだによる接合を行うために、各部材が加熱状態で積層されている様子を示し、図７（ｂ）は、はんだによる半導体チップとダイパッドとの接合が終了し、温度が所定の温度まで低下した時点の様子を示している。
半導体チップ（Ｓｉチップ）１０１を形成するＳｉは、はんだ１０２による接合を行う温度範囲（例えば室温〜３５０℃の範囲）において、その熱膨張係数が例えば３〜４ｐｐｍ／Ｋと小さいために、はんだ接合後に温度が低下しても収縮による変形（反り）はさほど大きくない。一方、ダイパッド１０３を形成するＣｕ合金は、はんだ１０２による接合を行う温度範囲においてその熱膨張係数が例えば１７ｐｐｍ／Ｋ程度と高い熱膨張係数を有するために、はんだ接合後に温度が低下すると、図７（ｂ）に示すように大きな反りを発生する。このため、はんだ１０２を用いて半導体チップ１０１をダイボンディングした後においては、ダイパッド１０３の反りによって半導体チップ１０１に応力が加わり、半導体チップ１０１にクラック等の損傷が発生する。
このような問題を解決するために、従来においては、半導体チップとダイパッドの接合時に、はんだの厚みを厚くして両者の接合を行うことがある。このようにすれば、はんだ層によって、ダイパッドと半導体チップの収縮率の違いによって発生する半導体チップへの応力を低減でき、半導体チップの損傷を低減できるからである。また、半導体チップの損傷を防止するために、ダイパッドの厚みを厚くして半導体チップとダイパッドとのはんだによる接合が行われることもある。このようにすれば、はんだ接合後の温度低下によって生じるダイパッドの反りを低減でき、半導体チップに加わる応力を低減できるからである。
特開２００１−１７６８９０号公報
しかしながら、近年の傾向として半導体装置のパッケージを薄型化する傾向にあり、今後、肉厚の薄いリードフレームを用いて形成される薄型のパッケージ型半導体装置へと展開することを考慮すると、ダイパッドの厚みを厚くする従来の手法はリードフレームの厚み増加につながり、好ましい方法とは言えない。また、ダイパッドの厚みを厚くするためにリードフレームの厚みを厚くする場合、リードフレームの曲げ等が容易でなくなり、半導体装置を形成する作業が困難になる等の問題も発生する。
また、半導体チップとダイパッドとを接合する際のはんだ層の厚みを厚くすることによって半導体チップに加わる応力を低減する方法の場合には、厚みの制御が困難であり、はんだ層の厚みにばらつきが生じる。この場合、はんだの厚みが薄くなるとダイパッドの変形によって発生する半導体チップへの応力を緩和できず、半導体チップの損傷させることになる。従って、はんだ層の厚みを厚くして半導体チップの損傷を防止する方法は、その信頼性が低く、十分な方法とは言えない。
以上の点を考慮して、本発明の目的は、はんだを用いて半導体チップをダイパッドに接合する半導体装置において、半導体チップの損傷を高い精度で低減できるとともに、パッケージの薄型化が可能な半導体装置を提供することである。
上記目的を達成するために本発明は、半導体チップと、前記半導体チップをはんだで接合して搭載するダイパッドと、前記半導体チップと電気的に導通される複数のリードと、前記ダイパッドの前記半導体チップが搭載される面の裏面に設けられて前記半導体チップに加わる応力を緩和する応力緩和層と、少なくとも前記半導体チップを封止する封止体と、を備えることを特徴としている。
この構成によれば、はんだを用いて半導体チップをダイパッドに接合する場合に、接合後の冷却によってダイパッドが収縮して発生するダイパッドの反りを、応力緩和層によって低減することが可能である。そして、この構成の場合、ダイパッドの反りを低減するためにダイパッド自体の肉厚を厚くする方法に比べて、パッケージ型半導体装置を薄型化することが可能である。また、応力緩和層をダイパッドの裏面に設けて半導体チップに加わる応力を低減する構成としているため、半導体チップに加わる応力を低減するために半導体チップとダイパッドとを接合するはんだ層を厚くする場合に比べて、精度良く半導体チップに加わる応力を低減することができる。
また、本発明は、上記構成の半導体装置において、前記応力緩和層は、はんだ層を介して前記ダイパッドの前記裏面に接合されることとしても構わない。この場合、半導体チップとダイパッド、及びダイパッドと応力緩和層を接合する接合剤が同一であるために、半導体装置の製造プロセスを複雑とせずに済む。
また、本発明は、上記構成の半導体装置において、前記応力緩和層は、前記ダイパッドを形成する主材料よりも熱膨張係数が小さい材料から成ることを特徴としている。この構成によれば、応力緩和層は、はんだ接合後の冷却によってダイパッドが収縮して発生するダイパッドの反りを低減して、半導体チップに加わる応力を低減することが可能となる。
また、本発明は、上記構成の半導体装置において、前記応力緩和層は、熱膨張係数が前記半導体チップを形成する主材料と同等又はそれに近い材料から成るのが好ましい。この場合、応力緩和層は、接合後の冷却によってダイパッドが収縮して発生するダイパッドの反りをより効果的に低減することが可能となる。このため、半導体チップに加わる応力をより効果的に低減することが可能となる。
また、本発明は、半導体チップと、前記半導体チップをはんだ層を介して接合搭載するダイパッドと、前記半導体チップと電気的に導通されるリードと、熱膨張係数が前記ダイパッドを形成する主材料より小さく且つ前記半導体チップを形成する主材料と同等又はそれに近い材料から成って、前記はんだ層に介在される応力緩和層と、少なくとも前記半導体チップを封止する封止体と、を備えることを特徴としている。
この構成によれば、はんだを用いて半導体チップをダイパッドに接合する場合に、接合後の冷却によってダイパッドと半導体チップとの収縮率の違いによって発生する半導体チップへの応力を、応力緩和層によって低減することが可能である。そして、この構成の場合、ダイパッドの反りを低減するためにダイパッド自体の肉厚を厚くする方法に比べて、パッケージ型半導体装置を薄型化することが可能である。また、応力緩和層をはんだ層の間に介在させる構成のために、半導体チップに加わる応力を低減するために半導体チップとダイパッドとを接合するはんだ層を厚くする場合に比べて、精度良く半導体チップに加わる応力を低減することが可能である。更に、この構成の場合、応力緩和層を半導体チップと同じ面側に配置する構成であるために、半導体装置の製造が容易である。
本発明によれば、はんだを用いて半導体チップをダイパッドに接合する半導体装置において、従来のようにリードフレーム（ダイパッド含む）やはんだ層の厚みを厚くすることなく、応力緩和層によって半導体チップに加わる応力を低減することが可能である。このため、半導体チップにクラック等の損傷が発生しにくい高信頼性の半導体装置を提供することが可能である。また、本発明の半導体装置によれば、半導体チップを搭載するダイパッドの厚みを薄くした構成で半導体チップの損傷を低減できるために、パッケージ型半導体装置の小型・薄型化への展開が行い易い。
以下、本発明の実施形態について図面を参照しながら説明する。なお、ここで示す実施形態は一例であって、本発明の半導体装置はここに示す実施形態に限定される趣旨ではない。
（第１実施形態）
まず、本発明の半導体装置の第１実施形態について、図１、図２、及び図３を参照しながら説明する。図１は、第１実施形態の半導体装置の構成を示す概略平面図である。なお、図１は、半導体装置を半導体チップが搭載される側から見た図であり、便宜上半導体チップ等を封止する封止用樹脂が透明であるものとして描いている。また、図２は、第１実施形態の半導体装置の構成を示す概略断面図で、図１のＡ−Ａ位置における断面図である。図３は、第１実施形態の半導体装置を製造する際に用いるリードフレームの構成を示す概略平面図である。
第１実施形態の半導体装置１は、表面実装型のパッケージの一種である、いわゆるクワッド・フラット型パッケージ（Quad Flat Package;ＱＦＰ）を有する半導体装置である。図１及び図２に示すように、半導体装置１は、半導体チップ２と、ダイパッド３と、インナーリード４と、アウターリード５と、応力緩和層６と、封止体７と、を備えている。
半導体チップ２は、平面視略矩形状のシリコン基板から成っており、その表面には、例えばパワーＩＣが作り込まれている。本実施形態においては、半導体チップ２の厚みは、例えば３００μｍ程度とされる。この半導体チップ２は、ダイパッド３に接合搭載される。
ダイパッド３は、平面視略矩形状に形成され、その平面サイズは半導体チップ２より大きめに形成されている。このダイパッド３は、上述のように半導体チップ２を接合搭載する部分であり、半導体装置１を製造する際に用いられるリードフレーム１０に打ち抜き形成されている。また、ダイパッド３の４つの角からは支持バー１１が延出しており、この支持バー１１に支えられた状態でダイパッド３はリードフレーム１０の他の部分に対してダウンオフセットされる。このため、半導体装置１においては、図２に示すようにダイパッド３はインナーリード４よりも下がった位置に配置される。なお、ダイパッド３等が形成されるリードフレーム１０は、例えばＣｕ合金からなっている。また、ダイパッド３の厚みは例えば１００〜１５０μｍ程度とされる。
半導体チップ２とダイパッド３との接合は、はんだを用いて行われ、半導体チップ２とダイパッド３との間には、はんだ層８が存在する。なお、本実施形態においては、はんだとしては、例えば高融点はんだ（Ｐｂ−５％Ｓｎ）が用いられるが、もちろん他の組成のはんだ（例えば鉛フリーのはんだ等）を用いる構成としても構わない。
インナーリード４は、ダイパット３を取り囲むように複数存在し、例えば金線のような金属細線９を介して半導体チップ２の上面に形成される端子パッドと電気的に接続される。アウターリード５は、インナーリード４と連続しており、封止体７の側面から外部に延出する。アウターリード５は、その一部が屈曲された状態とされ、これによりプリント基板（図示せず）に表面実装可能となっている。
応力緩和層６は、半導体チップ２とダイパッド３とをはんだで接合した場合に、半導体チップ２とダイパッド３との熱収縮率の違いが原因となって発生する半導体チップ２への応力を緩和する機能を有している。この応力緩和層６はダイパッド３の半導体チップ２が接合される面の裏面側に、はんだを用いて接合されている。このため、ダイパッド３と応力緩和層６との間にははんだ層８が存在する。本実施形態の半導体装置１においては、応力緩和層６は４２アロイ材（Ｆｅ−４２％Ｎｉ合金）を用いて形成されており、その厚みは、例えば１００〜１５０μｍ程度とされている。
なお、本実施形態においては、応力緩和層６がダイパッド３と接合される接合面の大きさは、半導体チップ２がダイパッド３と接合される接合面の大きさとほぼ等しくなるように構成しているが、これに限定される趣旨ではなく、適宜変更可能である。すなわち、応力緩和層６を配置することによって半導体チップ２への応力が低減される範囲で、応力緩和層６のダイパッド３と接合する接合面の大きさは適宜変更して構わない。
封止体７は、例えばエポキシ樹脂等の封止用樹脂から成って、半導体チップ２が外界の雰囲気（ガス、水分、ゴミなど）からの影響を受けないようにする。半導体装置１においては、封止体７は、半導体チップ２とダイパッド３とインナーリード４とを包み込み、応力緩和層６については、その底面が封止体７の底面と面一となって露出するように構成される。このように応力緩和層６の底面を露出させるのは、半導体チップ２の発熱をダイパッド３及び応力緩和層７を介して放熱し易くすること等を考慮するものである。特に、パワーＩＣ等のパワー系の半導体チップ２では駆動時の発熱量が比較的大きいために、熱を外部に逃がす構成を設けるのが好ましい。
次に、以上のように構成される半導体装置１の製造方法について説明する。なお、ここに示す半導体装置１の製造方法は一例であり、半導体装置１は他の製造方法によって製造しても、もちろん構わない。
まず、図３に示す形状のリードフレーム１０をプレス加工によって形成する。なお、リードフレーム１０において、３はダイパッド、４はインナーリード、５はアウターリード、１１は支持バー、１２はインナーリード４とアウターリード５の間にあってこれらのリード群を支持するタイバーである。これら各部をプレス加工によって形成すると、支持バー１１で支持されたダイパッド３について、パッケージ型の半導体装置１が形成された際に応力緩和層６の底面が封止体７の底面と面一となって露出するように、所定量押し下げる。
その後、所定の形状に加工されて応力緩和層６となる４２アロイ材の上面（ダイパッド３と接合される面）にはんだを供給し、加熱（例えば３５０℃程度）して溶融はんだを形成する。そして、その上からリードフレーム１０をダイパット３が応力緩和層６を形成する４２アロイ材と重なり合うように所定の位置に配置し、加圧等を行ってダイパッド３と４２アロイ材とを固着する。
その後、加熱状態のままでダイパッド３の上面（４２アロイ材と固着された面の裏面）にはんだを供給して溶融はんだを形成する。そして、半導体チップ２を溶融はんだの上に配置し、加圧等を行って固着する。その後、所定の温度まで冷却する。これにより、半導体チップ２とダイパッド３との接合、及びダイパッド３と応力緩和層６との接合が行われる。なお、上述のはんだを用いた接合は、例えば窒素ガス雰囲気中で行われる。
その後、半導体チップ２の上面に形成される端子パッドとインナーリード４とを、金属細線９で電気的に接続する。そして、半導体チップ２、ダイパッド３、インナーリード４、及び応力緩和層６（正確には応力緩和層６については、上述のように底面は樹脂よって覆われない）を、例えばモールド型を用いたトランスファーモールド法により封止用樹脂で覆い、封止体７を形成する。
最後に、タイバー１２や封止体７から突出する支持バー１１などの不要部分を切断除去するとともに、インナーリード４が延長された封止体７の外側のアウターリード５を所定の形状に屈曲させて、半導体装置１の組立てを完了する。
なお、以上においては、応力緩和層６を形成する４２アロイ材を、はんだを用いて接合する構成としたが、はんだ以外の金属を用いて高温下で接合する構成としても構わない。また、リードフレーム１０を形成する時点で、応力緩和層６を溶接や超音波接合等によりダイパッド３に取り付けておくことも場合によっては可能である。ただし、半導体装置１は、半導体チップ２とダイパッド３とをはんだで接合する構成であるために、本実施形態のようにダイパッド３と応力緩和層６の接合についても、はんだを用いて接合する方が製造しやすい等の利点を有し、好ましい。
次に、半導体装置１の作用について説明する。本実施形態の半導体装置１においては、上述のようにダイパッド３の肉厚が１００〜１５０μｍ程度と薄く形成されている。この場合、ダイパッド３を形成するＣｕ合金の熱膨張係数は、はんだによる接合が行われる温度範囲（例えば室温〜３５０℃以下）において約１７ｐｐｍ／Ｋと大きな値を有するために、半導体チップ２のはんだによるダイボンディングが行われた後にダイパッド３は熱収縮によって大きな反りを発生しやすい。
この点、半導体装置１においては、ダイパッド３の半導体チップ２が形成される面の裏面側に、その熱膨張係数が、はんだによる接合が行われる温度範囲（例えば室温〜３５０℃）において例えば５〜７ｐｐｍ／Ｋである４２アロイ材から成る応力緩和層６が形成されている。この応力緩和層６の熱膨張係数は、半導体チップ２を形成する主原料であるＳｉの熱膨張係数（例えば３〜４ｐｐｍ／Ｋ）に近く、ダイパッド３を形成する主原料であるＣｕ合金の熱膨張係数よりもかなり小さい。このため、応力緩和層６は、はんだ接合後においても変形が小さく、ダイパッド３の反りを低減することが可能となる。そして、これにより、半導体チップ２に対して加わる応力を低減することが可能となる。
また、半導体装置１においては、ダイパッド３の半導体チップ２が設けられる面の裏面側に応力緩和層６を別途設ける構成としている。このため、従来の、半導体チップ２とダイパッド３とを接合するはんだ層の厚みを厚くすることで半導体チップ２に加わる応力を低減する構成の場合と異なり、高い精度で半導体チップに加わる応力を低減することが可能となる。
更に、従来のようにダイパッド３（リードフレーム１０）の厚みを厚くして、はんだ接合によって発生する半導体チップ２への応力を低減するためには、ダイパッド３の厚みを例えば５００μｍ程度とする必要がある。一方、本実施形態の半導体装置１の場合、ダイパッド３の厚みを例えば１００〜１５０μｍ程度とした場合に、応力緩和層６の厚みを例えば１００〜１５０μｍ程度することで半導体チップ２に発生する応力を効果的に低減することが可能となる。このために、半導体装置１は、応力緩和層６を別途設ける構成であるが、ダイパッドの厚みを厚くして半導体チップの損傷を低減する従来の構成に比べて薄型化が可能である。すなわち、半導体装置１は、半導体チップ２の損傷を低減する構成で、パッケージ型の半導体装置の薄型化にも対応することが可能である。
なお、以上に示した第１実施形態の半導体装置１においては、応力緩和層６の底面が封止体７の底面と面一となって露出する構成としたが、これに限定される趣旨ではなく、応力緩和層６についても、半導体チップ２、ダイパッド３、及びインナーリード４とともに封止体７に包み込まれる構成としても構わない。これについて、図面を参照しながら以下説明する。
図４及び図５は、第１実施形態の半導体装置１の変形例を示す図で、図４は、半導体装置を半導体チップ２側から見た概略平面図、図５は、図４のＢ−Ｂ位置の断面を示す概略断面図である。なお、図４は、便宜上半導体チップ等を封止する封止用樹脂が透明であるものとして描いている。また、図４においては、便宜的に半導体チップ２とインナーリード４とを電気的に接続する金属細線９（図１参照）を省略して示している。
図４及び図５に示すように、応力緩和層６についても封止体７に包み込む構成とした場合、第１実施形態の半導体装置１にように熱の放散を封止体７の底面から行うことができなくなる。この点を考慮して、平面視略矩形状のダイパッド３から封止体７の外側にまで延出する延出部１３を設け、この延出部１３を通じてプリント基板（図示せず）への熱の放散を可能としている。
図４及び図５に示した半導体装置においては、ダイパッド３は第１実施形態の半導体装置１と異なり、他のリードフレームに対してダウンオフセットされることなく形成されている。このため、半導体装置１のように支持バー１１を設けていない。ただし、図４及び図５に変形例と示した半導体装置の場合においても、支持バー１１を設けてダイパッド３を適宜ダウンオフセットしても、もちろん構わない。
また、以上に示した第１実施形態における半導体装置１を構成する部材の材料は一例であり、本発明の目的を逸脱しない範囲で種々の変更が可能である。例えば、半導体装置１を製造するために用いるリードフレーム１０の材料として、Ｃｕ合金でなく、Ｃｕ等としても構わない。また、応力緩和層６の材料としては、４２アロイ材に限定されず、ダイパッド３を形成する主材料（半導体装置１においてはＣｕ合金）よりも熱膨張係数が低い材料であれば、他の材料でも構わない。ただし、半導体チップ２を形成する主材料（半導体装置１においてはＳｉ）と熱膨張係数が同等又はそれに近い材料が好ましい。すなわち、応力緩和層６の材料を、例えばコバール材（鉄にニッケル、コバルトを配合した合金；成分例は重量％で、Ｎｉ２９％、Ｃｏ１７％、Ｓｉ０．２％、Ｍｎ０．３％、Ｆｅ５３．５％）やシリコン（Ｓｉ）等としても構わない。
（第２実施形態）
次に、本発明の半導体装置の第２実施形態について説明する。図６は、第２実施形態の半導体装置の構成を示す概略断面図である。第２実施形態の半導体装置５１を説明するにあたって、第１実施形態の半導体装置１と重複する部分については同一の符号を付し、特に説明の必要がない場合にはその説明を省略する。
第２実施形態の半導体装置５１も第１実施形態の半導体装置１と同様にクワッド・フラット型パッケージ（ＱＦＰ）を有する半導体装置である。半導体装置５１は、半導体チップ２と、ダイパッド３と、インナーリード４と、アウターリード５と、応力緩和層６と、封止体７と、を備えている。半導体チップ２とインナーリード４とは、例えば金線のような金属細線９を介して電気的に接続されている。インナーリード４は、封止体７の側面から外部に延出するアウターリード５と連続し、アウターリード５は、その一部が屈曲状態とされている。
第２実施形態の半導体装置５１においては、第１実施形態の半導体装置１の構成と異なり、応力緩和層６がダイパッド３の半導体チップ２が搭載される面の裏面側ではなく、半導体チップ２が搭載される面と同一面側に配置されている。すなわち、ダイパッド３の上面にはんだ層８を介して応力緩和層６が接合配置され、応力緩和層６の上面にはんだ層８を介して半導体チップ２が接合配置されている。
また、半導体装置５１においては、ダイパッド３はインナーリード４に対してダウンオフセットされ、その底面が封止体７の底面と面一となっている。すなわち、ダイパッド３の底面は露出した状態となっており、これにより半導体チップ２における発熱を放熱し易くなっている。
次に、半導体装置５１の製造方法について説明する。なお、ここに示す半導体装置５１の製造方法は一例であり、半導体装置５１は他の製造方法によって製造しても、もちろん構わない。
まず、半導体装置５１を製造するためのリードフレームを準備する。リードフレームの形状は、第１実施形態のリードフレーム１０（図３参照）と同様である。ただし、支持バー１１で支持されたダイパッド３は、パッケージ型の半導体装置５１が形成された際に、ダイパッド３の底面が封止体７の底面と面一となって露出するように所定量押し下げられている。
その後、リードフレーム１０のダイパッド３にはんだを供給し、加熱（例えば３５０℃程度）して溶融はんだを形成する。そして、その上から応力緩和層６を形成する４２アロイ材を配置し、加圧等を行ってダイパッド３と４２アロイ材とを固着する。次に、加熱状態のままで応力緩和層６を形成する４２アロイ材の上面にはんだを供給して溶融はんだを形成する。そして、半導体チップ２を溶融はんだの上に配置し、加圧等を行って固着する。
半導体チップ２を固着後、所定の温度まで冷却する。これにより、はんだ層８に応力緩和層６が介在した状態で、半導体チップ２はダイパッド３に接合される。なお、上述のはんだを用いた接合は、例えば窒素ガス雰囲気中で行われる。
その後、半導体チップ２の上面に形成される端子パッドとインナーリード４とを、金属細線９で電気的に接続する。そして、半導体チップ２、ダイパッド３（正確にはダイパッド３については、上述のように底面は樹脂で覆われない）、インナーリード４、及び応力緩和層６を、例えばモールド型を用いたトランスファーモールド法により封止用樹脂で覆い、封止体７を形成する。
最後に、タイバー１２や封止体７から突出する支持バー１１などの不要部分を切断除去するとともに、インナーリード４が延長された封止体７の外側のアウターリード５を所定の形状に屈曲させて、半導体装置５１の組立てを完了する。
次に、半導体装置５１の作用について説明する。半導体装置５１においては、半導体チップ２とダイパッド３とを接合するはんだ層８の間に応力緩和層６が介在する構成となっている。そして、この応力緩和層６は、その熱膨張係数が半導体チップ２を形成する主原料であるＳｉの熱膨張係数に近く、ダイパッド３を形成する主原料であるＣｕ合金の熱膨張係数よりもかなり小さい４２アロイ材から成っている。このため、半導体装置５１においては、ダイパッド３に半導体チップ２を接合搭載する際に、半導体チップ２とダイパッド３との熱収縮の違いにとって発生する半導体チップへの応力を応力緩和層６が緩和し、半導体チップ２の損傷を防ぐことができる。
また、半導体装置５１においては、半導体チップ２とダイパッド３とを接合するはんだ層８に応力緩和層６を介在させる構成としている。このため、従来の、半導体チップ２とダイパッド３とを接合するはんだ層の厚みを厚くすることで半導体チップ２に加わる応力を低減する構成の場合と異なり、高い精度で半導体チップに加わる応力を低減することが可能となる。
更に、従来のようにダイパッド３（リードフレーム１０）の厚みを厚くして、はんだ接合によって発生する半導体チップ２への応力を低減するためには、ダイパッドの厚みを例えば５００μｍ程度とする必要がある。一方、本実施形態の半導体装置５１の場合、ダイパッド３の厚みを例えば１００〜１５０μｍ程度とした場合に、応力緩和層６の厚みを例えば１００〜１５０μｍ程度することで半導体チップ２に発生する応力を効果的に低減することが可能となる。このために、半導体装置５１は、応力緩和層６を別途設ける構成であるが、ダイパッドの厚みを厚くして半導体チップの損傷を低減する従来の構成に比べて薄型化が可能である。すなわち、半導体装置５１は、半導体チップ２の損傷を低減する構成で、パッケージ型の半導体装置の薄型化に対応することが可能である。
なお、第２実施形態の半導体装置５１においては、ダイパッド３の底面を封止体７の底面と面一として、ダイパッド３の底面を露出させる構成としたが、ダイパッド３についても、半導体チップ２、インナーリード、及び応力緩和層６とともに封止体７に包み込まれる構成としても構わない。この場合には、第１実施形態の変形例として図４及び図５にその構成を示した半導体装置と同様に、放熱を良くするためにダイパッド３から延出部１３を延出し、これを用いて放熱する構成とすることも可能である。
また、半導体装置５１においては、応力緩和層６を構成する材料として４２アロイ材を用いているが、これに限定される趣旨ではない。応力緩和層６の材料としては、ダイパッド３を形成する主材料（例えばＣｕ合金、Ｃｕなど）より熱膨張係数が低く、半導体チップ２を形成する主材料（例えばＳｉ）と熱膨張係数が同等又はそれに近い材料が好ましい。このような材料として、例えばコバール材、シリコン等が挙げられる。
その他、以上に示した第１及び第２実施形態においては、半導体装置はクワッド・フラット型パッケージ（ＱＦＰ）を有する半導体装置を例に説明した。しかし、本発明はこれに限られず、本発明の目的を逸脱しない範囲で、他のパッケージ構造を有する半導体装置にも広く適用可能である。すなわち、例えば、ＳＯＰ(Small Outline Package)、ＳＯＪ(Small Outline J-lead package)、ＳＯＮ（Small Outline Non-lead package）、ＱＦＪ(Quad Flat J-lead package)、ＱＦＮ（Quad Flat Non-lead package）等の表面実装型のパッケージ型半導体装置や、リード挿入型のパッケージ型半導体装置等にも広く適用可能である。
本発明によれば、半導体チップにクラック等の損傷が発生しにくい高信頼性のパッケージ型の半導体装置を提供することが可能である。また、本発明によれば、半導体チップを搭載するダイパッドの厚みを薄くした構成で半導体チップの損傷を低減できるために、パッケージ型半導体装置の小型・薄型化への展開が行い易い。従って、本発明の半導体装置は、パッケージ型の半導体装置として非常に有用である。
は、第１実施形態の半導体装置の構成を示す概略平面図である。 は、第１実施形態の半導体装置の構成を示す概略断面図で、図１のＡ−Ａ位置における断面図である。 は、第１実施形態の半導体装置を製造する際に用いるリードフレームの構成を示す概略平面図である。 は、第１実施形態の半導体装置の変形例を示す図である。 は、図４のＢ−Ｂ位置における概略断面図である。 は、第２実施形態の半導体装置の構成を示す概略断面図である。 は、従来の半導体装置における問題点を説明するための図である。
符号の説明
１、５１ 半導体装置
２ 半導体チップ
３ ダイパッド
４ インナーリード
５ アウターリード
６ 応力緩和層
７ 封止体
８ はんだ層

Claims (6)

  1. 半導体チップと、
    前記半導体チップの裏面全体を第１はんだで接合して搭載するダイパッドと、
    前記半導体チップと電気的に導通される複数のリードと、
    前記ダイパッドの前記半導体チップが搭載される面の裏面に第２はんだで接合されて前記半導体チップに加わる応力を緩和する応力緩和層と、
    少なくとも前記半導体チップを封止する封止体と、
    を備え、
    前記ダイパッドが前記複数のリードよりも下方に位置し、
    前記応力緩和層の表面が前記封止体の表面と面一となって露出し、
    前記応力緩和層が前記ダイパッドと接合される接合面の大きさは、前記半導体チップが前記ダイパッドと接合される接合面の大きさとほぼ等しいことを特徴とする半導体装置。
  2. 前記ダイパッドの厚みが１００〜１５０μｍであることを特徴とする請求項１に記載の半導体装置。
  3. 前記第１はんだ及び前記第２はんだが、高融点はんだ又は鉛フリーはんだであることを特徴とする請求項１又は請求項２に記載の半導体装置。
  4. 前記応力緩和層の材料が、４２アロイ材、コバール材、シリコンのうちのいずれか１つであることを特徴とする請求項１〜請求項３のいずれかに記載の半導体装置。
  5. 前記半導体チップが、パワー系の半導体チップであることを特徴とする請求項１〜請求項４のいずれかに記載の半導体装置。
  6. 前記半導体チップと前記ダイパッドとを接合する第１はんだと、前記ダイパッドと前記応力緩和層とを接合する第２はんだとが同一であることを特徴とする請求項１〜請求項５のいずれかに記載の半導体装置。
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