JP4466341B2 - 半導体装置及びその製造方法、並びにリードフレーム - Google Patents

半導体装置及びその製造方法、並びにリードフレーム Download PDF

Info

Publication number
JP4466341B2
JP4466341B2 JP2004337173A JP2004337173A JP4466341B2 JP 4466341 B2 JP4466341 B2 JP 4466341B2 JP 2004337173 A JP2004337173 A JP 2004337173A JP 2004337173 A JP2004337173 A JP 2004337173A JP 4466341 B2 JP4466341 B2 JP 4466341B2
Authority
JP
Japan
Prior art keywords
lead frame
inner lead
semiconductor device
semiconductor chip
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2004337173A
Other languages
English (en)
Other versions
JP2006147908A (ja
Inventor
広陽 細川
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Priority to JP2004337173A priority Critical patent/JP4466341B2/ja
Publication of JP2006147908A publication Critical patent/JP2006147908A/ja
Application granted granted Critical
Publication of JP4466341B2 publication Critical patent/JP4466341B2/ja
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
    • H01L2224/491—Disposition
    • H01L2224/4912—Layout
    • H01L2224/49171—Fan-out arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Description

本発明は、半導体装置及びその製造方法、並びにリードフレームに関するものである。
近年、携帯電子機器の発展により、より小型／高密度でローコストな製品の要求が強くなってきている。これに伴い、半導体ＩＣ（integrated circuit）パッケージは飛躍的に小型化、薄型化が進んできており、ＬＧＡ（Land Grid Array）と呼ばれる外部端子が底面に格子状に配置されたパッケージや、ＣＳＰ（Chip Size Package）と呼ばれる、パッケージ実装面積とチップ面積がほぼ同等のパッケージ構造が提案されている。しかし、これらＬＧＡやＣＳＰは一般的に高価なインターポーザ基板を用いることが多く、リードフレームを用いたＬＱＦＰ（Low-profile Quad Flat Package）やＱＦＮ（Quad Flat Non-leaded package）より、組立費用が高かった。
これに対応するため、インターポーザ基板に代わり、リードフレームを用いたＬＧＡ、ＣＳＰの構造が各半導体メーカーより提案されている（例えば、後記の特許文献１参照。）。
例えば、リードフレームを適用した半導体パッケージには図１４や図１５に示すような構造があり、外部接続端子上にワイヤーボンドするタイプ（図１４）と、インナーリード上にワイヤーボンドするタイプ（図１５）とがある。
図１４に示すような構造は、半導体チップ３０の外周部にリードフレームの外部接続端子３１を格子状に配置し、半導体チップ３０と外部接続端子３１とをワイヤーボンディングによって接続したタイプである。このようなリードフレームは、元々インナーリードで相互に連結された外部接続端子３１をエッチング又はパンチ等で島状にし、絶縁シート等で保持して作製することができる。インナーリード部分はカットしてしまうので、配線の引き回しはなく、端子３１上にワイヤーボンドする構造となる。
一方、図１５に示すような構造は、インナーリード３３を引き回し、半導体チップ３０の存在域内にリードフレームの外部接続端子３１を配置するファンイン構造である。インナーリード３３はハーフエッチを行い、パッケージ底面には露出しないようになっている。また、半導体チップ３０は絶縁性のダイボンド材３２を介してリードフレーム上にダイボンドされる。
特開２００２−２４６５２９号公報（８頁１４欄２０行目〜１１頁１９欄１３行目、図１〜図５）
しかしながら、上述したような従来例による半導体パッケージ構造では、下記のような理由によりパッケージの小型化、多ピン化に問題があった。
例えば、図１４に示すような構造では、リードフレームは、元々インナーリードで相互に連結された外部接続端子３１をエッチング又はパンチ等で島状にし、絶縁シート等で保持して作製する。そして、インナーリード部分はカットしてしまうので、配線の引き回しはなく、端子３１上にワイヤーボンドする構造となる。このため、半導体チップ３０の外周部に外部接続端子３１を配置するファンアウト構造とするしかなく、半導体チップ３０の存在域内に端子３１を配置するファンイン構造を採用することができない。従って、パッケージ実装面積が大きくなり、また搭載できる半導体チップ３０のサイズが小さい等の問題がある。
一方、図１５に示すような半導体パッケージはファンイン構造を適用することができるため、図１４に示すような構造に比べてパッケージの小型化に向く。しかしながら、インナーリード３３をリードフレーム外枠又はダイパッド部分から引き回して、ワイヤーボンドする必要があった。このインナーリード３３は、外部接続端子３１の間を通過する構造となるため、金属板をエッチング又はプレスすることにより成形されるリードフレームでは、端子ピッチの縮小や、端子の多列化、多ピン化に限界があった（例えば、板厚２００μｍのリードフレームの場合、エッチングの製法上、端子０．６５ｍｍピッチでは２列、端子０．８ｍｍピッチでは３列が限界であった。）。
本発明は、上述したような問題点を解決するためになされたものであって、その目的は、コストを低減することができ、端子の多列化、多ピン化及び実装面積を低減することができる半導体装置及びその製造方法、並びにリードフレームを提供することにある。
即ち、本発明は、半導体チップが内側リードフレームにマウントされ、前記内側リードフレームの周囲に外側リードフレームが設けられ、前記半導体チップが前記内側リードフレーム及び前記外側リードフレームにそれぞれ接続されている、半導体装置に係るものである。
また、本発明の半導体装置の製造方法であって、
前記内側リードフレームを形成する工程と、前記内側リードフレームを前記外側リードフレームに配する工程と、前記内側リードフレーム上に前記半導体チップをマウントする工程と、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをそれぞれ接続する工程とを有する、半導体装置の製造方法に係るものである。
さらに、半導体チップをマウントする内側リードフレームと、この内側リードフレームの周囲に設けられた外側リードフレームとからなり、前記内側リードフレームが絶縁材によって支持されながら、支持材によって支持された前記外側リードフレームの内側に配されている、リードフレームに係るものである。
本発明によれば、例えばインターポーザ基板を用いてなる従来例による半導体装置に比べ、リードフレームを用いるので安価であり、これに加え、前記半導体チップが前記内側リードフレームにマウントされ、前記内側リードフレームの周囲に前記外側リードフレームが設けられ、前記半導体チップが前記内側リードフレーム及び前記外側リードフレームにそれぞれ接続されているので、図１４に示すようなファンアウト構造しか採用できなかった従来例による半導体パッケージに比べて、大きな面積の前記半導体チップを小さな実装面積に搭載することができる。
また、例えば、前記内側リードフレーム及び前記外側リードフレームをそれぞれ、図１５に示すような従来例によるリードフレームと同じ製造方法で作製し、かつ外部接続端子ピッチを従来例と同等として、本発明の半導体装置と従来例による半導体パッケージ（図１５）とを比較した場合、本発明の半導体装置は前記外部接続端子をより多列化することが可能となる。さらに、図１５に示すような従来例による半導体パッケージと同じ実装面積の場合で比較すると、本発明の半導体装置は一層の多ピン化が可能となり、或いは、同じピン数で比較すると、本発明の半導体装置はより実装面積を低減することができる。
本発明において、前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子が配置されていることが望ましい。
また、前記内側リードフレームに前記半導体チップとは別の電子部品もマウントすることができる。例えば、前記内側リードフレームの一方の面上に前記半導体チップが、その他方の面上に前記別の電子部品がマウントされていることが好ましい。これによれば、複数の半導体チップや様々な電子部品を小さな実装面積で１パッケージ化することができる。
また、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとがワイヤーボンディングによって接続されていることが好ましい。但し、これに限らずフリップチップ方式によって接続することも勿論可能である。
さらに、前記内側リードフレーム及び前記外側リードフレームの各外部接続端子が露出するようにして、絶縁材によってパッケージ化されていることが好ましい。
本発明の半導体装置の製造方法において、前記内側リードフレームを絶縁材によって支持しながら、支持材によって支持された前記外側リードフレームに配する際、前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子を配置することが好ましい。
以下、本発明の好ましい実施の形態を図面を参照して説明する。
第１の実施の形態
図１は、本発明に基づく半導体装置の概略図である。
図１に示すように、本発明に基づく半導体装置１は、半導体チップ２が内側リードフレーム３にマウントされ、内側リードフレーム３の周囲に外側リードフレーム４が設けられ、半導体チップ２が内側リードフレーム３及び外側リードフレーム４にそれぞれ接続されている。
また、外側リードフレーム４の外部接続端子５の配列領域より内側に、内側リードフレーム３の外部接続端子６が配置されていることが好ましい。
また、半導体チップ２と内側リードフレーム３及び外側リードフレーム４とがワイヤー７によって接続されている。
さらに、内側リードフレーム３及び外側リードフレーム４の各外部接続端子５、６が露出するようにして、絶縁材８によってパッケージ化されていることが好ましい。
以下に、図面を参照しながら、図１に示した本発明に基づく半導体装置１の製造方法の一例を工程順に説明する。
まず、図２（ａ）に示すように、内側リードフレーム３を支持材９によって保持する。内側リードフレーム３は、図４（ａ）に示すような構造であり、材料は一般的なＣｕ系又はＦｅ／Ｎｉ合金材料等を使うことができ、公知の製造方法によって得られる。次いで、図２（ｂ）に示すように、内側リードフレーム３の板厚と同じ厚さで絶縁材（絶縁性樹脂）８により樹脂封止を行い、支持材９を剥がす。次いで、図２（ｃ）に示すように、インナーリードや外部接続端子６を連結するバーの部分でダイシングカットする（例えば、図４（ａ）のダイシングカットラインを参照。）。ここで、個片化された内側リードフレーム３は、絶縁材８でインナーリードや外部接続端子６を保持している。例えば、リードフレーム板厚２００μｍの場合、外部接続端子６が０．６５ｍｍピッチで２列のものが実現できる。
次に、図２（ｄ）に示すように、絶縁材８によって支持された内側リードフレーム３を、支持材９によって支持された外側リードフレーム４に配する。このとき、外側リードフレーム４の外部接続端子５の配列領域より内側に、内側リードフレーム３の外部接続端子６を配置する。なお、外側リードフレーム４の外部接続端子５は、その配列領域より内側に、内側リードフレーム３の外部接続端子６を配置できるよう、図４（ｂ）に示すようなデザインとする。例えば、外側リードフレーム４を上記の内側リードフレーム３と同様にして板厚２００μｍ、外部接続端子５を０．６５ｍｍピッチ、２列で作製すると、結果的に外部接続端子０．６５ｍｍピッチ、４列のリードフレームが実現できることになる。
次に、図２（ｅ）に示すように、内側リードフレーム３上にダイボンド材（絶縁性）１０を介して半導体チップ２をマウントする。次いで、図３（ｆ）に示すように、半導体チップ２と内側リードフレーム３及び外側リードフレーム４とをそれぞれワイヤー７によって接続する。
次に、図３（ｇ）に示すように、内側リードフレーム３及び外側リードフレーム４の各外部接続端子５、６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図３（ｈ）に示すように、個片にダイシングカットする。
本実施の形態によれば、例えばインターポーザ基板を用いてなる従来例による半導体装置に比べ、リードフレームを用いるので安価であり、これに加え、半導体チップ２が内側リードフレーム３にマウントされ、内側リードフレーム３の周囲に外側リードフレーム４が設けられ、半導体チップ２が内側リードフレーム３及び外側リードフレーム４にそれぞれ接続されているので、図１４に示すようなファンアウト構造しか採用できなかった従来例による半導体パッケージに比べて、大きな面積の半導体チップ２を小さな実装面積に搭載することができる。
また、例えば、内側リードフレーム３及び外側リードフレーム４をそれぞれ、図１５に示すような従来例によるリードフレームと同じ製造方法で作製し、かつ外部接続端子５、６のピッチを従来例と同等として、本発明に基づく半導体装置１と従来例による半導体パッケージ（図１５）とを比較した場合、本発明に基づく半導体装置１は外部接続端子５、６をより多列化することが可能となる。さらに、図１５に示すような従来例による半導体パッケージと同じ実装面積の場合で比較すると、本発明に基づく半導体装置１は一層の多ピン化が可能となり、或いは、同じピン数で比較すると、本発明に基づく半導体装置１はより実装面積を低減することができる。
例えば、図５（ｂ）に示すように、従来例による半導体装置において、板厚２００μｍのリードフレームを用い、外部接続端子（Φ０．４ｍｍ）０．８ｍｍピッチで４列の構造とした場合、そのパッケージサイズは□８．２ｍｍであった。これに対し、本発明に基づく半導体装置は、図５（ａ）に示すように、図５（ｂ）と同じピン数としても、外部接続端子（Φ０．３５ｍｍ）０．６５ｍｍピッチで４列のとき、そのパッケージサイズは□５．９５ｍｍまで縮小することができる。
第２の実施の形態
図６に示すように、本実施の形態による半導体装置１は、基本的には第１の実施の形態と同様であるが、内側リードフレーム３に半導体チップ２とは別の半導体チップ２’もマウントされている。
以下に、図面を参照しながら、図６に示した本発明に基づく半導体装置１の製造方法の一例を工程順に説明する。
まず、図７（ａ）に示すように、内側リードフレーム３を支持材９によって保持する。次いで、図７（ｂ）に示すように、内側リードフレーム３上にダイボンド材（絶縁性）１０を介して半導体チップ２をマウントし、半導体チップ２と内側リードフレーム３とをワイヤー７によって接続する。
次に、図７（ｃ）に示すように、内側リードフレーム３の外部接続端子６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。次いで、図７（ｄ）に示すように、インナーリードや外部接続端子６を連結するバーの部分でダイシングカットする。ここで、個片化された内側リードフレーム３は、絶縁材８でインナーリードや外部接続端子６が保持されている。
次に、図７（ｅ）に示すように、半導体チップ２がマウントされた内側リードフレーム３を、支持材９によって支持された外側リードフレーム４に配する。このとき、外側リードフレーム４の外部接続端子５の配列領域より内側に、内側リードフレーム３の外部接続端子６を配置する。
次に、図８（ｆ）に示すように、内側リードフレーム３上にダイボンド材（絶縁性）１０を介して別の半導体チップ２’をマウントする。次いで、図８（ｇ）に示すように、半導体チップ２’と外側リードフレーム４とをワイヤー７によって接続する。
次に、図８（ｈ）に示すように、内側リードフレーム３及び外側リードフレーム４の各外部接続端子５、６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図８（ｉ）に示すように、個片にダイシングカットする。
本実施の形態によれば、第１の実施の形態による半導体装置と同様の効果が奏せられると共に、内側リードフレーム３に半導体チップ２とは別の半導体チップ２’もマウントすることにより、前記半導体チップの積層構造を容易に作製することができる。
第３の実施の形態
図９に示すように、本実施の形態による半導体装置１は、内側リードフレーム３に半導体チップ２とは別の電子部品１１もマウントされている。即ち、内側リードフレーム３の一方の面上に半導体チップ２が、その他方の面上に別の電子部品１１がマウントされている。
以下に、図面を参照しながら、図９に示した本発明に基づく半導体装置の製造方法の一例を工程順に説明する。
まず、図１０（ａ）に示すように、内側リードフレーム３を支持材９によって保持する。次いで、図１０（ｂ）に示すように、クリームはんだ１２を内側リードフレーム３上にスクリーン印刷し、図１０（ｃ）に示すように、別の電子部品１１をリフロー等ではんだ付け実装する。そして、図１０（ｄ）に示すように、内側リードフレーム３の外部接続端子６が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図１０（ｅ）に示すように、個片にダイシングカットする。
次に、図１１（ｆ）に示すように、上記のようにして作製した別の電子部品１１がマウントされた内側リードフレーム３を上下反転させて、支持材９によって支持された外側リードフレーム４に配する。
次に、図１１（ｇ）に示すように、内側リードフレーム３の別の電子部品１１がマウントされているのとは逆の面上に、半導体チップ２をダイボンド材１０を介してマウントし、図１１（ｈ）に示すように、半導体チップ２と内側リードフレーム３及び外側リードフレーム４とをそれぞれワイヤー７によって接続する。
次に、図１１（ｉ）に示すように、外側リードフレーム４の外部接続端子５が露出するようにして、絶縁材８によってパッケージ化し、支持材９を剥がす。そして、図１１（ｊ）に示すように、個片にダイシングカットする。
本実施の形態によれば、第１の実施の形態による半導体装置と同様の効果が奏せられると共に、半導体チップ２と、別の電子部品１１とを積層構造とした上で、金属ワイヤー７等を用いて相互の電気的な接続が可能となる。
なお、別の電子部品１１としては特に限定されず、例えば、ＳＡＷフィルターのようなセラミック中空パッケージ、ＬＴＣＣ部品等が挙げられる。
第４の実施の形態
図１２に示すように、本実施の形態による半導体装置１は、第２の実施の形態において、内側リードフレーム３の厚さを低く抑えた構造である。例えば、半導体チップ２を１００〜１２０μｍ程度に研削し、内側リードフレーム３の板厚内に収められるようにする。具体的には、１００μｍ厚の半導体チップ２を内側リードフレーム３の支持材（図示せず）にダイボンドし、内側リードフレーム３のハーフエッチング部分にワイヤーボンドすることで実現することができる。そして、この内側リードフレーム３を外側リードフレーム４の支持材（図示せず）上に固定し、ワイヤーボンド、樹脂封止、個片化することで、より薄型の半導体チップスタック構造のパッケージが実現できる。
第５の実施の形態
図１３に示すように、本実施の形態による半導体装置１は、第１の実施の形態において、内側リードフレーム３を複数使用し、外側リードフレーム４の外部接続端子５の配列領域より内側に、これら内側リードフレーム３の外部接続端子６を配置する構造である。このように、複数の半導体チップ２、２’を並設して１パッケージ化すれば、より多ピン化が実現できる。
以上、本発明を実施の形態について説明したが、上述の例は、本発明の技術的思想に基づき種々に変形が可能である。
例えば、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをそれぞれワイヤーボンディングによって接続する方法を例に挙げて説明したが、これに限らず例えば、フリップチップ方式であってもよい。
第１の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。 同、内側リードフレームの概略平面図（ａ）、及び外側リードフレームの概略平面図（ｂ）である。 同、ピン数が同じ場合における、本発明に基づく半導体装置と従来例による半導体装置の面積を比較する模式図である。 第２の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。 第３の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。 同、本発明に基づく半導体装置の製造方法の一例を工程順に示す概略断面図である。 第４の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。 第５の実施の形態による、本発明に基づく半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。 従来例による半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。 他の従来例による半導体装置の概略平面図（ａ）、概略断面図（ｂ）である。
符号の説明
１…半導体装置、２、２’…半導体チップ、３…内側リードフレーム、
４…外側リードフレーム、５、６…外部接続端子、７…ワイヤー、８…絶縁材、
９…支持材、１０…ダイボンド材、１１…別の電子部品

Claims (7)

  1. 半導体チップが内側リードフレームにマウントされ、前記内側リードフレームの周囲に外側リードフレームが設けられ、前記半導体チップが前記内側リードフレーム及び前記外側リードフレームにそれぞれ接続されている、半導体装置の製造方法であって、前記内側リードフレームを形成する工程と、前記内側リードフレームを前記外側リードフレームの内側に配する工程と、前記内側リードフレーム上に前記半導体チップをマウントする工程と、前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをそれぞれ接続する工程とを有し、
    前記内側リードフレームを絶縁材によって支持しながら、支持材によって支持された 前記外側リードフレームの内側に配する際、前記外側リードフレームの外部接続端子の 配列領域より内側に、前記内側リードフレームの外部接続端子を配置する、
    半導体装置の製造方法。
  2. 前記内側リードフレームに前記半導体チップとは別の電子部品もマウントする、請求項１に記載した半導体装置の製造方法。
  3. 前記内側リードフレームの一方の面上に前記半導体チップを、その他方の面上に前記別の電子部品をマウントする、請求項２に記載した半導体装置の製造方法。
  4. 前記半導体チップと前記内側リードフレーム及び前記外側リードフレームとをワイヤーボンディングによって接続する、請求項１に記載した半導体装置の製造方法。
  5. 前記内側リードフレーム及び前記外側リードフレームの各外部接続端子が露出するようにして、絶縁材によってパッケージ化する、請求項１に記載した半導体装置の製造方法。
  6. 半導体チップをマウントする内側リードフレームと、この内側リードフレームの周囲に設けられた外側リードフレームとからなり、前記内側リードフレームが絶縁材によって支持されながら、支持材によって支持された前記外側リードフレームの内側に配されている、リードフレーム。
  7. 前記外側リードフレームの外部接続端子の配列領域より内側に、前記内側リードフレームの外部接続端子が配置されている、請求項６に記載したリードフレーム。
JP2004337173A 2004-11-22 2004-11-22 半導体装置及びその製造方法、並びにリードフレーム Expired - Fee Related JP4466341B2 (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2004337173A JP4466341B2 (ja) 2004-11-22 2004-11-22 半導体装置及びその製造方法、並びにリードフレーム

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2004337173A JP4466341B2 (ja) 2004-11-22 2004-11-22 半導体装置及びその製造方法、並びにリードフレーム

Publications (2)

Publication Number Publication Date
JP2006147908A JP2006147908A (ja) 2006-06-08
JP4466341B2 true JP4466341B2 (ja) 2010-05-26

Family

ID=36627233

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004337173A Expired - Fee Related JP4466341B2 (ja) 2004-11-22 2004-11-22 半導体装置及びその製造方法、並びにリードフレーム

Country Status (1)

Country Link
JP (1) JP4466341B2 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014076856A1 (ja) 2012-11-19 2014-05-22 富士電機株式会社 半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3947292B2 (ja) * 1998-02-10 2007-07-18 大日本印刷株式会社 樹脂封止型半導体装置の製造方法
JP3478139B2 (ja) * 1998-09-02 2003-12-15 松下電器産業株式会社 リードフレームの製造方法
JP4159431B2 (ja) * 2002-11-15 2008-10-01 株式会社ルネサステクノロジ 半導体装置の製造方法
JP2004253421A (ja) * 2003-02-18 2004-09-09 Isahaya Electronics Corp 半導体装置

Also Published As

Publication number Publication date
JP2006147908A (ja) 2006-06-08

Similar Documents

Publication Publication Date Title
KR101070913B1 (ko) 반도체 칩 적층 패키지
JP5227501B2 (ja) スタックダイパッケージ及びそれを製造する方法
JP4456889B2 (ja) 積層型半導体パッケージ及びその製造方法
US7986032B2 (en) Semiconductor package system with substrate having different bondable heights at lead finger tips
US7384819B2 (en) Method of forming stackable package
US7834469B2 (en) Stacked type chip package structure including a chip package and a chip that are stacked on a lead frame
US7902649B2 (en) Leadframe for leadless package, structure and manufacturing method using the same
US20090127682A1 (en) Chip package structure and method of fabricating the same
JP2007123595A (ja) 半導体装置及びその実装構造
JP2009094118A (ja) リードフレーム、それを備える電子部品及びその製造方法
US20070164411A1 (en) Semiconductor package structure and fabrication method thereof
JP2010147070A (ja) 半導体装置
JP2008103685A (ja) 半導体装置及びその製造方法
US11869831B2 (en) Semiconductor package with improved board level reliability
JP2001156251A (ja) 半導体装置
US20080185698A1 (en) Semiconductor package structure and carrier structure
JP4466341B2 (ja) 半導体装置及びその製造方法、並びにリードフレーム
US8097952B2 (en) Electronic package structure having conductive strip and method
JP4207791B2 (ja) 半導体装置
JP2004140169A (ja) パッケージ型半導体装置
JP2005150771A (ja) 配線基板、半導体装置およびパッケージスタック半導体装置
US20150014832A1 (en) Semiconductor Device Having Three Terminal Miniature Package
US20090079045A1 (en) Package structure and manufacturing method thereof
KR100379092B1 (ko) 반도체패키지 및 그 제조 방법
JP4892418B2 (ja) 半導体装置

Legal Events

Date Code Title Description
RD13 Notification of appointment of power of sub attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7433

Effective date: 20070125

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20070821

RD02 Notification of acceptance of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7422

Effective date: 20090527

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20091109

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20091117

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20091221

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20100202

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20100215

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130305

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20140305

Year of fee payment: 4

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

LAPS Cancellation because of no payment of annual fees