JP2004140169A - パッケージ型半導体装置 - Google Patents
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Abstract
【解決手段】本発明に係るパッケージ型半導体装置は、集積回路11と、狭ピッチで形成された第1バンプパッド12と、を有する集積化チップ1と;第1バンプパッド12と相対するように形成された第2バンプパッド21と、広ピッチ(ワイヤ接続可能ピッチ)で形成されたリードパッド22と、各パッド間を電気的に接続する配線23と、を有する非集積化チップ2と;を有して成り、両チップ1、2を互いにバンプ接続した上で樹脂封止して成る構成としている。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、マザーボード上に表面実装されるパッケージ型半導体装置に関するものである。
【0002】
【従来の技術】
従来のパッケージ型半導体装置は、シリコンウェハ等から成る半導体基板上に装置機能を実現する集積回路と、所定間隔(リードに繋がるワイヤをボンディング可能な間隔)で形成されたリード接続用パッド(以下、パッドと呼ぶ)と、集積回路の静電破壊を防止する保護回路と、該保護回路を介して集積回路とパッドを電気的に接続する配線と、パッドを除いた各部を覆う保護膜と、を有し、これらを樹脂で封止して成る構成とされていた(特許文献1参照)。
【0003】
上記構成から成るパッケージ型半導体装置のコスト低減に最も有効な方法は、半導体基板のサイズを縮小して1ウェハから切り出せるチップ数を増やし、その単価を下げることである。そのため、従来では、集積回路の形成プロセスを微細化して、集積回路の集積度を向上させる開発が盛んに行われてきた。
【0004】
【特許文献1】
特開2001−217371号公報
【特許文献2】
特開2000−012733号公報
【特許文献3】
特開2000−223652号公報
【0005】
【発明が解決しようとする課題】
確かに、上記構成から成るパッケージ型半導体装置において、集積回路の集積度を向上させていけば、ある程度までは半導体基板のサイズを縮小してコスト低減を実現することが可能である。
【0006】
しかしながら、上記構成から成るパッケージ型半導体装置には、集積回路の集積度があるレベルまで達すると、今度はI/O領域サイズ(パッドの設置間隔や保護回路の奥行き)がネックとなって、半導体基板のサイズ縮小が行き詰まり、コストが下げ止まるという課題があった。なお、現状のワイヤボンディング精度を鑑みると、パッド設置間隔は最低でも110〜140[μm]必要であった。また、ワイヤボンディング時に高ストレスが加わるパッド直下には保護回路を配設することができないことを鑑みると、I/O領域の奥行きは最低でも数百[μm]以上必要であった。
【0007】
このように、上記構成から成るパッケージ型半導体装置では、半導体チップの加工技術の進歩に伴って集積回路の集積度を現状より向上させたとしても、配線の設置スペースが増加していくだけでコスト低減には繋がらず、逆に高集積化による製造設備の高騰による製造費の上昇や歩留まり低下を招いてしまうといったジレンマに陥っていた。なお、従来では、集積回路の集積度向上によって生まれた空スペースにメモリアレイ等を付加してコストパフォーマンスを高めた製品も提供されてはいるが、このような構成では本質的なコストダウンを図ることができないため、さらなる低廉化を求めるユーザニーズには合致し得なかった。
【0008】
なお、親チップと子チップを互いにチップオンチップ構造でバンプ接続して成るパッケージ型半導体装置であれば、ワイヤボンディング用パッドを必要としない子チップについて、集積回路の集積度向上に伴うサイズ縮小が可能である。しかしながら、チップオンチップ構造は、製造プロセスの異なる複数チップの複合化や、集積回路の大規模化に伴うチップ面積の拡大抑制(縦構造への転換)や、子チップ交換による他品種生産性の向上を目的として採用される構造であり、該構造を採用した従来のパッケージ型半導体装置では、当然親チップにも数多くの集積回路が形成されていた。そのため、子チップのコストダウンは図れても、親チップのコストダウンは望めなかった。
【0009】
一方、従来ではCSP[Chip Scale Package]やBGA[Ball Grid Allay]と呼ばれる技術(特許文献2参照)を採用し、サイズ縮小によるコスト低減を実現したパッケージ型半導体装置も実用化されているが、このような構成から成るパッケージ型半導体装置をマザーボードに直接実装するためには、その実装位置をカメラ認識等によって高精度に制御することのできる実装装置を用いねばならず、その導入には多大な設備投資が必要であった。そのため、資本力の乏しいユーザには、上記構成から成るパッケージ型半導体装置の導入が難しかった。
【0010】
本発明は、上記の問題点に鑑み、マザーボードへの実装が容易であって、かつ低コストなパッケージ型半導体装置を提供することを目的とする。
【0011】
【課題を解決するための手段】
上記目的を達成するために、本発明に係るパッケージ型半導体装置は、装置機能を実現する集積回路と、所定間隔で形成された第1のバンプ接続用パッドと、を有する少なくとも1つの集積化チップと;第1のバンプ接続用パッドと相対するように形成された第2のバンプ接続用パッドと、前記所定間隔よりも広い間隔で形成されたリード接続用パッドと、各パッド間を電気的に接続する配線と、を有する非集積化チップと;を有して成り、両チップを互いにバンプ接続した上で樹脂封止して成る構成としている。
【0012】
なお、上記構成から成るパッケージ型半導体装置において、第2のバンプ接続用パッドと前記リード接続用パッドのうち、少なくとも一方は前記配線と一体形成されて成る構成にするとよい。
【0013】
また、上記構成から成るパッケージ型半導体装置において、第2のバンプ接続用パッドは、中央部が2段形成されて成る構成にするとよい。
【0014】
【発明の実施の形態】
図1は本発明に係るパッケージ型半導体装置の一実施形態を示す概略構成図であり、(a)は上面図、(b)はX−X’断面図をそれぞれ示している。本図に示すように、本実施形態のパッケージ型半導体装置は、集積化チップ1と非集積化チップ2を有して成り、両チップ1、2を互いにチップオンチップ構造でバンプ接続し、これらを樹脂5で封止して成る構成としている。
【0015】
上記構成から成るパッケージ型半導体装置において、シリコンウェハ等から成る集積化チップ1には、装置機能を実現する集積回路11と、所定間隔で形成された第1のバンプ接続用パッド12(以下、第1バンプパッド12と呼ぶ)と、集積回路11の静電破壊を防止する保護回路13と、保護回路13を介して集積回路11と第1バンプパッド12を電気的に接続する配線14と、第1バンプパッド12を除く各部11、13、14を覆う保護膜15と、が形成されている。
【0016】
一方、非集積化チップ2は、集積化チップ1と同様な膨張率のチップであるが集積化チップ1とは違って選択的な不純物拡散等の半導体プロセスを行わないチップである。非集積化チップ2の表面には絶縁膜20が形成されており、該絶縁膜20上には、第1バンプパッド12と相対するように形成された第2のバンプ接続用パッド21(以下、第2バンプパッド21と呼ぶ)と、前記所定間隔よりも広い間隔(リード4に繋がるワイヤ3をボンディング可能な間隔)で形成されたリード接続用パッド22(以下、リードパッド22と呼ぶ)と、各パッド間を電気的に接続する配線23と、が形成されている。なお、非集積化チップ2自体が絶縁物(ガラス基板等)である場合、絶縁膜20を形成する必要はない。
【0017】
上記のように、本実施形態のパッケージ型半導体装置は、半導体チップの加工技術の進歩に伴ってさらなるサイズ縮小を見込める集積回路11を独立させた集積化チップ1と、設置間隔がネックとなってこれ以上のサイズ縮小が見込めないリードパッド22のための非集積化チップ2と、に分離した構成である。
【0018】
このような構成とすることにより、集積化チップ1については、集積回路11の集積度向上及び後述する理由により、そのサイズ縮小を実現することができるようになるので、該集積化チップ1の単価を下げることができ、引いてはパッケージ型半導体装置全体のコストダウンを実現することが可能となる。すなわち、バンプ接続工程は、ワイヤボンディング工程と異なり、パッド近傍にダメージを与えることが少ないので、保護回路13をバンプパッド直下(本実施形態では第1バンプパッド12直上)に形成することができるとともに、パッドの大きさをワイヤボンディングの場合より小さくできる。従って、非集積化チップ2のサイズをその分だけ縮小することが可能となる。また、複数アレイから成る集積回路を複数個の集積化チップに分離すれば、ある集積化チップの歩留まりが低下したとしても、全体歩留まりには殆ど影響が及ばなくなるので、パッケージ型半導体装置全体のコストダウンに貢献することが可能となる。
【0019】
また、本実施形態のパッケージ型半導体装置は、従来構成から成るパッケージ型半導体装置と同様に、広ピッチでパッケージから引き出されたリード4を介して、マザーボードとの電気的接続を確立する構成とされている。このような構成から成るパッケージ型半導体装置であれば、その実装位置をさほど高精度に制御することなく、既存の実装装置を用いてマザーボード上に実装することができるので、CSPやBGAを採用したパッケージ型半導体装置と異なり、その導入に要するユーザの設備投資を最小限に抑えることが可能となる。
【0020】
また、本実施形態のパッケージ型半導体装置は、非集積化チップ2上にパッド21、22と配線23のみを形成し、集積回路を一切形成しない構成である。このような構成であれば、非集積化チップ2の基板素材として、最低限の物理強度を有する低廉な板状部材(ダミーシリコンやガラス基板など)を用いることができる上、その歩留まりをほぼ100%に維持することができるようになるので、該非集積化チップ2の単価を集積化チップ1に比べて大幅に下げることができ、集積化チップ1を小さくできることによりパッケージ型半導体装置全体のコストダウンを実現することが可能となる。なお、非集積化チップ2の基板厚みについては、該基板上に形成する素子の歪み等を考慮する必要がないので、パッケージ型半導体装置全体の厚みを抑えたいのであれば、非集積化チップ2の基板厚みを物理強度限界まで薄くすることもできる。
【0021】
さらに説明すれば、本実施形態のパッケージ型半導体装置は、図2に示すように、第2バンプパッド21とリードパッド22とをいずれも配線23と一体形成して成る構成(本実施形態では、膜厚6[μm]の導電性金属膜を形成後に、レジスト処理・エッチング処理を施すことで形成)とされている。このような構成とすることにより、内部素子とのアライメントを繰り返しながら半導体チップ中に配線やパッド形成を行う通常のIC形成工程に比べて、そのプロセスを簡略化することができるので、非集積化チップ2と集積化チップ1の単価を集積化チップ1に従来のワイヤボンディング用パッドと保護回路を形成する場合よりも下げることができ、引いてはパッケージ型半導体装置全体のコストダウンを実現することが可能となる。
【0022】
また、本実施形態のパッケージ型半導体装置は、図2及び図3に示すように、第2バンプパッド21の中央部を2段形成して成る構成(1段目パッド21a、2段目パッド21b)とされている。このような構成とすることにより、第1バンプパッド12を取り囲む保護膜15の盛り上がりによって、第1バンプパッド12に接合されたバンプ16の端部が中央部より高くなっていた場合でも、該バンプ16と第2バンプパッド21が端部だけでなく中央部でも接合されるようになるので、両チップ1、2の接合強度を向上することが可能となる。
【0023】
【発明の効果】
上記したように、本発明に係るパッケージ型半導体装置は、装置機能を実現する集積回路と、所定間隔で形成された第1のバンプ接続用パッドと、を有する少なくとも1つの集積化チップと;第1のバンプ接続用パッドと相対するように形成された第2のバンプ接続用パッドと、前記所定間隔よりも広い間隔で形成されたリード接続用パッドと、各パッド間を電気的に接続する配線と、を有する非集積化チップと;を有して成り、両チップを互いにバンプ接続した上で樹脂封止して成る構成としている。このような構成とすることにより、マザーボードへの実装が容易であって、かつ低コストなパッケージ型半導体装置を提供可能となる。
【0024】
なお、上記構成から成るパッケージ型半導体装置において、第2のバンプ接続用パッドと前記リード接続用パッドのうち、少なくとも一方は前記配線と一体形成されて成る構成にするとよい。このような構成とすることにより、配線の形成を一度で済ませることができるので、非集積化チップ単価を下げることができ、引いてはパッケージ型半導体装置全体のコストダウンを図ることが可能となる。
【0025】
また、上記構成から成るパッケージ型半導体装置において、第2のバンプ接続用パッドは、中央部が2段形成されて成る構成にするとよい。このような構成とすることにより、第1のバンプ接続用パッドに接合されたバンプの端部が中央部より高くなっていた場合でも、該バンプと第2のバンプ接続用パッドが端部だけでなく中央部でも接合されるようになるので、集積化チップと非集積化チップとの接合強度を向上することが可能となる。
【図面の簡単な説明】
【図1】本発明に係るパッケージ型半導体装置の一実施形態を示す概略構成図である。
【図2】パッド21、22と配線23との一体形成例を示す斜視図である。
【図3】チップ1、2のバンプ接続例を示す断面図である。
【符号の説明】
1 集積化チップ
11 集積回路
12 第1のバンプ接続用パッド
13 保護回路
14 配線
15 保護膜
16 バンプ
2 非集積化チップ(配線チップ)
20 絶縁膜
21 第2のバンプ接続用パッド
21a、21b 1段目パッド、2段目パッド
22 リード接続用パッド
23 配線
3 ワイヤ
4 リード
5 樹脂
Claims (3)
- 装置機能を実現する集積回路と、所定間隔で形成された第1のバンプ接続用パッドと、を有する少なくとも1つの集積化チップと、
第1のバンプ接続用パッドと相対するように形成された第2のバンプ接続用パッドと、前記所定間隔よりも広い間隔で形成されたリード接続用パッドと、各パッド間を電気的に接続する配線と、を有する非集積化チップと、
を有して成り、両チップを互いにバンプ接続した上で樹脂封止して成ることを特徴とするパッケージ型半導体装置。 - 第2のバンプ接続用パッドと前記リード接続用パッドのうち、少なくとも一方は前記配線と一体形成されて成ることを特徴とする請求項1に記載のパッケージ型半導体装置。
- 第2のバンプ接続用パッドは、中央部が2段形成されて成ることを特徴とする請求項1または請求項2に記載のパッケージ型半導体装置。
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