KR101644655B1 - 반도체 장치 - Google Patents

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아쯔시 오꾸야마
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소니 주식회사
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/0901—Structure
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    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H01L2224/095—Material
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8034—Bonding interfaces of the bonding area
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
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    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
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    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
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    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
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    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/532—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body characterised by the materials
    • H01L23/53204—Conductive materials
    • H01L23/53209—Conductive materials based on metals, e.g. alloys, metal silicides
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Abstract

반도체 장치는 컨택트 패드를 기판에 구비하며, 상기 컨택트 패드는, 그에 접속된 배선층의 금속보다 유전체층에 대한 확산성이 낮은 금속 재료로 이루어진 노출 표면을 갖는다.

Description

반도체 장치{SEMICONDUCTOR DEVICE}
관련 출원 자료
본 출원은 일본특허출원 제2009-193324호(2009년 8월 24일 출원)에 대한 우선권을 주장하며, 상기 일본특허출원에 개시된 바와 관련된 요지를 포함하며, 상기 일본특허출원의 전체 내용은 본원에 참조로서 포함된다.
본 발명은 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
고도로 집적화된 반도체 칩의 제조를 위해, 2매의 반도체 기판을 접합하는 기술이 알려져 있다(예를 들어, 일본특허공개 제2006-66808호 공보 참조, 이하 특허문헌 1). 특허문헌 1에 따르면, 서로 접합된 2매의 반도체 기판은 그들 사이에 유지된 범프를 통해 서로 전기적으로 접속되고 있다.
일본특허공개 제2006-66808호 공보
본 명세서는, 컨택트 패드로부터, 대향하는 기판으로 또는 대향하는 기판 상의 컨택트 패드로의 재료의 확산을 최소화하거나 제거하는 1 이상의 방법을 제공하는 1 이상의 발명을 개시한다.
본 발명의 일 실시형태에 따르면, 2매의 반도체 기판 각각에 패드가 제공되고, 이 2매의 패드는 그들의 직접적인 상호 접촉을 통해 서로 접속된다.
본 발명의 실시형태들은, 한쪽의 패드 및/또는 기판의, 다른쪽 패드 및/또는 기판에 대한 상대적인 어긋남으로 인해, 접합된 반도체 기판의 전기적 특성이 저하되는 것을 방지한다. 이러한 어긋남은 한쪽 반도체 기판 상의 패드가 다른쪽 반도체 기판의 유전체막에 접촉하도록 만든다. 이 상태에서는, 패드를 구성하는 금속의 이온들이 유전체막으로 확산될 수 있어서, 전기적 특성이 저하된다.
본 발명의 실시형태들은 반도체 장치 및 그 제조 방법을 제공한다.
본 발명의 일 실시형태에 따른 반도체 장치는 기판과, 유전체층과, 패드와, 배선을 포함한다. 상기 유전체층은 상기 기판의 일측상에 형성된다. 상기 패드는 상기 유전체층의 그루브내에 형성된다. 상기 배선은 상기 패드에 접속된다. 상기 패드의 노출된 최상면에서의 적어도 일부 영역은, 상기 배선보다 절연층에 대한 확산성이 낮은 금속 재료로 이루어진다. 상기 절연층은, 상기 패드가 포함된 상기 유전체층에 인접하도록 다른 기판상에 형성된다.
다른 실시형태에 따르면, 반도체 장치는 제1 반도체 기판과 제2 반도체 기판을 포함한다. 제1 유전체막이 상기 제1 반도체 기판의 일 표면상에 형성된다. 제1 패드가 상기 제1 반도체 기판상에 형성된다. 제2 유전체막이 상기 제2 반도체 기판의 일 표면상에 형성된다. 제2 패드가 상기 제2 반도체 기판상에 형성된다. 배선이 상기 제2 패드에 전기적으로 접속된다. 상기 제1 패드와 상기 제2 패드는 노출된 접촉 영역을 갖는다. 상기 제1 반도체 기판과 상기 제2 반도체 기판은, 상기 제1 패드의 접촉 영역이 상기 제2 패드의 접촉 영역과 전기적으로 접속되도록 서로 접합된다. 상기 제2 패드의 적어도 접촉 영역은 상기 배선보다 상기 제1 유전체막에 대한 확산성이 낮은 금속 재료로 형성된다.
본 발명의 일 실시형태에 따르면, 반도체 장치의 제조 방법은, 제1 패드 및 제2 패드를 형성하는 단계를 포함한다. 제1 패드는, 제1 반도체 기판상의 제1 유전체막의 그루브내에 형성된다. 제2 패드는, 제2 반도체 기판상의 제2 유전체막의 그루브내에 형성된다. 상기 반도체 장치의 제조 방법은, 상기 제1 패드의 접촉 영역이 상기 제2 패드의 접촉 영역에 대해 결합되도록 상기 제1 반도체 기판과 상기 제2 반도체 기판을 접합하는 단계를 포함한다. 상기 제2 패드의 적어도 접촉 영역은 상기 배선보다 상기 제1 유전체막에 대한 확산성이 낮은 금속 재료로 형성된다.
본 개시내용의 실시형태들에 따르면, 반도체 기판의 접합시에 발생할 수 있는 어긋남으로 인해, 반도체 기판의 전기적 특성이 저하되는 것을 억제할 수 있다.
도 1의 (a) 및 도 1의 (b) 각각은, 본 발명의 일 실시형태에 따른 적층 웨이퍼를 모식적으로 도시하는 사시도 및 단면도.
도 2의 (a)는 도 1의 (b)의 영역 Ⅱa에 있어서의 단면도이고, 도 2의 (b) 및 도 2의 (c)는 도 1의 (b)의 영역 Ⅱa에 있어서의 평면도.
도 3은 도 1에 도시된 적층 웨이퍼로부터 만들어지는 칩의 제조 방법을 설명하는 개념도.
도 4는 도 2의 (a)에 도시된 실시형태의 제1 변형예를 도시하는 단면도.
도 5는 도 2의 (a)에 도시된 실시형태의 제2 변형예를 도시하는 단면도.
도 6은 도 2의 (a)에 도시된 실시형태의 제3 변형예를 도시하는 단면도.
도 7의 (a) 및 도 7의 (b) 각각은, 도 2의 (b) 및 도 2의 (c)에 도시된 실시형태의 제4 변형예를 도시하는 평면도.
도 8의 (a) 및 도 8의 (b)는 서로 접합된 칩의 일례를 모식적으로 도시하는 사시도.
도 1의 (a)는, 본 발명의 일 실시형태에 따른 적층 웨이퍼(1)를 모식적으로 도시하는 사시도이다.
적층 웨이퍼(1)는, 서로 접합된 제1 웨이퍼(3A) 및 제2 웨이퍼(3B)(이하, 단순히 웨이퍼(3)라고 말하고, 양자를 구별하지 않을 경우가 있음)로 구성되어 있다. 적층 웨이퍼(1)가 다이싱됨으로써, 복수의 칩(반도체 장치)(5)으로 분할된다.
도 1의 (b)는, 도 1의 (a)의 Ⅰb-Ⅰb선을 따라 취한 모식적인 단면도이다.
제1 웨이퍼(3A)는, 제1 반도체 기판(7A)과, 제1 반도체 기판(7A) 위에 다층으로 적층된 배선층(9) 및 층간 유전체막(11)으로 구성되어 있다. 또한, 도 1의 (b)는, 층간 유전체막(11)을 구성하는 복수의 층 사이의 경계선은 도시하지 않고 있다. 제1 웨이퍼(3A)와 마찬가지로, 제2 웨이퍼(3B)도 제2 반도체 기판(7B)과, 제2 반도체 기판(7B) 위에 다층으로 적층된 배선층(9) 및 층간 유전체막(11)으로 구성되어 있다. 제1 웨이퍼(3A) 및 제2 웨이퍼(3B)에 있어서, 다층의 배선층(9)은, 층간 유전체막(11)을 관통하는 비아(13)를 통해 서로 접속되어 있다.
또한, 이하에서는, 제1 반도체 기판(7A) 및 제2 반도체 기판(7B)의 양자를 표시함에 있어서, 때로는 그들 사이의 구별없이 단순히 "반도체 기판(7)"이라는 용어를 사용하기도 한다.
반도체 기판(7)은, 가공 전의 웨이퍼(즉, 협의의 웨이퍼)이며, 예를 들어, 실리콘으로 형성되어 있다. 배선층(9) 및 비아(13)는, 예를 들어, Cu로 형성되어 있다. 층간 유전체막(11)은 실리콘, 질소, 산소 및 탄소 중 적어도 하나를 포함하는 임의의 재료로 형성되어 있다. 그 예에는, 실리콘 산화막이 포함된다.
웨이퍼(3A) 및 웨이퍼(3B)에 있어서 배선층(9) 및 비아(13)는, 층간 유전체막(11)으로의 확산을 억제하는 배리어 메탈(21)을 갖고 있다. 도 2의 (a)를 참조한다. 배리어 메탈(21)은, 예를 들어, TiN 또는 TaN과 같은 재료로 형성될 수 있다.
또한, 이하 다이싱 전과 다이싱 후 모두에서 간결을 위해, 반도체 기판(7) 및 층간 유전체막(11)을 동일한 명칭이나 심볼에 의해 나타낸다.
각 웨이퍼(3A) 및 웨이퍼(3B)는, 반도체 기판(7) 상에 반도체 소자(도시하지 않음), 배선층(9) 및 비아(13)를 형성함으로써 단기능의 LSI로 만들어진다. 예를 들어, 웨이퍼(3A) 및 웨이퍼(3B) 상의 단기능 LSI는, 각각 메모리(31) 및 로직 디바이스(33)가 될 수 있다. 메모리(31)는, 예를 들어, DRAM, SRAM 및 플래시 메모리가 될 수 있으며, 로직 디바이스(33)는, 예를 들어, MPU 및 주변 회로가 될 수 있다. 이러한 단기능 LSI를 각기 갖는 웨이퍼(3A)와 웨이퍼(3B)가 서로 접합되면, 다기능이면서 또한 집적도가 높은 LSI 칩을 제조가능하게 된다.
도 2의 (a)는, 도 1의 (b)에 나타낸 영역 Ⅱa의 확대도이다. 도 2의 (b)는, 도 2의 (a)에 나타낸 영역 Ⅱa에 있어서의 제1 웨이퍼(3A)의 (제2 웨이퍼(3B)로부터 본) 평면도이다. 도 2의 (c)는, 도 2의 (a)에 나타낸 영역 Ⅱa에 있어서의 제2 웨이퍼(3B)의 (제1 웨이퍼(3A)로부터 본) 평면도이다.
2개의 웨이퍼(3A 및 3B)는, (최상층으로서의) 층간 유전체막(11)이 서로 접합된 상태로 일체를 형성한다. 또한, 이하에서는, "제1 유전체막(15A)" 및 "제2 유전체막(15B)"이라는 용어를 사용하여, 제1 웨이퍼(3A)의 최상층의 층간 유전체막(11) 및 제2 웨이퍼(3B)의 최상층의 층간 유전체막(11)을 각각 나타낸다. 또한, 이하에서는, "유전체막(15)"이라는 용어를 사용하여, "제1 유전체막(15A)" 및 "제2 유전체막(15B)"의 양자를 그들간의 구별없이 나타낼 때가 있다.
또한, 2매의 웨이퍼(3A 및 3B)는, 서로 접촉하고 있는 (제1 웨이퍼(3A)의) 제1 패드(17A)와 (제2 웨이퍼(3B)의) 제2 패드(17B)를 통해, 전기적으로 서로 접속되어 있다. 또한, 이하에서는, 제1 패드(17A) 및 제2 패드(17B)를 그들간의 구별없이 단순히 "패드(17)"라고 말할 경우가 있다.
제1 패드(17A)는, 제1 유전체막(15A)에 형성된 오목부(그루브)에 충전된 금속으로 형성되어 있다. 제1 패드(17A)는, 제1 유전체막(15A)과 제2 유전체막(15B) 사이의 경계와 동일 평면상에 있는 노출 표면을 갖고 있다. 제1 패드(17A)의 평면 형상은, 예를 들어, 직사각형이다.
제1 패드(17A)는, 제1 패드(17A)의 바로 위에 형성된 비아(13)와 접속되어 있다. 이에 의해, 제1 패드(17A)는, 배선층(9) 및 비아(13)에 의해 형성되고, 제1 유전체막(15A)(및 다른 층간 유전체막(11))으로 피복된, 도 1의 (b)에 도시된 제1 배선도체(19A)와 접속되어 있다.
제2 패드(17B)도, 제2 유전체막(15B)에 형성된 오목부(그루브)에 충전된 금속으로 형성되어 있다. 제2 패드(17B)는, 제1 유전체막(15A)과 제2 유전체막(15B) 사이의 경계와 동일 평면상에 있는 노출 표면을 갖고 있다. 제2 패드(17B)의 평면 형상은, 예를 들어, 직사각형이다.
제2 패드(17B)는, 층간 유전체막(11)에 대한 확산성이 구리보다 낮은 금속에 의해 형성되어 있다. 이러한 금속의 예에는, Au, Ag, Al, Ta, Ti, W, Sn, Mo, Ni, In, Co 및 이들 중 적어도 하나를 포함하는 합금이 포함된다.
제2 패드(17B)는, 배선층(9) 및 비아(13)에 의해 형성되고, 제2 유전체막(15B)으로 피복된, 도 1의 (b)에 도시된 제2 배선도체(19B)와 접속되어 있다.
이하에서는, 제1 배선도체(19A) 및 제2 배선도체(19B)를, 그들간의 구별없이 단순히 "배선도체(19)"라고 말한다.
제2 패드(17B)는 제1 패드(17A)보다 넓게 형성되어 있다. 환언하면, 2매의 웨이퍼(3)를 접합했을 때에, 그들이 위치가 어긋나더라도, 제1 패드(17A)가 제2 패드(17B)에 의해 피복되어 유지되도록 2개의 패드(17)는 형성되어 있다.
접합시의 오정렬량은, 예를 들어 대략 ±3㎛이다. 따라서, 제2 패드(17B)는, 제1 패드(17A)보다 6㎛ 이상 커야 한다.
상술한 바와 같이 2개의 패드(17)가 형성됨으로써, 접합시에 오정렬이 발생하는 경우에, 제2 패드(17B)만이 유전체막(15)에 접촉하게 된다. 제2 패드(17B)는 제1 패드(17A)보다 유전체막(15)에 대한 확산성이 낮다.
또한, 제1 패드(17A)는, 제2 패드(17B)와 마찬가지로, 접속부를 통해서 제1 배선도체(19A)와 접속되어도 된다. 이 경우, 제2 패드(17B)에 대한 접속부(18)는, 제1 패드(17A)에 대한 접속부보다 오정렬량 이상으로 커야만 한다.
또한, 제2 패드(17B)는, 제1 패드(17A)와 마찬가지로, 제2 패드(17B) 바로 아래에 비아(13)를 가짐으로써, 제2 배선도체(19B)와 접속되어 있어도 된다.
도 3은, 칩(5)을 제조하는 프로세스를 설명하는 개념도이다.
배선 단계는, 반복된 포토리소그래피에 의해, (다층의) 층간 유전체막(11), (다층의) 배선층(9), 배선도체(19) 및 패드(17)를 형성한다. 배선 단계는, 성막 시스템(51), 노광 시스템(53), 에칭 시스템(55) 및 평탄화 시스템(57)을 사용한다.
배선 단계에 있어서, 패드(17)는 다마신(damascene) 프로세스(싱글 다마신 프로세스 또는 듀얼 다마신 프로세스 중 어느 하나)에 의해 형성된다. 도 2의 (a)는, 듀얼 다마신 프로세스에 의해 형성된 제1 패드(17A)를 나타내고 있다.
각 웨이퍼(3)는 접합 사전처리 단계를 거치게 되는데, 이 접합 사전처리 단계는, 웨이퍼(3)의 표면 활성화 및 패드(17)로부터의 산화막의 제거를 포함한다. 이 단계는, 환원 처리 또는 어닐링에 의해 달성된다. 환원 처리는 수소 플라즈마, NH3 플라즈마 또는 포름산 플라즈마를 사용한다. 어닐링은 수소 또는 포밍 가스(N2 또는 H2)를 사용한다.
또한, 도 3은, 이하의 조건하에서 작동되는, 용량식 플라즈마 환원 처리 시스템(59)을 모식적으로 도시하고 있다.
가스 : H2/Ar = 100/170 sccm
마이크로파 : 2.8 kW(2.45 GHz)
압력 : 0.4 Pa
기판 온도 : 400℃
시간 : 1 min
반도체 기판에 인터포저를 접합하는데 유효한 임의의 접합 시스템과 같은 접합 시스템(61)에 의해, 사전처리된 웨이퍼(3)를 서로 접합하는 접합 단계가 사전처리 단계에 후속한다.
접합 시스템(61)은, 2매의 웨이퍼(3)를 위치 정렬하는 기능과, 이들을 가압하면서 가열하여 서로 접합하는 기능을 갖고 있다.
위치 정렬은, 웨이퍼의 노치 또는 배향 플랫(orientation flat)을 적절한 결합 부재에 결합시키거나, 적절한 위치 결정 부재(V자형의 프레임 등)에 웨이퍼(3)를 끼워 맞추거나, 노치, 배향 플랫 및/또는 에지 전체를 검출하여 이 검출 결과에 따라 웨이퍼(3)를 적절하게 이동시킴으로써 행해진다.
도 3은, 제2 웨이퍼(3B)의 노치를 검출하는 검출부(63), 제2 웨이퍼(3B)를 지지하는 제2 테이블(65B) 및 검출 결과에 따라 제2 웨이퍼(3B)를 평행 또는 회전 이동시켜서 위치 정렬하는 구동 유닛(67)을 갖는 장치를 예시하고 있다.
위치 정렬 유닛은, 가열 및 가압 유닛과 결합되어 있어도 되고, 별개로 되어 있어도 된다. 도 3에 도시된 장치의 경우에는, 위치 정렬에 이용되는 제1 테이블(65A) 및 제2 테이블(65B)에 히터(69)가 제공되어 있고, 당해 제1 테이블(65A) 및 제2 테이블(65B)이 열과 압력을 가한다.
접합 장치(또는, 접합 장치의 위치 정렬 유닛)는, 위치 정렬의 원리, 부재의 허용 오차 및 장치의 구성요소의 정밀도에 따라 위치 정렬 정밀도가 변동한다. 상술한 배선 단계에 있어서, 제2 패드(17B)는, 접합 장치(61)에 의한 위치 정렬 정밀도 이상으로, 제1 패드(17A)보다 크게 형성된다.
또한, 위치 정렬 정밀도는, 접합 장치의 제조자로부터 입수할 수 있거나 또는 접합 장치의 유저에 의해 얻어지는 실험값에 기초해도 된다.
따라서, 2매의 웨이퍼(3)가 서로 접합된 결과로 얻은 적층 웨이퍼(1)는, 다이싱 블레이드(71)에 의해 다이싱되고, 따라서 적층 웨이퍼(1)는 복수의 칩(5)으로 분할된다.
이상의 실시형태에 따르면, 얻어진 칩(5)은 서로 대향하고 있는 제1 반도체 기판(7A)과 제2 반도체 기판(7B)으로 이루어진다. 또한, 칩(5)은, 제1 반도체 기판(7A)에 형성된 제1 배선도체(19A)와, 제2 반도체 기판(7B)에 형성된 제2 배선도체(19B)를 갖는다. 또한, 칩(5)은, 제1 배선도체(19A)를 덮는 제1 유전체막(15A) 및, 제2 배선도체(19B)를 덮고, 제1 유전체막(15A)과 대향하며 이에 접합되는 제2 유전체막(15B)을 갖는다. 또한, 칩(5)은, 제1 배선도체(19A)에 접속되며 제2 패드(17B)쪽으로 면하는 제1 패드(17A)를 갖는다. 또한, 칩(5)은, 제2 배선도체(19B)에 접속되며 제1 패드(17A)쪽으로 면하고 이에 접합되는 제2 패드(17B)를 갖는다. 제2 패드(17B)는, 제2 배선도체(19B)보다 제1 유전체막(15A)에 대한 확산성이 낮은 금속에 의해 형성되어 있다.
칩(5)의 제조 방법은, 제1 배선도체(19A)가 형성되고, 이 제1 배선도체(19A)를 덮는 제1 유전체막(15A)이 형성된 제1 반도체 기판(7A)에 제1 패드(17A)를 형성하는 단계를 포함한다. 제1 패드(17A)는 제1 배선도체(19A)에 접속되며 제1 유전체막(15A)으로부터 자신을 노출시키고 있다. 또한, 칩(5)의 제조 방법은, 제2 배선도체(19B)가 형성되고, 이 제2 배선도체(19B)를 덮는 제2 유전체막(15B)이 형성된 제2 반도체 기판(7B)에 제2 패드(17B)를 형성하는 단계를 포함한다. 제2 패드(17B)는 제2 배선도체(19B)에 접속되며 제2 유전체막(15B)으로부터 자신을 노출시키고 있다. 또한, 칩(5)의 제조 방법은, 제1 패드(17A)와 제2 패드(17B)를 서로 접촉시킨 상태에서, 제1 반도체 기판(7A)과 제2 반도체 기판(7B)을 서로 접합하는 단계를 포함한다. 그리고나서, 제2 패드(17B)는, 제2 배선도체(19B)보다 제1 유전체막(15A)에 대한 확산성이 낮은 금속에 의해 형성된다.
그러므로, 접합을 위한 위치 정렬시에 오정렬이 발생하여 제2 패드(17B)가 제1 유전체막(15A)에 접촉하더라도, 제2 배선도체(19B)를 구성하는 금속에 의해 제2 패드(17B)를 형성하는 경우보다 제1 유전체막(15A)에의 금속 확산이 덜 현저하다. 또한, 일반적으로, 유전체막에의 확산성이 낮은 금속은 고가이지만, 본 발명의 일 실시형태에 따르면 그러한 금속을 배선 전체에는 사용하지 않고, 제2 패드(17B)에 대해서만 사용한다. 이와 같이 하는 것은, 비용 삭감 및 제2 패드(17B)의 산화로부터의 보호에 기여한다.
제2 패드(17B)는 제1 패드(17A)보다 넓기 때문에, 위치 오정렬의 경우에도, 제1 패드(17A)가 제2 유전체막(15B)에 접촉하지 않는다. 그 결과, 제1 패드(17A) 및 제2 패드(17B) 중 어느 한쪽이 유전체막(15)에 대한 확산성이 낮은 금속으로 형성되면, 위치 오정렬로 인해 금속이 유전체막(15)으로 확산되는 것을 억제할 수 있다. 그 결과, 제1 패드(17A)는, 제2 유전체막(15B)에 대한 확산성이 제1 배선도체(19A)의 제2 유전체막(15B)에 대한 확산성과 동등한 금속(예를 들어, 제1 배선도체(19A)에 대해 사용되는 것과 동일한 금속)으로 형성할 수 있다. 또한, 제1 패드(17A)는, 제2 유전체막(15B)에 대한 확산성이 제2 패드(17B)의 제1 유전체막(15A)에 대한 확산성보다 높은 금속으로 형성할 수 있다.
확산성이 낮은 금속은 Au, Ag, Al, Ta, Ti, W, Sn, Mo, Ni, In, Co 및 이들 중 적어도 어느 하나를 포함하는 합금을 포함한다. 이들 금속은, 배선도체(19)를 구성하는 구리보다 확산성이 낮을 뿐만아니라, 다른 확산성이 낮은 금속(예를 들어, Al 및 W)보다 접합 성능에 있어서 보다 양호하다.
웨이퍼(3A 및 3B)의 접합 또는 제1 및 제2 반도체 기판(7A 및 7B)의 접합은, 정확한 위치 결정을 할 수 있는 접합 장치(61)를 사용하여 이루어진다. 또한, 제2 패드(17B)는, 그 위치 정렬 정밀도 이상으로, 제1 패드(17A)보다 넓다. 이러한 방법에 의하면, 위치 결정 에러에 의한 금속 확산이 효과적으로 억제된다.
(제1 변형예)
도 4는 도 2의 (a)에 도시된 실시형태의 제1 변형예를 도시하는 단면도이다.
도 2의 (a)의 실시형태에 따르면, 제2 패드(17B)의 전체가, 확산성이 낮은 금속으로 형성된다. 반면, 제1 변형예에 따르면, 제2 패드(117B)는, 확산성이 낮은 금속으로 형성된 표면층을 갖는다.
환언하면, 제2 패드(117B)는 당해 패드의 (체적) 대부분을 차지하는 기초부(123)를 갖고, 이 기초부(123)는 제2 배선도체(19B)와 동일한 재료(예컨대, 구리)로 형성된다. 또한, 제2 패드(117B)는 기초부(123)의 제1 패드(17A)와 대향하는 측에 형성된 피복층(125)도 갖는다. 피복층(125)은 확산성이 낮은 금속(Au 등)에 의해 형성되어 있다.
상술한 구성으로 함으로써, 고가인 확산성이 낮은 금속이 절약되어, 비용 삭감에 기여한다.
(제2 변형예)
도 5는 도 2의 (a)에 도시된 실시형태의 제2 변형예를 도시하는 단면도이다.
도 2의 (a)의 실시형태에 따르면, 제1 패드(17A)와 제2 패드(17B) 중 한쪽이 확산성이 낮은 금속에 의해 형성된다. 반면, 제2 변형예에 따르면, 제1 패드(217A)와 제2 패드(217B) 양쪽 모두가 확산성이 낮은 금속에 의해 형성된다.
이러한 구성으로 하면, 2개의 패드(217) 중 어느 하나가 유전체막(15)에 접촉하더라도, 금속이 유전체막(15)으로 확산되는 것이 억제된다. 환언하면, 이러한 구성으로 하면, 위치 결정 에러의 가능성에도 불구하고 2개의 패드(217) 중 한쪽을 다른쪽보다 넓게 하지 않아도, 양쪽의 패드(217)의 금속 확산이 억제된다. 이렇게 하면, 치수에 관한 설계의 자유도가 높다. 도 5는, 제1 패드(217A)와 제2 패드(217B)가 동일한 면적을 갖는 경우를 도시하고 있다.
(제3 변형예)
도 6은 도 2의 (a)에 도시된 실시형태의 제3 변형예를 도시하는 단면도이다.
본 변형예에 따르면, 제2 유전체막(15B)에는 제1 패드(17A)의 금속이 제2 유전체막(15B)으로 확산하는 것을 억제하는 확산 방지층(325)이 형성되어 있다. 확산 방지층(325)은, 예를 들어, SiN 또는 SiOC에 의해 형성되어 있다. 또한, 제2 패드(317B)는, 확산 방지층(325)을 거쳐 제1 유전체막(15A) 측으로 자신을 노출시키고 있다.
이 경우, 제1 패드(17A)로부터의 금속 확산은, 확산 방지층(325)에 의해 억제된다. 그러므로, 제2 변형예의 경우와 마찬가지로, 제2 패드(317B)를 넓게하지 않고서, 제1 패드(17A)로부터 금속이 확산되는 것을 억제할 수 있다. 이렇게 하면, 치수에 관한 설계의 자유도가 높다. 도 6은, 제1 패드(17A)와 제2 패드(317B)가 동일한 면적을 갖는 경우를 도시하고 있다.
(제4 변형예)
도 7의 (a) 및 도 7의 (b) 각각은, 도 2의 (b) 및 도 2의 (c)에 도시된 실시형태의 제4 변형예를 도시하는 평면도이다.
본 변형예에 따르면, 제1 패드(417A)는 원형 형상을 갖는다. 이 경우, 제1 패드(417A)에 직교하는 축을 중심으로 한 회전에 의해 그 위치가 벗어나더라도, 제1 패드(417A)는 제2 패드(17B)를 약간만 삐져나온다. 그 결과, 금속 확산이 확실하게 억제된다.
본 발명의 범위는 이상의 실시형태에 한정되지 않는다. 본 발명의 범위는, 다른 다양한 실시형태를 포함한다.
전술한 실시형태에서는, 웨이퍼를 서로 접합하는 것을 예시하였다. 본 발명은, 도 8의 (a)에 나타낸 바와 같이, 웨이퍼(3B)에 칩(503A)이 접합되거나 칩(503A, 503B)끼리 서로 접합되는 다른 실시형태에 적용되어도 된다.
또한, 웨이퍼와 칩의 접합은, 웨이퍼끼리의 접합보다 큰 위치 오정렬을 수반한다. 전자의 경우에는 위치 정렬 정밀도가 ±10 ㎛ 보다 큰 반면에, 후자의 경우에는 위치 정렬 정밀도가 ±3 ㎛ 정도이다. 패드의 면적을 설계할 때는, 이러한 차이에도 유의하여야 한다.
본 발명의 범위는, 2매의 웨이퍼(또는 칩)를 서로 접합하는 것에 한정되지 않는다. 예를 들어, 본 발명의 범위는 3개 이상의 웨이퍼를 서로 접합하는 것을 포함한다. 각각의 웨이퍼(또는 칩)는 임의의 종류의 회로를 포함할 수 있으며, 메모리나 로직 디바이스에 한정되지 않는다. 예를 들어, 상기 회로는 촬상 소자에 대한 것이어도 된다.
본원에 개시된 실시형태들 또는 그 변형예들은, 적절하게 조합되어도 된다. 예를 들어, 도 4에 나타낸 (패드의 표면에 대해서만 확산성이 낮은 금속을 사용하는) 기술은, 도 5에 나타낸 (2개의 패드의 표면에 대해서만 확산성이 낮은 금속을 사용하는) 기술과 조합될 수 있다.
당업자라면, 첨부된 특허청구범위 또는 그 균등물의 범위내에 있는 한, 설계 요구 조건 및 다른 팩터들에 따라, 각종의 수정, 조합, 하위 조합 및 변경을 가할 수 있음을 알 수 있다.
5 : 칩(반도체 장치)
7A : 제1 반도체 기판
7B : 제2 반도체 기판
15A : 제1 유전체막
15B : 제2 유전체막
17A : 제1 패드
17B : 제2 패드
19A : 제1 배선도체
19B : 제2 배선도체

Claims (24)

  1. 반도체 장치로서,
    제1 반도체 기판과,
    상기 제1 반도체 기판에 대향하는 제2 반도체 기판과,
    상기 제1 반도체 기판의 상기 제2 반도체 기판 측에 형성된 제1 배선 도체와,
    상기 제2 반도체 기판의 상기 제1 반도체 기판 측에 형성된 제2 배선 도체와,
    상기 제1 배선 도체를 덮는 제1 절연막과,
    상기 제1 배선 도체와 상기 제1 절연막 사이에 개재하는 배리어 메탈과,
    상기 제2 배선 도체를 덮고, 상기 제1 절연막과 접합된 제2 절연막과,
    상기 제1 배선 도체에 접속되고, 상기 제1 절연막으로부터 상기 제2 반도체 기판 측으로 노출되는 제1 패드와,
    상기 제2 배선 도체에 접속되고, 상기 제2 절연막으로부터 상기 제1 반도체 기판 측으로 노출되고, 상기 제1 패드에 접합되고, 적어도 표면이 상기 제2 배선 도체보다 상기 제1 절연막에 대한 확산성이 낮은 금속으로 형성된 제2 패드를 갖고,
    상기 제2 패드는 상기 제1 패드보다 넓고,
    상기 제1 패드는 상기 제1 배선 도체를 구성하는 금속과 동일한 금속으로 형성되어 있는,
    반도체 장치.
  2. 반도체 장치로서,
    제1 반도체 기판과,
    상기 제1 반도체 기판에 대향하는 제2 반도체 기판과,
    상기 제1 반도체 기판의 상기 제2 반도체 기판 측에 형성된 제1 배선 도체와,
    상기 제2 반도체 기판의 상기 제1 반도체 기판 측에 형성된 제2 배선 도체와,
    상기 제1 배선 도체를 덮는 제1 절연막과,
    상기 제2 배선 도체를 덮고, 상기 제1 절연막과 접합된 제2 절연막과,
    상기 제1 배선 도체에 접속되고, 상기 제1 절연막으로부터 상기 제2 반도체 기판 측으로 노출되는 제1 패드와,
    상기 제2 배선 도체에 접속되고, 상기 제2 절연막으로부터 상기 제1 반도체 기판 측으로 노출되고, 상기 제1 패드에 접합되고, 적어도 표면이 상기 제2 배선 도체보다 상기 제1 절연막에 대한 확산성이 낮은 금속으로 형성된 제2 패드를 갖고,
    상기 제2 패드는 상기 제1 패드보다 넓고,
    상기 제1 패드는 상기 제2 절연막에 대한 확산성이 상기 제2 패드를 구성하는 금속의 상기 제1 절연막에 대한 확산성보다 높은 금속으로 형성되어 있는,
    반도체 장치.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판 중 한 쪽에 형성된 로직 디바이스와,
    상기 제1 반도체 기판 및 상기 제2 반도체 기판 중 다른 한쪽에 형성된 메모리를 갖는,
    반도체 장치.
  4. 제1항 또는 제2항에 있어서,
    상기 확산성이 낮은 금속은 Au, Ag, Ta, Ti, 또는 이들 중 적어도 어느 하나를 포함하는 합금인, 반도체 장치.
  5. 제1항 또는 제2항에 있어서,
    상기 제2 절연막은, 실리콘과, 질소, 산소 및 탄소 중 적어도 어느 하나를 포함하는 재료로 형성되어 있는, 반도체 장치.
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