KR102626314B1 - 접합 패드를 갖는 반도체 소자 - Google Patents

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Abstract

반도체 소자는 제1 접합층을 포함하는 제1 반도체 칩 및 상기 제1 반도체 칩 상에 적층되며 제2 접합층을 포함하는 제2 반도체 칩을 포함한다. 상기 제1 접합층은 제1 접합 패드, 복수의 제1 내부 비아 및 상기 제1 접합 패드와 제1 내부 비아를 연결하는 제1 연결 배선을 포함하며, 상기 제2 접합층은 상기 제1 접합 패드와 접합되는 제2 접합 패드를 포함한다. 상기 제1 연결 배선의 상면과 상기 제1 접합 패드의 상면은 상기 제1 접합층의 상면과 동일한 평면을 이루며, 상기 제1 연결 배선은 상기 복수의 제1 내부 비아를 통해 서로 다른 상기 복수의 제1 내부 배선에 전기적으로 연결된다.

Description

접합 패드를 갖는 반도체 소자{Semiconductor device having bonding pads}
본 개시의 기술적 사상은 접합 패드를 갖는 반도체 소자에 관한 것이다.
반도체 공정 시, 반도체 소자의 고집적화를 위해 웨이퍼들을 서로 접합할 수 있다. 웨이퍼를 접합하는 경우 웨이퍼 표면의 접합 패드는 웨이퍼의 내부 배선과 연결되며, 접합 패드와 내부 배선을 연결하는 재배선층이 필요하다. 한편, 다양한 기능을 가진 웨이퍼들을 접합하기 위해 접합 패드를 구성하는 방법이 문제된다.
본 개시의 기술적 사상의 실시예들에 따른 과제는, 접합층의 접합 계면에 접합 패드 및 연결 배선을 포함하는 반도체 소자를 제공하는 데 있다..
본 개시의 실시예들에 따른 반도체 소자는, 제1 기판, 상기 제1 기판 상에 배치되며 복수의 제1 내부 배선을 포함하는 제1 회로층 및 상기 제1 회로층 상에 배치되는 제1 접합층을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되며, 제2 기판, 상기 제2 기판 하부에 배치되는 제2 회로층 및 상기 제2 회로층 하부에 배치되는 제2 접합층을 포함하는 제2 반도체 칩을 포함할 수 있다. 상기 제1 접합층은 제1 접합 패드, 복수의 제1 내부 비아 및 상기 제1 접합 패드와 제1 내부 비아를 연결하는 제1 연결 배선을 포함할 수 있다. 상기 제2 접합층은 상기 제1 접합 패드와 접합되는 제2 접합 패드를 포함할 수 있다. 상기 제1 연결 배선의 상면과 상기 제1 접합 패드의 상면은 상기 제1 접합층의 상면과 동일한 평면을 이룰 수 있다. 상기 제1 연결 배선은 상기 복수의 제1 내부 비아를 통해 서로 다른 상기 복수의 제1 내부 배선에 전기적으로 연결될 수 있다.
본 개시의 실시예들에 따른 반도체 소자는, 제1 기판, 상기 제1 기판 상에 배치되는 제1 회로층 및 상기 제1 회로층 상에 배치되는 제1 접합층을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되며, 제2 기판, 상기 제2 기판 하부에 배치되며 복수의 제2 내부 배선을 포함하는 제2 회로층 및 상기 제2 회로층 하부에 배치되는 제2 접합층을 포함하는 제2 반도체 칩을 포함할 수 있다. 상기 제1 접합층은 복수의 제1 접합 패드를 포함하며, 상기 제2 접합층은 복수의 접합 구조체 및 제2 내부 비아를 포함할 수 있다. 상기 복수의 접합 구조체는 상기 복수의 제1 접합 패드와 접합되는 복수의 제2 접합 패드 및 상기 복수의 제2 접합 패드를 연결하는 제2 연결 배선을 포함할 수 있다. 상기 제2 연결 배선의 하면과 상기 제2 접합 패드의 하면은 상기 제2 접합층의 하면과 동일한 평면을 이룰 수 있다. 상기 복수의 접합 구조체는 상기 복수의 제2 내부 비아를 통해 서로 다른 상기 복수의 제2 내부 배선에 전기적으로 연결될 수 있다.
본 개시의 실시예들에 따른 반도체 소자는 제1 기판, 상기 제1 기판 상에 배치되며 복수의 제1 내부 배선을 포함하는 제1 회로층 및 상기 제1 회로층 상에 배치되는 제1 접합층을 포함하는 제1 반도체 칩; 상기 제1 반도체 칩 상에 적층되며, 제2 기판, 상기 제2 기판 하부에 배치되는 제2 회로층 및 상기 제2 회로층 하부에 배치되는 제2 접합층을 포함하는 제2 반도체 칩을 포함할 수 있다. 상기 제1 접합층은 제1 접합 패드, 적어도 하나의 비접합 패드 및 상기 제1 접합 패드와 상기 비접합 패드를 연결하는 제1 연결 배선을 포함하며, 상기 제2 접합층은 상기 제1 접합 패드와 접합되는 제2 접합 패드를 포함할 수 있다. 상기 제1 연결 배선의 상면과 상기 제1 접합 패드의 상면은 상기 제1 접합층의 상면과 동일한 평면을 이룰 수 있다. 상기 비접합 패드의 폭은 상기 제1 연결 배선의 폭보다 크며, 상기 제1 접합 패드의 폭보다 작게 형성되며, 상기 제1 연결 배선은 상기 적어도 하나의 비접합 패드를 통해 서로 다른 상기 복수의 제1 내부 배선에 전기적으로 연결될 수 있다.
본 개시의 실시예들에 따르면, 반도체 소자의 접합층은 접합층의 접합 계면에 접합 패드 및 연결 배선을 포함하여, 재배선을 위한 층을 감소시킬 수 있으며 다양한 접합 구조를 구현할 수 있다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 단면도이다.
도 2는 도 1에 도시된 반도체 소자의 단면도의 일부 확대도이다.
도 3은 도 1에 도시된 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다.
도 4는 다른 실시예에 따른 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다.
도 5 내지 도 6은 다른 실시예에 따른 반도체 소자의 단면도이다.
도 7은 다른 실시예에 따른 반도체 소자의 단면도이다.
도 8은 도 7에 도시된 반도체 소자의 단면도의 일부 확대도이다.
도 9는 도 7에 도시된 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다.
도 10 내지 도 16은 다른 실시예에 따른 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다.
도 17 및 도 18은 본 개시의 다른 실시예에 따른 반도체 소자의 단면도이다.
도 1은 본 개시의 실시예에 따른 반도체 소자의 단면도이다. 도 2는 도 1에 도시된 반도체 소자의 단면도의 일부 확대도이다. 도 3은 도 1에 도시된 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다. 도 3은 도 1에 도시된 제1 접합층을 위에서 내려다 본 평면도 및 제2 접합층을 아래에서 올려다 본 평면도이다.
도 1 및 도 2를 참조하면, 반도체 소자는 제1 반도체 칩(100) 및 제2 반도체 칩(200)을 포함할 수 있다. 제2 반도체 칩(200)은 제1 반도체 칩(100) 상에 적층되며, 제1 반도체 칩(100)에 물리적 및 전기적으로 연결될 수 있다.
제1 반도체 칩(100)은 제1 기판(102), 제1 회로층(110), 제1 접합층(140)을 포함할 수 있다. 제1 기판(102)은 실리콘, 실리콘 게르마늄, 실리콘 카바이드, 실리콘 옥사이드 또는 이들의 조합을 포함할 수 있다.
제1 회로층(110)은 제1 소자층(120) 및 제1 배선층(130)을 포함할 수 있다. 제1 소자층(120)은 내부 배선(121), 층간 절연층(125), 콘택(C1) 및 트랜지스터(TR1)를 포함할 수 있다. 내부 배선(121)은 제1 소자층(120)의 상부에 배치되어 제1 배선층(130)에 전기적으로 연결될 수 있다. 트랜지스터(TR1)는 제1 기판(102)의 상면에 배치될 수 있다. 제1 기판(102)은 상면에 불순물 영역들을 포함할 수 있으며, 불순물 영역들은 트랜지스터(TR1)의 양측에 배치될 수 있다. 내부 배선(121)은 콘택(C1)에 의해 불순물 영역과 전기적으로 연결될 수 있다. 층간 절연층(125)은 내부 배선(121), 콘택(C1) 및 트랜지스터(TR1)를 덮을 수 있다. 내부 배선(121) 및 콘택(C1)은 텅스텐, 코발트, 구리 또는 알루미늄을 포함할 수 있다. 도시되지는 않았으나 제1 소자층(120)은 내부 배선(121) 및 콘택(C1)을 덮는 배리어막을 더 포함할 수 있다. 층간 절연층(125)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
제1 배선층(130)은 복수의 층으로 이루어질 수 있다. 예를 들어, 제1 배선층(130)은 내부 배선(131, 132) 및 층간 절연층(135)을 포함하는 층이 적층된 형태일 수 있다. 제1 배선층(130)은 서로 다른 층에 위치하는 내부 배선을 전기적으로 연결하는 비아를 포함할 수 있다. 제1 배선층(130)의 내부 배선(131)은 제1 소자층(120)의 내부 배선(121)과 전기적으로 연결될 수 있다. 내부 배선(131, 132) 및 비아는 텅스텐, 구리, 코발트, 루테늄, 몰리브덴 또는 알루미늄을 포함할 수 있다. 제1 배선층(130)은 내부 배선 및 비아를 덮는 배리어막을 더 포함할 수 있다. 층간 절연층(135)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 저유전물질 또는 이들의 조합을 포함할 수 있다.
제2 반도체 칩(200)은 제2 기판(202), 제2 회로층(210), 제2 접합층(240)을 포함할 수 있다. 제2 회로층(210)은 제2 소자층(220) 및 제2 배선층(230)을 포함할 수 있다. 제2 소자층(220)은 내부 배선(221), 층간 절연층(225), 콘택(C2) 및 트랜지스터(TR2)를 포함할 수 있다. 제2 배선층(230)은 내부 배선(211) 및 층간 절연층(235)을 포함할 수 있다.
제1 반도체 칩(100)과 제2 반도체 칩(200)은 서로 다른 종류의 반도체 칩일 수 있다. 일 실시예에서, 제1 반도체 칩(100)은 로직 칩이며 제2 반도체 칩(200)은 메모리 칩일 수 있다. 일 실시예에서, 제1 반도체 칩(100)은 로직 칩이며 제2 반도체 칩(200)은 픽셀 어레이 칩일 수 있다. 다른 실시예에서, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 같은 종류의 반도체 칩일 수 있다.
도 2 및 도 3을 참조하면, 제1 접합층(140)과 제2 접합층(240)은 접합 계면(S)을 따라 서로 접합될 수 있다. 제1 접합층(140)은 제1 계면 절연층(142), 층간 절연층(144), 접합 구조체(150)를 포함할 수 있다. 제1 접합층(140)은 배리어막(146) 및 내부 비아(V1, V2, V3)를 더 포함할 수 있다.
제1 계면 절연층(142)은 제1 접합층(140)의 상면에 배치될 수 있으며 접합 구조체(150)의 측면을 일부 덮을 수 있다. 제1 계면 절연층(142)의 상면은 접합 구조체(150)의 상면은 동일한 평면을 이룰 수 있다. 예를 들어, 제1 계면 절연층(142)의 상면과 접합 구조체(150)의 상면은 접합 계면(S)과 동일한 레벨에 위치할 수 있다.
층간 절연층(144)은 제1 계면 절연층(142)의 하부에 배치되며 접합 구조체(150) 및 내부 비아(V1, V2, V3)를 감쌀 수 있다. 층간 절연층(144)은 접합 구조체(150) 및 내부 비아(V1, V2, V3)를 외부로부터 보호하고 전기적으로 절연시킬 수 있다. 배리어막(146)은 접합 구조체(150)의 측면 및 하면을 덮을 수 있다. 또한, 배리어막(146)은 내부 비아(V1, V2, V3) 및 내부 배선(131, 132)의 측면에도 배치될 수 있다.
제1 계면 절연층(142)은 SiO2, SiCN, SiC, SiON 또는 이들의 조합을 포함할 수 있다. 층간 절연층(144)은 SiO2, SiN, 저유전물질 또는 이들의 조합을 포함할 수 있다. 예를 들어, SiO2 또는 SiN을 포함하는 층간 절연층(144) 상에 배치되는 제1 계면 절연층(142)은 SiO2, SiCN, SiC, SiON, 또는 이들의 다층 구조를 가질 수 있다.
접합 구조체(150)는 접합 패드(BP) 및 연결 배선(L1)을 포함할 수 있다. 접합 패드(BP)는 원형인 것이 도시되어 있으나 이에 제한되지 않으며, 사각형, 모서리가 둥근 사각형 등의 형태를 가질 수 있다. 연결 배선(L1)은 접합 패드(BP)와 내부 비아(V1, V2, V3)를 연결시킬 수 있다. 일 실시예에서, 평면도에서 보았을 때 연결 배선(L1)은 접합 패드(BP)를 관통하여 형성될 수 있다. 다른 실시예에서, 연결 배선(L1)은 접합 패드(BP)의 일측에 연결될 수 있다. 접합 패드(BP) 및 연결 배선(L1)은 다마신 공정에 의해 형성될 수 있다. 일 실시예에서, 접합 패드(BP) 및 연결 배선(L1)은 내부 비아(V1, V2, V3)가 형성된 후 싱글 다마신 공정에 의해 형성될 수 있다. 배리어막(146)은 연결 배선(L1)과 내부 비아(V1, V2, V3)의 사이에도 배치될 수 있다. 다른 실시예에서, 접합 패드(BP)와 연결 배선(L1) 및 내부 비아(V1, V2, V3)는 듀얼 다마신 공정에 의해 형성될 수 있다.
일 실시예에서, 내부 비아(V1, V2, V3)는 접합 패드(BP)와 수평 방향에서 서로 이격되어 배치될 수 있으며, 연결 배선(L1)의 하부에 배치될 수 있다. 다른 실시예에서, 내부 비아(V1, V2, V3)는 접합 패드(BP)에 하부에 배치될 수도 있다. 도 3에는 연결 배선(L1)은 복수의 내부 비아(V1, V2, V3)와 연결된 것이 도시되어 있으나, 일 실시예에서 연결 배선(L1)은 하나의 내부 비아와 연결될 수 있다. 연결 배선(L1)의 폭(W1)은 접합 패드(BP)의 폭(W2)보다 작을 수 있다. 접합 패드(BP)의 폭(W2)은 0.2 ~ 2.5㎛ 일 수 있다.
접합 패드(BP), 연결 배선(L1) 및 내부 비아(V1, V2, V3)는 금속을 포함할 수 있다. 일 실시예에서, 접합 패드(BP), 연결 배선(L1) 및 내부 비아(V1, V2, V3)는 Cu, Al, Co 또는 이들의 조합을 포함할 수 있다. 배리어막(146)은 TaN, Ta, Ti, TiN, Mn, MnN 또는 이들의 조합을 포함할 수 있다. 접합 패드(BP)와 연결 배선(L1)의 상부에는 Mn, Co, Ru, Sn, CoWP, Au, Pt, Ni 또는 이들의 조합을 포함하는 막이 있을 수 있다.
제2 접합층(240)은 제2 계면 절연층(242), 층간 절연층(244), 접합 패드(BP')를 포함할 수 있다. 제2 접합층(240)은 배리어막(246)을 더 포함할 수 있다. 제2 계면 절연층(242) 및 층간 절연층(244)은 각 제1 계면 절연층(142) 및 층간 절연층(144)과 동일한 물질을 포함할 수 있다. 접합 패드(BP')는 접합 패드(BP)와 동일한 물질을 포함할 수 있다. 제1 계면 절연층(142)과 제2 계면 절연층(242)은 접합 계면(S)에 배치되어 제1 반도체 칩(100)과 제2 반도체 칩(200) 사이의 접합력을 증가시킬 수 있다. 또한, 제2 계면 절연층(242)은 접합 패드(BP')와 접촉하지 않는 연결 배선(L1)의 금속 물질이 층간 절연층 내부로 확산(diffusion) 되는 것을 방지할 수 있다.
접합 패드(BP)는 접합 패드(BP')와 접합될 수 있다. 제1 접합층(140)은 그 상면에 연결 배선(L1)이 배치되어 배선(routing) 기능을 할 수 있다. 예를 들어, 접합 패드(BP')와 접합된 접합 패드(BP)는 연결 배선(L1)을 통해 내부 비아와 전기적으로 연결될 수 있다. 또한, 접합 패드(BP)는 연결 배선(L1)을 통해 내부 비아(V1, V2, V3)와 전기적으로 연결될 수 있다. 따라서, 접합 패드(BP)는 서로 다른 내부 배선(131, 132)과 전기적으로 연결될 수 있다. 도 3에는 접합 구조체(150)는 제1 접합층(140)에 포함된 것이 도시되어 있으나 이에 제한되지 않는다. 다른 실시예에서, 제2 접합층(240)의 하면에도 연결 배선을 포함하는 접합 구조체가 포함될 수 있다.
도 1 내지 도 3에 도시된 바와 같이, 제1 반도체 칩(100)의 제1 접합층(140)은 접합 계면(S)에 접합 패드(BP) 및 연결 배선(L1) 포함하여, 접합 계면(S)에서 접합 기능 및 배선 기능이 가능하다. 또한, 접합 패드(BP)와 접합 패드(BP')가 어긋나게 접합된 경우에도 연결 배선(L1)에 의해 접촉 면적을 확보하여 접합 리스크를 감소시킬 수 있다. 접합 패드(BP)와 접합 패드(BP')가 1대1 접합되는 구조가 아니므로, 제1 반도체 칩(100)과 제2 반도체 칩(200)은 접합 패드(BP) 및 연결 배선(L1)의 다양한 패턴으로 접합될 수 있다.
도 4는 다른 실시예에 따른 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다.
도 4를 참조하면, 제1 접합층(140a)은 접합 구조체(150a)를 포함할 수 있다. 연결 배선(L1)은 돌출된 부분을 포함할 수 있다. 일 실시예에서, 돌출된 부분의 폭(W3)은 연결 배선(L1)의 폭(W1) 보다 클 수 있다. 돌출된 부분은 접합 패드(BP')와 연결되지 않으며 비접합 패드(NBP1, NBP2, NBP3)로 지칭될 수 있다. 비접합 패드(NBP1, NBP2, NBP3)는 듀얼 다마신 공정에 의해 접합 패드(BP), 연결 배선(L1)과 함께 형성될 수 있다. 일 실시예에서, 비접합 패드(NBP)의 폭(W3)은 접합 패드(BP)의 폭(W2)보다 작게 형성될 수 있다.
제2 접합층(240a)은 접합 패드(BP')를 포함할 수 있다. 접합 패드(BP')는 접합 패드(BP)와 연결될 수 있다. 접합 패드(BP')의 폭(W4)은 접합 패드(BP)의 폭(W2)과 다를 수 있다. 일 실시예에서, 접합 패드(BP')의 폭(W4)은 접합 패드(BP)의 폭(W2)보다 크게 형성될 수 있다. 다른 실시예에서, 접합 패드(BP')의 폭(W4)은 접합 패드(BP)의 폭(W2)보다 작게 형성될 수 있다.
도 5 내지 도 6은 다른 실시예에 따른 반도체 소자의 단면도이다.
도 5를 참조하면, 반도체 소자는 제1 반도체 칩(100) 및 제2 반도체 칩(200b)을 포함할 수 있다. 일 실시예에서, 제2 반도체 칩(200b)은 후면 수광 이미지 센서일 수 있다. 제2 반도체 칩(200b)은 광전 변환부(PD), 패시베이션 층(250), 컬러 필터(252) 및 마이크로 렌즈(254)를 포함할 수 있다. 광전 변환부(PD)는 제2 기판(202)의 내부에 배치될 수 있다. 패시베이션 층(250)은 제2 기판(202) 상에 배치될 수 있다. 컬러 필터(252) 및 마이크로 렌즈(254)는 패시베이션 층(250) 상에 배치될 수 있다.
광전 변환부(PD)는 인(P) 또는 비소(As) 같은 n형 불순물 이온을 포함하는 n형 영역 및 붕소(B) 같은 p형 불순물 이온을 포함하는 p형 영역을 포함할 수 있다. 광전 변환부(PD)는 포토 다이오드, 포토 트랜지스터, 포토 게이트, 핀드 포토 다이오드 또는 이들의 조합을 포함할 수 있다.
패시베이션 층(250)은 실리콘 산화물, 실리콘 질화물, 실리콘 산화 질화물, 또는 기타 절연물질을 포함할 수 있다. 컬러 필터(252)들 및 마이크로 렌즈(254)들은 고분자 물질을 포함할 수 있다. 일 실시예에서, 패시베이션 층(250)은 반사 방지층을 포함할 수 있다.
복수의 컬러 필터(252)는 단위 화소별로 레드 필터(R), 그린 필터(G) 또는 블루 필터(B)를 갖는 베이어 패턴(bayer pattern)일 수 있다. 상기 레드 필터(R)는 상기 가시영역의 파장들 중에서 레드 영역의 파장들을 통과시킬 수 있다. 상기 그린 필터(G)는 상기 가시영역의 파장들 중에서 그린 영역의 파장들을 통과시킬 수 있다. 상기 블루 필터(B)는 상기 가시영역의 파장들 중에서 블루 영역의 파장들을 통과시킬 수 있다. 다른 실시예에서, 복수의 컬러 필터(252)는 시안(cyan) 필터, 마젠타(magenta) 필터 또는 옐로우(yellow) 필터를 포함할 수 있다. 컬러 필터(252)는 화이트 필터를 더 포함할 수 있다.
도 6을 참조하면, 반도체 소자는 제1 반도체 칩(100) 및 제2 반도체 칩(200c)을 포함할 수 있다. 제2 반도체 칩(200)은 제2 기판(202), 제2 회로층(210), 제2 접합층(240)을 포함할 수 있다. 제2 회로층(210)은 제2 소자층(220) 및 제2 배선층(230)을 포함할 수 있다. 제2 소자층(220)은 내부 배선(221, 222)을 포함할 수 있다. 제2 반도체 칩(200c)은 관통 실리콘 비아(TSV1)를 더 포함할 수 있다. 관통 실리콘 비아(TSV1)는 제2 기판(202)의 상면으로부터 제2 기판(202)과 제2 소자층(220)의 일부를 관통하여 형성될 수 있다. 관통 실리콘 비아(TSV1)의 상면에는 탑 패드(TP)가 배치될 수 있다. 관통 실리콘 비아(TSV1)의 하면은 내부 배선(222)과 연결될 수 있다. 패시베이션 층(250)은 제2 기판(202)의 상면에 배치되며 탑 패드(TP)의 일부를 덮을 수 있다.
도시되지는 않았으나, 제2 반도체 칩(200c)은 관통 실리콘 비아(TSV1)를 감싸는 배리어막을 더 포함할 수 있다. 탑 패드(TP) 및 관통 실리콘 비아(TSV1, TSV2)는 Cu, CuSn, CuMg, CuNi, CuZn, CuPd, CuAu, CuRe, CuW, W, 또는 이들의 조합을 포함할 수 있다. 관통 실리콘 비아를 감싸는 배리어막은 W, WN, WC, Ti, TiN, Ta, TaN, Ru, Co, Mn, WN, Ni, 또는 NiB 중에서 선택되는 적어도 하나의 물질을 포함할 수 있다. 배리어 막은 단일막 또는 다중막으로 이루어질 수 있다.
다른 실시예에서, 제2 반도체 칩(200c)은 관통 실리콘 비아(TSV2)를 더 포함할 수 있다. 관통 실리콘 비아(TSV2)는 제2 기판(202)의 상면으로부터 제2 기판(202), 제2 소자층(220), 제2 배선층(230), 제2 접합층(240) 및 제1 접합층(140)을 관통하여 형성될 수 있다. 관통 실리콘 비아(TSV2)의 하면은 내부 배선(133)과 연결될 수 있다.
도 7은 다른 실시예에 따른 반도체 소자의 단면도이다. 도 8은 도 7에 도시된 반도체 소자의 단면도의 일부 확대도이다. 도 9는 도 7에 도시된 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다.
도 7 및 도 8을 참조하면, 반도체 소자는 제1 반도체 칩(100) 및 제2 반도체 칩(200d)을 포함할 수 있다. 제1 반도체 칩(100)은 제1 회로층(110) 및 제1 접합층(140d)을 포함할 수 있으며, 제1 회로층(110)은 제1 소자층(120) 및 제1 배선층(130)을 포함할 수 있다. 제1 배선층(130)은 복수의 층으로 구성될 수 있으며, 각 층에는 복수의 내부 배선이 포함될 수 있다. 예를 들어, 제1 배선층(130)은 내부 배선(131d, 132d, 133d, 134d)을 포함할 수 있다. 제1 접합층(140d)은 제1 계면 절연층(142), 층간 절연층(144), 접합 패드(BP1', BP2', BP3', BP4')를 포함할 수 있다. 각 접합 패드(BP1', BP2', BP3', BP4')는 내부 배선(131d, 132d, 133d, 134d)에 연결될 수 있다.
제2 반도체 칩(200d)은 제2 접합층(240d), 메모리층(210d) 및 제2 기판(202)을 포함할 수 있다. 제1 접합층(140d)과 제2 접합층(240d)은 접합 계면(S)을 따라 서로 접합될 수 있다. 일 실시예에서, 제2 반도체 칩(200d)은 메모리 칩일 수 있으며, 예를 들어 수직형 낸드(VNAND)일 수 있다.
메모리층(210d)은 내부 배선(211d, 212d, 213d, 214d), 게이트 전극(221d, 222d, 223d, 224d) 및 층간 절연층(235d)을 포함할 수 있다. 내부 배선(211d, 212d, 213d, 214d)은 각 게이트 전극(221d, 222d, 223d, 224d)에 연결될 수 있다. 내부 배선(211d, 212d, 213d, 214d)은 비트 라인에 대응할 수 있다. 게이트 전극(221d, 222d, 223d, 224d)은 적층된 형태로 배치될 수 있으며, 각 게이트 전극(221d, 222d, 223d, 224d) 사이에는 절연층이 배치될 수 있다. 층간 절연층(235d)은 내부 배선(211d, 212d, 213d, 214d) 및 게이트 전극(221d, 222d, 223d, 224d)을 감쌀 수 있다.
게이트 전극들(221d, 222d, 223d, 224d)은 금속 혹은 금속 질화물을 포함할 수 있다. 예를 들어, 게이트 전극들(221d, 222d, 223d, 224d)은 텅스텐, 텅스텐 질화물, 티타늄, 티타늄 질화물 탄탈륨, 탄탈륨 질화물, 백금, 금속 질화물 또는 이들의 조합을 포함할 수 있다. 게이트 전극(221d, 222d, 223d, 224d) 사이에 배치되는 절연층은 실리콘 산화물 실리콘 탄산화물 또는 실리콘 산불화물과 같은 산화물 계열의 물질을 포함할 수 있다.
도 9를 참조하면, 제2 접합층(240d)은 접합 패드(BP1, BP2, BP3, BP4), 접합 구조체(252d, 253d, 254d) 및 내부 비아(V1, V2, V3, V4)를 포함할 수 있다. 접합 구조체(252d)는 접합 패드(BP2) 및 연결 배선(L2)을 포함할 수 있다. 접합 구조체(253d)는 접합 패드(BP3) 및 연결 배선(L3)을 포함할 수 있다. 접합 구조체(254d)는 접합 패드(BP4) 및 연결 배선(L4)을 포함할 수 있다. 접합 패드(BP1, BP2, BP3, BP4)들 사이의 간격은 0.5 ~ 5㎛ 일 수 있다.
제2 접합층(240d)의 접합 패드(BP1, BP2, BP3, BP4)는 각 제1 접합층(140d)의 접합 패드(BP1', BP2', BP3', BP4')와 접합될 수 있다. 접합 패드(BP1, BP2, BP3, BP4)의 하면과 연결 배선(L2, L3, L4)의 하면은 동일한 평면을 이룰 수 있다. 내부 비아(V1, V2, V3, V4)는 접합 패드(BP1)의 상부에 배치될 수 있다. 각 내부 비아(V1, V2, V3, V4)는 연결 배선(L2, L3, L4)의 상부에 배치될 수 있다.
도 10 내지 도 16은 다른 실시예에 따른 반도체 소자의 제1 접합층 및 제2 접합층의 평면도들이다.
도 10 및 도 11은 도 9에 대응하는 제1 접합층 및 제2 접합층의 평면도들이다. 도 10을 참조하면, 제1 접합층(140e)은 복수의 접합 패드(BP1', BP2', BP3')를 포함할 수 있다. 제2 접합층(240e)은 복수의 접합 구조체(250e)를 포함할 수 있다. 접합 구조체(250e)는 서로 연결된 접합 패드(BP1, BP2, BP3)를 포함할 수 있다. 또한 제2 접합층(240e)은 접합 패드(BP4)를 포함할 수 있다. 접합 구조체(250e)의 상부에는 복수의 내부 비아(V1, V2, V3, V4)가 배치될 수 있다. 제2 접합층(240e)의 접합 구조체(250e)는 접합 기능과 배선 기능을 가질 수 있다. 예를 들어, 제1 접합층(140e)의 접합 패드(BP1')는 제2 접합층(240e)의 접합 패드(BP1)와 연결되어 내부 비아(V1, V2)를 통해 서로 다른 내부 배선에 연결될 수 있다.
도 11을 참조하면, 제1 접합층(140f)은 복수의 접합 구조체(150f) 및 접합 패드(BP1', BP5', BP6')를 포함할 수 있다. 제2 접합층(240f)은 복수의 접합 구조체(250f) 및 접합 패드(BP1, BP5, BP6)를 포함할 수 있다. 제2 접합층(240f)은 도 10에 도시된 제2 접합층(240e)과 동일한 구조를 가질 수 있다. 접합 구조체(150f)의 접합 패드(BP1', BP5', BP6')는 서로 연결될 수 있다. 평면도에서 보았을 때, 접합 구조체(150f)와 접합 구조체(250f)는 서로 다른 방향으로 연장될 수 있다. 일 실시예에서, 접합 구조체(150f)의 연결 배선은 복수의 접합 구조체(250f)와 교차하도록 접합될 수 있다. 제1 접합층(140f)의 접합 구조체(150f)는 접합 기능과 배선 기능을 가질 수 있다. 예를 들어, 제2 접합층(240f)의 접합 패드(BP1)는 제1 접합층(140f)의 접합 패드(BP1')와 연결되어 복수의 내부 비아를 통해 서로 다른 내부 배선에 연결될 수 있다.
도 12 및 도 13은 다른 실시예에 따른 반도체 소자의 제1 접합층(140g) 및 제2 접합층(240g)의 평면도들이다.
도 12를 참조하면, 제1 접합층(140g)은 접합 구조체(150g)를 포함할 수 있다. 제2 접합층(240g)은 접합 패드(BP')를 포함할 수 있다. 접합 구조체(150g)는 접합 패드(BP) 및 연결 배선(L1)을 포함할 수 있으며 연결 배선(L1)은 접합 패드(BP)와 내부 비아들(V1, V2, V3)을 서로 연결시킬 수 있다. 연결 배선(L1)은 복수의 내부 비아들(V1, V2, V3)을 연결하기 위해 다양한 형상을 가질 수 있다. 예를 들어, 연결 배선(L1)은 연결될 복수의 내부 비아(V1, V2, V3)의 위치에 따라 다양한 형상을 가질 수 있으며, 일 실시예에서 연결 배선(L1)은 꺾인 선 모양일 수 있다. 다른 실시예에서 연결 배선(L1)은 사선 방향으로 연장되거나 구부러진 선의 모양일 수 있다.
도 13을 참조하면, 제1 접합층(140h)은 접합 구조체(150h)를 포함할 수 있다. 제2 접합층(240h)은 접합 구조체(250h)를 포함할 수 있다. 접합 구조체(150h)는 접합 패드(BP) 및 연결 배선(L1)을 포함할 수 있다. 연결 배선(L1)은 내부 비아(V1, V2, V3)와 연결될 수 있다. 접합 구조체(250h)는 접합 패드(BP') 및 연결 배선(L1')을 포함할 수 있다. 연결 배선(L1')은 내부 비아(V4, V5)와 연결될 수 있다. 접합 패드(BP')는 접합 패드(BP)와 접합될 수 있다. 도 13에 도시된 바와 같이, 제1 접합층(140h) 및 제2 접합층(240h)은 각각 배선 기능을 하는 연결 배선(L1, L1')을 포함하므로 재배선을 위한 층을 감소시킬 수 있다.
도 14를 참조하면, 제1 접합층(140i)은 복수의 접합 구조체(150i)를 포함할 수 있다. 접합 구조체(150i)는 접합 패드(BP), 비접합 패드(NBP) 및 연결 배선(L)을 포함할 수 있다. 제2 접합층(240i)은 복수의 접합 패드(BP')를 포함할 수 있다. 각 접합 패드(BP)는 연결 배선(L)을 통해 비접합 패드(NBP)와 연결될 수 있다. 비접합 패드(NBP)는 제1 접합층(140i)의 하부에 배치되는 내부 배선들과 전기적으로 연결될 수 있다.
도 15를 참조하면, 제1 접합층(140j)은 연결 배선(L1)을 포함할 수 있다. 제2 접합층(240j)은 접합 패드(BP1, BP2)를 포함할 수 있다. 내부 비아(V1, V2, V3)는 접합 패드(BP)와 접합될 수 있다. 내부 비아(V1, V2, V3)는 제1 접합층(140j)의 하부에 배치될 내부 배선들과 전기적으로 연결될 수 있다. 제1 접합층(140j)과 제2 접합층(240j)은 다양한 패턴으로 접합될 수 있다. 일 실시예에서, 연결 배선(L1)은 복수의 내부 비아(V1, V2, V3)와 연결될 수 있다. 다른 실시예에서, 연결 배선(L1)은 하나의 내부 비아(V1) 또는 2개의 내부 비아(V1, V2)와 연결될 수 있다. 접합 패드(BP1)는 하나의 내부 비아(V1)와 연결될 수 있으며, 접합 패드(BP2)는 두 개의 내부 비아(V2, V3)에 연결될 수 있다. 도 15에 도시된 바와 같이 제1 접합층(140j)은 배선 기능을 하는 연결 배선(L1)을 포함하므로 다양한 접합 패턴이 적용될 수 있다.
도 16을 참조하면, 제1 접합층(140k)은 연결 배선(L1)을 포함할 수 있다. 제2 접합층(240k)은 연결 배선(L1')을 포함할 수 있다. 내부 비아(V1, V2, V3)는 제1 접합층(140k)의 하부에 배치될 내부 배선들과 전기적으로 연결될 수 있다. 내부 비아(V4, V5)는 제2 접합층(240k)의 상부에 배치될 내부 배선들과 전기적으로 연결될 수 있다. 연결 배선(L1)과 연결 배선(L1')은 수평면상에서 서로 교차하는 방향으로 연장될 수 있으며, 다른 실시예에서는 사선 방향 또는 같은 방향으로 연장될 수 있다. 도 16에 도시된 바와 같이, 제1 접합층(140k)과 제2 접합층(240k)은 연결 배선(L1)과 연결 배선(L1')으로 연결되므로 접합 위치 및 패턴의 자유도를 증가시킬 수 있다. 또한, 연결 배선(L1)과 연결 배선(L1')이 오정렬(misalign)되어 접촉되는 경우에도 일정한 접촉 면적을 유지할 수 있다.
도 17 및 도 18은 본 개시의 다른 실시예에 따른 반도체 소자의 단면도이다. 도 17을 참조하면, 제1 접합층(140l) 상에 제2 접합층(240l)이 배치될 수 있다. 접합 패드(BP)와 접합 패드(BP')는 수평 방향 폭이 동일하게 형성될 수 있으며, 수평 방향으로 정렬되어 접합될 수 있다. 제1 접합층(140l)은 접합 패드(BP')의 측면 및 하면을 감싸는 배리어막(146l)을 포함할 수 있다. 제2 접합층(240l)은 접합 패드(BP)의 측면 및 상면을 감싸는 배리어막(246l)을 포함할 수 있다.
제1 접합층(140)은 상면에 제1 계면 절연층(142)을 포함할 수 있으며 제2 접합층(240)은 하면에 제2 계면 절연층(242)을 포함할 수 있다. 반도체 소자는 제1 계면 절연층(142)과 제2 계면 절연층(242) 사이에 계면 산화물층(148)을 더 포함할 수 있다. 계면 산화물층(148)은 제1 계면 절연층(142) 또는 제2 계면 절연층(242)을 산화하여 형성될 수 있다. 예를 들어, SiCN을 포함하는 제1 계면 절연층(142) 또는 제2 계면 절연층(242)의 표면에 O2 플라즈마 처리(plasma treatment), H2 플라즈마 처리, N2 플라즈마 처리 또는 NH3 플라즈마 처리에 의해 계면 산화물층(148)이 형성될 수 있다. 계면 산화물층(148)은 제1 반도체 칩(100)과 제2 반도체 칩(200)의 접합력을 강화할 수 있다.
일 실시예에서, 접합 패드(BP, BP')는 화학 기계적 연마(chemical mechanical polishing; CMP) 공정에 의해 표면의 가장자리가 일부 제거되어 둥근 모서리를 가질 수 있다. 배리어막(146l)은 접합 패드(BP')의 상단에서 접합 패드(BP)에 접착되지 않고 떨어진 부분을 가질 수 있다. 배리어막(246l)도 접합 패드(BP)와 떨어진 부분을 가질 수 있다.
일 실시예에서, 접합 패드(BP)와 접합 패드(BP') 사이에 금속 산화물이 형성될 수 있다. 상기 금속 산화물은 접합 패드(BP, BP')가 산화되어 형성될 수 있으며, 예를 들어 CuO와 같은 구리 산화물을 포함할 수 있다.
도 18을 참조하면, 접합 패드(BP) 및 접합 패드(BP')는 오정렬될 수 있다. 일 실시예에서, 접합 패드(BP)와 접합 패드(BP')는 수평 방향으로 서로 어긋나도록 접합될 수 있다. 접합 패드(BP')의 일부는 계면 산화물층 또는 배리어막과 접촉될 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 제1 반도체 칩 102 : 기판
110 : 제1 회로층 120 : 제1 소자층
121 : 내부 배선 130 : 제1 배선층
131, 132 : 내부 배선 140 : 제1 접합층
142 : 제1 계면 절연층 144 : 층간 절연층
146 : 배리어막 150 : 접합 구조체
BP : 접합 패드 V1, V2, V3 : 내부 비아

Claims (20)

  1. 제1 기판, 상기 제1 기판 상에 배치되며 복수의 제1 내부 배선을 포함하는 제1 회로층 및 상기 제1 회로층 상에 배치되는 제1 접합층을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되며, 제2 기판, 상기 제2 기판 하부에 배치되는 제2 회로층 및 상기 제2 회로층 하부에 배치되는 제2 접합층을 포함하는 제2 반도체 칩을 포함하며,
    상기 제1 접합층은 제1 접합 패드, 복수의 제1 내부 비아 및 상기 제1 접합 패드와 제1 내부 비아를 연결하는 제1 연결 배선을 포함하고, 상기 제1 접합 패드의 폭은 상기 제1 연결 배선의 폭보다 크며,
    상기 제2 접합층은 상기 제1 접합 패드와 접합되는 제2 접합 패드를 포함하며,
    상기 제1 연결 배선의 상면과 상기 제1 접합 패드의 상면은 상기 제1 접합층의 상면과 동일한 평면을 이루며,
    상기 제1 연결 배선은 상기 복수의 제1 내부 비아를 통해 서로 다른 상기 복수의 제1 내부 배선에 전기적으로 연결되는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 접합 패드의 하면과 상기 제1 연결 배선의 하면은 동일한 평면을 이루는 반도체 소자.
  3. 삭제
  4. 제1항에 있어서,
    상기 복수의 제1 내부 비아 중 적어도 하나는 상기 제1 접합 패드와 수평 방향으로 이격되어 배치된 반도체 소자.
  5. 제1항에 있어서,
    상기 제2 접합층은 복수의 제2 내부 비아 및 상기 제2 접합 패드와 제2 내부 비아를 연결하는 제2 연결 배선을 더 포함하며,
    상기 제2 연결 배선의 하면과 상기 제2 접합 패드의 하면은 상기 제2 접합층의 하면과 동일한 평면을 이루는 반도체 소자.
  6. 제5항에 있어서,
    상기 제2 접합 패드의 폭은 상기 제2 연결 배선의 폭보다 큰 반도체 소자.
  7. 제1항에 있어서,
    상기 제1 접합 패드와 상기 제2 접합 패드는 수평 방향에 대해 어긋나도록 접합된 반도체 소자.
  8. 제1항에 있어서,
    상기 제1 접합층의 상면에 배치되는 제1 계면 절연층 및
    상기 제2 접합층의 하면에 배치되는 제2 계면 절연층을 더 포함하며,
    상기 제1 계면 절연층은 상기 제1 접합 패드 및 상기 제1 연결 배선의 측면을 덮고 상기 제2 계면 절연층은 상기 제2 접합 패드의 측면을 덮는 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 계면 절연층 및 상기 제2 계면 절연층 사이에 계면 산화층을 더 포함하는 반도체 소자.
  10. 제1항에 있어서,
    상기 제2 반도체 칩의 내부에 상기 제2 기판을 관통하는 관통 실리콘 비아를 더 포함하는 반도체 소자.
  11. 제1항에 있어서,
    상기 제1 반도체 칩은 로직 칩이며, 상기 제2 반도체 칩은 픽셀 어레이 칩인 반도체 소자.
  12. 제1항에 있어서,
    상기 제1 반도체 칩은 로직 칩이며, 상기 제2 반도체 칩은 메모리 칩인 반도체 소자.
  13. 제1항에 있어서,
    상기 제1 접합 패드와 상기 제2 접합 패드는 서로 다른 폭을 갖는 반도체 소자.
  14. 제1 기판, 상기 제1 기판 상에 배치되는 제1 회로층 및 상기 제1 회로층 상에 배치되는 제1 접합층을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되며, 제2 기판, 상기 제2 기판 하부에 배치되며 복수의 제2 내부 배선을 포함하는 제2 회로층 및 상기 제2 회로층 하부에 배치되는 제2 접합층을 포함하는 제2 반도체 칩을 포함하며,
    상기 제1 접합층은 복수의 제1 접합 패드를 포함하며,
    상기 제2 접합층은 복수의 접합 구조체 및 제2 내부 비아를 포함하며,
    상기 복수의 접합 구조체는 상기 복수의 제1 접합 패드와 접합되는 복수의 제2 접합 패드 및 상기 복수의 제2 접합 패드를 연결하는 제2 연결 배선을 포함하며,
    상기 제2 연결 배선의 하면과 상기 제2 접합 패드의 하면은 상기 제2 접합층의 하면과 동일한 평면을 이루며,
    상기 복수의 접합 구조체는 상기 복수의 제2 내부 비아를 통해 서로 다른 상기 복수의 제2 내부 배선에 전기적으로 연결되는 반도체 소자.
  15. 제14항에 있어서,
    상기 제1 접합층은 상기 복수의 제1 접합 패드를 연결하는 제1 연결 배선을 더 포함하는 반도체 소자.
  16. 제15항에 있어서,
    상기 제1 연결 배선과 상기 제2 연결 배선은 서로 교차하는 방향으로 접합되는 반도체 소자.
  17. 제14항에 있어서,
    상기 제1 반도체 칩은 로직 칩이며 상기 제2 반도체 칩은 메모리 칩인 반도체 소자.
  18. 제1 기판, 상기 제1 기판 상에 배치되며 복수의 제1 내부 배선을 포함하는 제1 회로층 및 상기 제1 회로층 상에 배치되는 제1 접합층을 포함하는 제1 반도체 칩;
    상기 제1 반도체 칩 상에 적층되며, 제2 기판, 상기 제2 기판 하부에 배치되는 제2 회로층 및 상기 제2 회로층 하부에 배치되는 제2 접합층을 포함하는 제2 반도체 칩을 포함하며,
    상기 제1 접합층은 제1 접합 패드, 적어도 하나의 비접합 패드 및 상기 제1 접합 패드와 상기 비접합 패드를 연결하는 제1 연결 배선을 포함하며,
    상기 제2 접합층은 상기 제1 접합 패드와 접합되는 제2 접합 패드를 포함하며,
    상기 제1 연결 배선의 상면과 상기 제1 접합 패드의 상면은 상기 제1 접합층의 상면과 동일한 평면을 이루며,
    상기 비접합 패드의 폭은 상기 제1 연결 배선의 폭보다 크며, 상기 제1 접합 패드의 폭보다 작게 형성되며,
    상기 제1 연결 배선은 상기 적어도 하나의 비접합 패드를 통해 서로 다른 상기 복수의 제1 내부 배선에 전기적으로 연결되는 반도체 소자.
  19. 제18항에 있어서,
    상기 제1 접합 패드의 하면과 상기 제1 연결 배선의 하면은 동일한 평면을 이루는 반도체 소자.
  20. 제18항에 있어서,
    상기 비접합 패드와 상기 제2 접합 패드는 수평 방향에 대해 어긋나도록 접합된 반도체 소자.
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