KR20190032147A - 무 Si 기판 인터포저를 갖는 패키지 및 그 형성 방법 - Google Patents

무 Si 기판 인터포저를 갖는 패키지 및 그 형성 방법 Download PDF

Info

Publication number
KR20190032147A
KR20190032147A KR1020170160575A KR20170160575A KR20190032147A KR 20190032147 A KR20190032147 A KR 20190032147A KR 1020170160575 A KR1020170160575 A KR 1020170160575A KR 20170160575 A KR20170160575 A KR 20170160575A KR 20190032147 A KR20190032147 A KR 20190032147A
Authority
KR
South Korea
Prior art keywords
dielectric
forming
dielectric layers
device die
bonding
Prior art date
Application number
KR1020170160575A
Other languages
English (en)
Other versions
KR102112640B1 (ko
Inventor
첸-화 유
숭-펭 예
밍-화 첸
시엔-웨이 첸
Original Assignee
타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 filed Critical 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드
Publication of KR20190032147A publication Critical patent/KR20190032147A/ko
Application granted granted Critical
Publication of KR102112640B1 publication Critical patent/KR102112640B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/561—Batch processing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/683—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L21/6835—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/03—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/27—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/30—Structure, shape, material or disposition of the layer connectors prior to the connecting process of a plurality of layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/96—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being encapsulated in a common layer, e.g. neo-wafer or pseudo-wafer, said common layer being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/50—Multistep manufacturing processes of assemblies consisting of devices, each device being of a type provided for in group H01L27/00 or H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68327—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding
    • H01L2221/68331—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used during dicing or grinding of passive members, e.g. die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68345—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support used as a support during the manufacture of self supporting substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2221/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof covered by H01L21/00
    • H01L2221/67—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere
    • H01L2221/683—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping
    • H01L2221/68304—Apparatus for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components; Apparatus not specifically provided for elsewhere for supporting or gripping using temporarily an auxiliary support
    • H01L2221/68381—Details of chemical or physical process used for separating the auxiliary support from a device or wafer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02333—Structure of the redistribution layers being a bump
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08135—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/08145—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32135—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/32145—Disposition the layer connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/80424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80484—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/80001—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by connecting a bonding area directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/808—Bonding techniques
    • H01L2224/80894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/80895—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically conductive surfaces, e.g. copper-copper direct bonding, surface activated bonding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/81424—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/81447—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/8138—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/81399—Material
    • H01L2224/814—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/81463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/81484—Tungsten [W] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H01L2224/83894—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces
    • H01L2224/83896—Direct bonding, i.e. joining surfaces by means of intermolecular attracting interactions at their interfaces, e.g. covalent bonds, van der Waals forces between electrically insulating surfaces, e.g. oxide or nitride layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

방법은 복수의 유전체층들을 형성하는 단계; 복수의 유전체층들 내에 복수의 재분배 라인들을 형성하는 단계; 복수의 유전체층들 내에 적층된 비아를 형성하는 단계 - 적층된 비아는 복수의 유전체층들을 관통하는 연속적인 전기 접속부를 형성함 -; 적층된 비아 및 복수의 유전체층들 위에 유전체층을 형성하는 단계; 유전체층 내에 복수의 접합 패드들을 형성하는 단계; 및 하이브리드 접합을 통해 유전체층 및 복수의 접합 패드들의 제1 부분에 디바이스 다이를 접합하는 단계를 포함한다.

Description

무 Si 기판 인터포저를 갖는 패키지 및 그 형성 방법{PACKAGES WITH SI-SUBSTRATE-FREE INTERPOSER AND METHOD FORMING SAME}
집적 회로의 패키지는 점점 더 복잡해지고 있고, 더 많은 디바이스 다이가 더 많은 기능을 성취하기 위해 동일한 패키지 내에 패키징되고 있다. 예를 들어, 패키지는 동일한 인터포저에 접합되어 있는 프로세서 및 메모리 큐브와 같은 복수의 디바이스 다이를 포함할 수도 있다. 인터포저는 인터포저의 대향 측면들에 형성된 특징부를 상호접속하기 위해 반도체 기판 내에 형성된 관통 실리콘 비아를 갖는 반도체 기판에 기초하여 형성될 수도 있다. 성형 화합물이 디바이스 다이를 그 내부에 캡슐화한다. 인터포저 및 디바이스 다이를 포함하는 패키지는 또한 패키지 기판에 접합된다. 게다가, 표면 실장 디바이스가 또한 기판에 접합될 수도 있다. 열 확산기가 디바이스 다이 내에 발생된 열을 소산하기 위해 디바이스 다이의 상부면에 부착될 수도 있다. 열 확산기는 패키지 기판 상에 고정된 스커트부를 가질 수도 있다.
본 발명의 양태는 첨부 도면과 함께 숙독될 때 이하의 상세한 설명으로부터 가장 양호하게 이해된다. 산업 분야에서의 표준 실시에 따르면, 다양한 특징부는 실제 축적대로 도시되어 있지는 않다는 것이 주목된다. 실제로, 다양한 특징부의 치수는 설명의 명료화를 위해 임의로 증가되거나 감소될 수도 있다.
도 1 내지 도 27a는 몇몇 실시예에 따른 무 실리콘 기판(무 Si) 패키지의 형성에 있어서 중간 스테이지의 단면도.
도 27b, 도 27c, 도 27d, 및 도 27e는 몇몇 실시예에 따른 무 Si 패키지의 단면도.
도 28 내지 도 32는 몇몇 실시예에 따른 무 Si 패키지의 형성에 있어서 중간 스테이지의 단면도.
도 33 내지 도 35는 몇몇 실시예에 따른 무 Si 패키지의 형성에 있어서 중간 스테이지의 단면도.
도 36 및 도 37은 몇몇 실시예에 따른 무 Si 패키지를 매립하는 패키지의 단면도.
도 38은 몇몇 실시예에 따른 무 Si 패키지에 사용된 자기 정렬 금속 패드의 몇몇 평면도.
도 39는 몇몇 실시예에 따른 패키지를 형성하기 위한 프로세스 흐름을 도시하고 있는 도면.
이하의 개시내용은 본 발명의 상이한 특징부를 구현하기 위한 다수의 상이한 실시예, 또는 예를 제공한다. 구성요소 및 장치의 특정 예가 본 개시내용을 간단화하기 위해 이하에 설명된다. 이들은 물론 단지 예일 뿐이고, 한정이 되도록 의도된 것은 아니다. 예를 들어, 이어지는 설명에서 제2 특징부 위에 또는 상에 제1 특징부의 형성은 제1 및 제2 특징부가 직접 접촉하여 형성되어 있는 실시예를 포함할 수도 있고, 부가의 특징부가 제1 및 제2 특징부 사이에 형성될 수도 있어, 제1 및 제2 특징부가 직접 접촉하지 않을 수도 있게 되는 실시예를 또한 포함할 수도 있다. 게다가, 본 개시내용은 다양한 예에서 도면 숫자 및/또는 문자를 반복할 수도 있다. 이 반복은 간단화 및 명료화를 위한 것이고, 자체로 다양한 실시예 및/또는 설명된 구성 사이의 관계를 지시하는 것은 아니다.
또한, "하위에 있는", "아래", "하부", "상위에 있는", "상부" 등과 같은 공간적 상대 용어는 도면에 도시되어 있는 바와 같이 다른 요소(들) 또는 특징부(들)에 대한 일 요소 또는 특징부의 관계를 설명하기 위해 용이한 설명을 위해 본 명세서에서 사용될 수도 있다. 공간적 상대 용어는 도면에 도시되어 있는 배향에 추가하여 사용 또는 동작시에 디바이스의 상이한 배향을 포함하도록 의도된다. 장치는 다른 방식으로 배향될 수도 있고(90도 회전되거나 다른 배향에 있음), 본 명세서에 사용된 공간적 상대 기술자는 마찬가지로 이에 따라 해석될 수도 있다.
무 실리콘 기판(무 Si) 인터포저에 기초하여 형성된 패키지 및 그 형성 방법이 다양한 예시적인 실시예에 따라 제공된다. 패키지를 형성하는 중간 스테이지가 몇몇 실시예에 따라 예시된다. 몇몇 실시예의 몇몇 변형예가 설명된다. 다양한 도면 및 예시적인 실시예 전체에 걸쳐, 유사한 도면 부호가 유사한 요소를 나타내는 데 사용된다.
도 1 내지 도 27a는 본 개시내용의 몇몇 실시예에 따른 패키지의 형성에 있어서 중간 스테이지의 단면도를 도시하고 있다. 도 1 내지 도 27a에 도시되어 있는 단계는 또한 도 39에 도시되어 있는 프로세스 흐름(300)에 개략적으로 반영된다.
도 1은 캐리어(20) 및 캐리어(20) 상에 형성된 박리층(release layer)(22)을 도시하고 있다. 캐리어(20)는 글래스 캐리어, 실리콘 웨이퍼, 유기 캐리어 등일 수도 있다. 캐리어(20)는 둥근 평면시(top-view) 형상을 가질 수도 있고, 통상의 실리콘 웨이퍼의 크기를 가질 수도 있다. 예를 들어, 캐리어(20)는 8-인치 직경, 12-인치 직경 등을 가질 수도 있다. 박리층(22)은 후속의 단계에서 형성될 상위의 구조체로부터 캐리어(20)와 함께 제거될 수도 있는 광열 변환(Light To Heat Conversion: LTHC) 물질로 형성될 수도 있다. 본 개시내용의 몇몇 실시예에 따르면, 박리층(22)은 에폭시계 열 박리 물질로 형성된다. 박리층(22)은 캐리어(20) 상에 코팅될 수도 있다. 박리층(22)의 상부면은 레벨링되고(leveled), 고도의 동일 평면성(co-planarity)을 갖는다. 대안적인 실시예에 따르면, 캐리어(20) 및 박리층(22)을 사용하는 대신에, 23으로 표기되어 있는 실리콘 웨이퍼가 사용된다. 유전체층(24)이 박리층(22) 상에 형성된다. 본 개시내용의 몇몇 실시예에 따르면, 유전체층(24)은 실리콘 산화물, 실리콘 니트라이드, 산질화실리콘 등일 수도 있는 비-폴리머(무기 물질)로 형성된다. 실리콘 웨이퍼가 사용될 때, 층(24)은 실리콘 웨이퍼(23) 상에 직접 형성될 수도 있다.
재분배 라인(Redistribution Lines: RDLs)(26)이 유전체층(24) 위에 형성된다. RDL(26)의 형성은 유전체층(24) 위에 시드층(도시 생략)을 형성하는 것, 시드층 위에 포토레지스트와 같은 패터닝된 마스크(도시 생략)를 형성하는 것, 및 이어서 노출된 시드층 상에 금속 도금을 수행하는 것을 포함할 수도 있다. 패터닝된 마스크 및 패터닝된 마스크에 의해 덮여있는 시드층의 부분은 이어서 제거되어, 도 1에서와 같이 RDL(26)을 남겨둔다. 본 개시내용의 몇몇 실시예에 따르면, 시드층은 티타늄층 및 티타늄층 위의 구리층을 포함한다. 시드층은 예를 들어, 물리적 기상 증착(Physical Vapor Deposition: PVD)을 사용하여 형성될 수도 있다. 도금은 예를 들어 무전해 도금을 사용하여 수행될 수도 있다.
도 1을 더 참조하면, 유전체층(28)이 RDL(26) 상에 형성된다. 유전체층(28)의 하부면은 RDL(26) 및 유전체층(24)의 상부면과 접촉한다. 본 개시내용의 몇몇 실시예에 따르면, 유전체층(28)은 실리콘 산화물, 실리콘 니트라이드 등일 수도 있는 비-폴리머(무기 물질)로 형성된다. 본 개시내용의 몇몇 실시예에 따르면, 유전체층(28)은 폴리이미드, 폴리벤족사졸(PBO) 등일 수도 있는 폴리머로 형성된다. 유전체층(28)은 이어서 패터닝되어 그 내부에 개구(30)를 형성한다. 따라서, RDL(26)의 몇몇 부분은 유전체층(28) 내의 개구(30)를 통해 노출된다.
다음에, 도 2를 참조하면, RDL(32)은 RDL(26)에 연결하도록 형성된다. RDL(32)은 유전체층(28) 위의 금속 트레이스(금속 라인)를 포함한다. RDL(32)은 유전체층(28) 내의 개구 내로 연장하는 비아를 또한 포함한다. RDL(32)은 또한 도금 프로세스에서 형성되고, 여기서 각각의 RDL(32)은 시드층(도시 생략) 및 시드층 위의 도금된 금속 물질을 포함한다. 시드층 및 도금된 물질은 동일한 물질 또는 상이한 물질로 형성될 수도 있다. RDL(32)은 알루미늄, 구리, 텅스텐, 또는 이들의 합금을 포함하는 금속 또는 금속 합금을 포함할 수도 있다. 유전체층(28, 34) 및 RDL(32, 36)을 형성하기 위한 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)의 단계 302로서 표현되어 있다.
도 3을 참조하면, 유전체층(34)이 RDL(32) 및 유전체층(28) 위에 형성된다. 유전체층(34)은 실리콘 산화물, 실리콘 니트라이드, 실리콘 카보-니트라이드, 산질화실리콘 등으로부터 선택될 수도 있는 무기 물질로 형성될 수도 있다.
도 3은 RDL(32)에 전기적으로 접속되어 있는 RDL(36)의 형성을 또한 도시하고 있다. RDL(36)의 형성은 RDL(32)을 형성하기 위한 것들과 유사한 방법 및 물질을 채택할 수도 있다. 예시적인 실시예에서, 2개의 유전체층(28, 34) 및 그 내부에 형성된 각각의 RDL(32, 36)이 설명되었지만, 더 적거나 더 많은 유전체층이 라우팅 요구 및 응력을 완충하기 위한 폴리머를 사용하는 요구에 따라 채택될 수도 있다는 것이 이해된다. 예를 들어, 단일의 유전체층 또는 3개, 4개 또는 그 초과의 유전체층이 존재할 수도 있다.
도 4는 패시베이션층(38, 42) 및 RDL(40, 44)의 형성을 도시하고 있다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 304로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 패시베이션층(38, 42)은 실리콘 산화물, 실리콘 니트라이드, 실리콘 카보-니트라이드, 산질화실리콘, 실리콘 옥시-카보-니트라이드, 미도핑 실리케이트 글래스(Un-doped Silicate Glass: USG), 또는 이들의 다층과 같은 무기 물질로 형성된다. 각각의 패시베이션층(38, 42)은 단일층 또는 복합층일 수도 있고, 비다공성 물질로 형성될 수도 있다. 본 개시내용의 몇몇 실시예에 따르면, 패시베이션층(38, 42) 중 하나 또는 모두는 실리콘 산화물층(개별적으로 도시되어 있지는 않음), 및 실리콘 산화물층 위의 실리콘 니트라이드층(개별적으로 도시되어 있지는 않음)을 포함하는 복합층이다. 패시베이션층(38, 42)은 후속의 단락에서 설명되는 바와 같이, 패키지 내의 미세 피치 RDL과 같은 도전성 특징부에 수분 및 해로운 화학물이 액세스하는 것을 차단하는 기능을 갖는다.
RDL(40, 44)은 알루미늄, 구리, 알루미늄 구리, 니켈, 또는 이들의 합금으로 형성될 수도 있다. 본 개시내용의 몇몇 실시예에 따르면, RDL(44)의 몇몇 부분은 도 11에 도시되어 있는 바와 같이, 이후에 형성되는 관통 유전성 비아(Through-Dielectric Vias: TDVs)를 랜딩하기 위해 충분히 큰 금속 패드로서 형성된다. 이들 금속 패드는 이에 따라 몇몇 실시예에 따르면 금속 패드(44) 또는 알루미늄 패드(44)라 칭한다. 또한, 패시베이션층의 수는 1개, 2개(도시되어 있는 바와 같이), 3개, 또는 그 초과와 같은 임의의 정수일 수도 있다.
도 5는 하나 또는 복수의 유전체층의 형성을 도시하고 있다. 예를 들어, 도시되어 있는 바와 같이, 유전체층(46)은 그 내부에 상부 RDL(44)을 매립하도록 형성될 수도 있다. 유전체층(48)은 유전체층(46) 위에 형성되고, 에칭 정지층으로서 작용할 수도 있다. 본 개시내용의 몇몇 실시예에 따르면, 유전체층(46, 48)은 또한 단일의 유전체층으로 대체될 수 있다. 유전체층(46, 48)의 이용 가능한 물질은 실리콘 산화물, 실리콘 니트라이드, 실리콘 카바이드, 산질화실리콘 등을 포함한다.
도 6, 도 7 및 도 8은 본 개시내용의 몇몇 실시예에 따른 유전체층 및 미세 피치 RDL의 형성을 도시하고 있다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 306으로서 예시되어 있다. 형성 방법은 실리콘 기판에 기초하여 디바이스 다이를 위한 상호접속 구조체를 형성하기 위한 방법을 채택할 수도 있다. 예를 들어, 상호접속 구조체의 형성 방법은 단일 다마신(damascene) 및/또는 듀얼 다마신 프로세스를 포함할 수도 있다. 이에 따라, 최종 RDL은 또한 대안적으로 금속 라인 및 비아라 칭하고, 대응 유전체층은 대안적으로 금속간 유전막(Inter-Metal-Dielectric: IMD) 층이라 칭한다.
도 6을 참조하면, 비아(55), 유전체층(50A, 54A) 및 에칭 정지층(52A)이 형성된다. 유전체층(50A, 54A)은 실리콘 산화물, 산질화실리콘, 실리콘 니트라이드 등, 또는 약 3.0 미만의 k 값을 갖는 저-k 유전 물질로 형성될 수도 있다. 저-k 유전 물질은 블랙 다이아몬드(Applied Materials사의 등록 상표명), 탄소 함유 저-k 유전 물질, 수소 실세스퀴녹산(Hydrogen SilsesQuioxane: HSQ), 메틸실세스퀴녹산(MethylSilsesQuioxane: MSQ) 등을 포함할 수도 있다. 에칭 정지층(52A)은 유전체층(50A, 54A)에 대해 높은 에칭 선택도를 갖는 물질로 형성되고, 실리콘 카바이드, 실리콘 카보-니트라이드 등으로 형성될 수도 있다. 대안적인 실시예에 따르면, 에칭 정지층(52A)은 형성되지 않는다.
미세 피치 RDL(56A)은 라우팅을 위해 유전체층(52A, 54A) 내에 형성된다. 비아(55) 및 미세 피치 RDL(56A)은 몇몇 예시적인 실시예에서 단일 다마신 구조체를 갖는 것으로서 예시되어 있지만, 비아(55) 및 미세 피치 RDL(56A)은 조합하여 듀얼 다마신 구조체를 가질 수도 있다. 단일의 예시된 미세 피치 RDL(56A)은 복수의 미세 피치 RDL을 표현한다는 것이 이해된다. 본 개시내용의 몇몇 실시예에 따른 미세 피치 RDL은 다마신 프로세스를 사용하여 형성되기 때문에, 이는 예를 들어, 0.8 ㎛보다 작은 피치를 갖고(구조체의 상부로부터 본) 매우 얇게 형성될 수 있다. 또한, 유전체층(34, 38, 42, 46, 48)은 모두 무기 물질로 형성될 수도 있기 때문에, 미세 피치 RDL의 피치 및 폭은 작을 수 있다. 미세 피치 RDL의 피치 및 폭은, 유전체층(28)이 또한 무기 물질로 형성되면 또한 감소될 수 있어, 듀얼 다마신 구조체 하위에 있는 폴리머층이 존재하지 않게 된다. 이는 미세 피치 RDL의 밀도 및 라우팅 능력을 향상시킨다. 비아(55) 및 미세 피치 RDL(56A)이 듀얼 다마신 프로세스를 사용하여 형성되어 있는 본 개시내용의 몇몇 실시예에 따르면, 형성 프로세스는 비아 개구를 형성하기 위해 유전체층(48, 50A)을, 그리고 트렌치를 형성하기 위해 유전체층(50A, 52A)을 에칭하는 것, 도전 물질(들)로 비아 개구 및 트렌치를 충전하는 것, 및 유전체층 위의 도전성 물질의 부분을 제거하기 위해 화학 기계적 연마(Chemical Mechanical Polish: CMP) 또는 기계적 연삭과 같은 평탄화를 수행하는 것을 포함한다.
본 개시내용의 몇몇 실시예에 따르면, 비아(55) 및 미세 피치 RDL(56A)을 형성하기 위한 도전성 물질은 균질 물질이다. 본 개시내용의 다른 실시예에 따르면, 도전성 물질은 티타늄, 티타늄 니트라이드, 탄탈, 탄탈 니트라이드 등으로 형성된 배리어층, 및 배리어층 위의 구리 함유 물질(구리 또는 구리 합금일 수도 있음)을 포함하는 복합 물질이다.
도 7은 또한 유전체층(50B, 54B) 및 에칭 정지층(52B)의 형성을 도시하고 있다. 유전체층(50B, 54B)의 물질은 유전체층(50A, 54A)을 형성하기 위한 동일한 후보 물질로부터 선택될 수도 있고, 에칭 정지층(52B)의 물질은 에칭 정지층(52A)을 형성하기 위한 동일한 후보 물질로부터 선택될 수도 있다.
미세 피치 RDL(56B)은 또한 유전체층(50B, 52B, 54B) 내에 형성된다. 미세 피치 RDL(56B)은 유전체층(54B, 52B) 내에 형성된 금속 라인 및 유전체층(50B) 내의 비아를 포함한다. 형성은 유전체층(54B, 52B) 내에 트렌치를 그리고 유전체층(50B) 내에 비아 개구를 형성하는 것, 도전성 물질(들)을 충전하는 것, 및 이어서 기계적 연삭 또는 화학 기계적 연마(CMP)와 같은 평탄화를 수행하는 것을 포함하는 듀얼 다마신 프로세스를 포함할 수도 있다. 유사하게, 미세 피치 RDL(56B)은 균질 물질로 형성될 수도 있고, 또는 배리어층 및 배리어층 위의 구리 함유 물질을 포함하는 복합 물질로 형성될 수도 있다.
도 8은 유전체층(50C, 54C), 에칭 정지층(52C), 및 미세 피치 RDL(56C)의 형성을 도시하고 있다. 형성 방법 및 물질은 하위에 있는 각각의 층에 유사할 수도 있고, 따라서 본 명세서에서 반복되지 않는다. 또한, 에칭 정지층(52A, 52B, 52C)은 본 개시내용의 몇몇 실시예에 따르면 생략될 수도 있고, 트렌치를 형성하기 위한 대응 에칭은 트렌치의 깊이를 제어하기 위해 시간 모드를 사용하여 수행될 수도 있다. 더 많은 유전체층 및 미세 피치 RDL의 층이 형성되어 있을 수도 있다는 것이 이해된다. 게다가, 에칭 정지층(52A, 52B, 52C)의 일부 또는 모두가 스킵될 수도 있더라도, 미세 피치 RDL이 위치되어 있는 유전체층은 상이한 프로세스에서 형성되기 때문에, 이들 유전체층이 동일한 유전 물질 또는 상이한 유전 물질로 형성되는지 여부에 무관하게, 미세 피치 RDL(56A, 56B, 56C)을 형성하기 위한 유전체층 사이의 구별가능한 계면이 존재할 수도 있다. 후속의 단락에서, 유전체층(50A, 52A, 54A, 50B, 52B, 54B, 50C, 52C, 54C)은 식별에서 단순화를 위해 집합적으로 그리고 개별적으로 유전체층(58)이라 칭한다. 미세 피치 RDL(56A, 56B, 56C)은 또한 집합적으로 그리고 개별적으로 미세 피치 RDL(56)이라 칭한다.
본 개시내용의 몇몇 실시예에 따르면, 수동 디바이스(61)는 미세 피치 RDL(56)이 형성될 때와 동시에 형성된다. 수동 디바이스(61)는 따라서 유전체층(58) 내에 매립된다. 수동 디바이스(61)는 캐패시터, 인덕터, 무선 주파수(Radio-Frequency: RF) 전송 라인, 변압기, 또는 이들 디바이스의 조합일 수도 있다. 수동 디바이스(61)는 이후에 접합된 디바이스 다이에 전기적으로 결합된다.
또한, 동시에 미세 피치 RDL(56)이 형성되고, 적층된 비아(67)가 또한 형성되는 데, 각각의 비아는 유전체층(58)을 관통하는 접속 구조체를 형성하도록 적층된 복수의 듀얼 다마신 구조체(그리고 단일 다마신 구조체를 포함할 수도 또는 포함하지 않을 수도 있음)를 포함한다. 적층된 비아(67)는 조합하여 도 10에 도시되어 있는 바와 같은 관통 유전성 비아(TDV)(62)의 것과 유사한 기능을 갖는다. 이들이 듀얼 다마신 프로세스를 사용하여 형성되기 때문에 적층된 비아를 형성하는 것이 유리하고, 따라서 듀얼 다마신 구조체 내의 금속 라인만큼 갖은 폭을 가질 수도 있다.
적층된 비아(67)는 또한 라우팅을 위해 사용될 수도 있다. 예를 들어, RDL(56) 내의 부분(56D)은 금속 라인이 라우팅을 위해 적층된 비아(67)와 동시에 형성될 수도 있다는 것을 나타내도록 개략적으로 도시되어 있다. 적층된 비아(67)는 따라서 다른 전기 구성요소에 옆으로 전기적으로 접속될 수도 있다. 라우팅 금속 라인은 미세 리치 RDL(56)의 임의의 금속층 내에 형성될 수도 있다.
도 9를 참조하면, 유전체층(48, 58)은 관통 유전성 비아(TDV) 개구(60)를 형성하도록 에칭된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 308로서 예시되어 있다. 금속 패드(44)는 TDV 개구(60)에 노출된다. 비아 개구(60)의 평면시 형상은 직사각형, 원, 육각형 등일 수도 있다.
다음에, TDV 개구(60)는 TDV(62)를 형성하기 위해 도전성 물질(들)로 충전되고, 최종 구조체가 도 10에 도시되어 있다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 310으로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, TDV(62)는 구리, 알루미늄, 텅스텐 등을 포함하는 금속 또는 금속 합금일 수도 있는 균질한 도전성 물질로 형성된다. 본 개시내용의 대안적인 실시예에 따르면, TDV(62)는 티타늄, 티타늄 니트라이드, 탄탈, 탄탈 니트라이드 등으로 형성된 도전성 배리어층, 및 배리어층 위의 금속 함유 물질을 포함하는 복합 구조체를 갖는다. 본 개시내용의 몇몇 실시예에 따르면, 유전성 격리층이 각각의 TDV(62)를 에워싸도록 형성된다. 대안적인 실시예에 따르면, 어떠한 유전성 격리층도 TDV(62)를 에워싸도록 형성되지 않고, TDV(62)는 유전체층(58)과 물리적 접촉한다. TDV(62)의 형성은 또한 TDV 개구(60)(도 9) 내로 도전성 물질을 증착하는 것, 및 유전체층(58) 위의 증착된 물질의 과잉의 부분을 제거하도록 평탄화를 수행하는 것을 또한 포함한다. TDV(62)는 상이한 에칭 특성을 갖는 복수의 유전체층(58, 48)을 관통하는 깊은 개구(60)(도 9)를 형성하는 데 있어서의 어려움에 기인하여 적층된 비아(67)보다 큰 폭을 가질 수도 있다. TDV(62)의 저항은 낮다. 이에 따라, TDV(62)는 전원을 도통하기 위해 사용될 수도 있고, 반면에 TDV(62)에 의해 점유된 영역은 소수의 TDV(62)에 기인하여 중요하지 않다. 적층된 비아(67)와 TDV(62)를 조합하는 것은 넓은 TDV(62)를 사용하여 저손실 전력 전송을 여전히 담당할 수 있으면서 신호 접속부의 수를 증가시킬 수도 있다[적층된 비아(67)를 사용하여]. 몇몇 실시예에 따르면, TDV(62)는 형성되지 않는다.
도 11은 접합 패드(66)와 유전체층(64)의 형성을 도시하고 있고, 접합 패드(66)는 유전체층(64) 내에 위치된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 312로서 예시되어 있다. 본드 패드(66)는 하이브리드 접합을 형성하기 위해 용이한 금속으로 형성될 수도 있다. 본 개시내용의 몇몇 실시예에 따르면, 접합 패드(66)는 구리 또는 구리 합금으로 형성된다. 유전체층(64)은 예를 들어, 실리콘 산화물로 형성될 수도 있다. 접합 패드(66) 및 유전체층(64)의 상부면은 동일 평면상에 있다. 평면성은 예를 들어, CMP 또는 기계적 연삭 단계와 같은 평면화 단계를 통해 성취될 수도 있다.
본 개시내용의 몇몇 실시예에 따르면, 접합 패드(66) 및 유전체층(64)은 형성되지 않는다. 이에 따라, 디바이스 다이(68A, 68B)는 상부 RDL(56)(도 8에 56C로서 도시되어 있음)에 그리고 가능하게는 유전체층(54C)(도 8)에 직접 접합된다.
설명 전체에 걸쳐, 층(22)[또는 실리콘 웨이퍼(23)] 위의 구성요소는 조합하여 인터포저(100)라 칭한다. 실리콘 기판에 기초하여 형성되었던 종래의 인터포저와는 상이한 인터포저(100)가 유전체층(58)에 기초하여 형성된다. 실리콘 기판이 인터포저(100) 내에 있지 않고, 따라서 인터포저(100)는 무 실리콘 기판 인터포저 또는 무 Si 인터포저라 칭한다. 적층된 비아(67) 및 TDV(62)가 종래의 관통 실리콘 비아를 대체하도록 유전체층(58) 내에 형성된다. 실리콘 기판은 반도체성이기 때문에, 그 내부에 그리고 그 위에 형성된 회로 및 접속부의 성능에 악영향을 미칠 수도 있다. 예를 들어, 신호 열화가 실리콘 기판에 의해 발생될 수도 있고, 이러한 열화는 TDV(62) 및 적층된 비아(67)가 유전체층 내에 형성되기 때문에 본 개시내용의 실시예에서 회피될 수도 있다.
다음에, 제1 층 디바이스 다이(68A, 68B)가 도 12에 도시되어 있는 바와 같이 인터포저(100)에 접합된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 314로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 디바이스 다이(68A, 68B)는 중앙 처리 유닛(Central Processing Unit: CPU) 다이, 마이크로 제어 유닛(Micro Control Unit: MCU) 다이, 입출력(input-output: IO) 다이, 기저대역(BaseBand: BB) 다이, 또는 응용 프로세서(Application processor: AP) 다이일 수도 있는 논리 다이를 포함한다. 디바이스 다이(68A, 68B)는 메모리 다이를 또한 포함할 수도 있다. 디바이스 다이(68A, 68B)는 실리콘 기판일 수도 있는 반도체 기판(70A, 70B)을 각각 포함한다. 때때로 관통 반도체 비아 또는 관통 비아라 칭하는 관통 실리콘 비아(Through-Silicon Vias: TSVs)(71A, 71B)가 반도체 기판(70A, 70B) 각각을 관통하도록 형성되고, 반도체 기판(70A, 70B)의 정면측(예시된 저면측)에 형성된 디바이스 및 금속 라인을 이면측에 접속하는 데 사용된다. 또한, 디바이스 다이(68A, 68B)는 디바이스 다이(68A, 68B) 내의 능동 디바이스 및 수동 디바이스에 접속을 위한 상호접속 구조체(72A, 72B)를 각각 포함한다. 상호접속 구조체(72A, 72B)는 금속 라인 및 비아(도시 생략)를 포함한다.
디바이스 다이(68A)는 디바이스 다이(68A)의 예시된 저부면에 접합 패드(74A) 및 유전체층(76A)을 포함한다. 접합 패드(74A)의 예시된 저부면은 유전체층(76A)의 예시된 저부면과 동일 평면상에 있다. 디바이스 다이(68B)는 예시된 저부면에 접합 패드(74B) 및 유전체층(76B)을 포함한다. 접합 패드(74B)의 예시된 저부면은 유전체층(76B)의 예시된 저부면과 동일 평면상에 있다.
접합은 하이브리드 접합을 통해 성취될 수도 있다. 예를 들어, 접합 패드(74A, 74B)는 금속간 직접 접합을 통해 접합 패드(66)에 접합된다. 본 개시내용의 몇몇 실시예에 따르면, 금속간 직접 접합은 구리간 직접 접합이다. 더욱이, 유전체층(76A, 76B)은 예를 들어, Si-O-Si 접합이 발생된 상태로 유전체층(64)에 접합된다. 하이브리드 접합은 사전 접합 및 어닐을 포함할 수도 있어, 접합 패드(74A)(및 74B) 내의 금속은 각각의 하위에 있는 접합 패드(66) 내의 금속과 상호 확산하게 된다.
미세 피치 RDL(56)은 접합 패드(74A)와 접합 패드(74B)를 전기적으로 상호접속하고, 디바이스 다이(68A, 68B) 사이의 신호 통신을 위해 사용된다. 미세 피치 RDL(56)은 작은 피치 및 작은 폭을 갖는다. 이에 따라, 미세 피치 RDL(56)의 밀도는 높고, 따라서 충분한 통신 채널이 디바이스 다이(68A, 68B) 사이의 직접 통신을 위해 형성될 수도 있다. 다른 한편으로, TDV(62) 및 적층된 비아(67)는 디바이스 다이(68A, 68B)로부터 인터포저(100)에 접합될 것인 구성요소[패키지 기판, 인쇄 회로 기판(Printed Circuit Board: PCB) 등일 수도 있음]에 직접 접속을 제공한다. 더욱이, 접합 패드(74A/74B, 66) 사이의 접합은 통상적으로 접합 패드보다 훨씬 더 큰 땜납 조인트를 통해서보다는 접합 패드를 통해 이루어진다. 이에 따라, 접합부의 수평 크기는 작고, 더 많은 접합부가 통신 채널을 통해 제공되도록 구현될 수 있다.
또한 도 12를 참조하면, 이면 연삭이 예를 들어, 약 15 ㎛ 내지 약 30 ㎛의 두께로 얇은 디바이스 다이(68A, 68B)에 수행된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 316으로서 예시되어 있다. 시닝(thinning)을 통해, 이웃하는 디바이스 다이(68A, 68B) 사이의 간극(78)의 형상비는 간극 충전을 수행하기 위해 감소된다. 그렇지 않으면, 간극 충전은 개구(78)의 다른 높은 형상비에 기인하여 어렵다. 이면 연삭 후에, TSV(71A, 71B)는 드러날 수도 있다. 대안적으로, TSV(71A, 71B)는 이 때 드러나지 않는다. 대신에, TSV(71A, 71B)는 도 17에 도시되어 있는 단계에서 드러날 수도 있다.
다음에, 간극(78)은 도 13에 도시되어 있는 바와 같이, 간극 충전 물질(80)에 의해 충전된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 318로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 간극 충전 물질(80)은 테트라에틸 오쏘실리케이트(tetraethyl orthosilicate: TEOS)를 사용하여 형성될 수도 있는 실리콘 산화물과 같은 산화물을 포함한다. 형성 방법은 화학 기상 증착(Chemical Vapor Deposition: CVD), 고밀도 플라즈마 화학 기상 증착(High-Density Plasma Chemical Vapor Deposition: HDPCVD) 등을 포함할 수도 있다. 대안적인 실시예에 따르면, 간극 충전 물질(80)은 PBO, 폴리이미드 등과 같은 폴리머로 형성된다. 평탄화 단계가 이어서 간극 충전 물질(80)의 과잉의 부분을 제거하여, 디바이스 다이(68A, 68B)의 기판(70A, 70B)이 드러나게 되도록 수행된다. 최종 구조체가 도 14에 도시되어 있다.
도 15는 비아 개구를 형성하기 위해 이방성 에칭 단계에서 간극 충전 물질(80)을 에칭 관통하고, 도전성 물질(들)로 각각의 개구를 충전함으로써 형성된 TDV(162)의 형성을 도시하고 있다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 320으로서 예시되어 있다. 몇몇 접합 패드(66)는 비아 개구에 노출되고, 여기서 에칭이 에칭 정지층으로서 접합 패드(66)를 사용하여 수행될 수도 있다. TDV(162)는 TDV(62)의 구조체에 유사한 구조체를 가질 수도 있고, 배리어층 및 배리어층 위의 금속 물질을 포함할 수도 있다. TDV(162)의 물질은 또한 TDV(62)를 형성하기 위한 유사한 후보 물질로부터 선택될 수도 있다.
도 16을 참조하면, 기판(70A, 70B)은 리세스(73)를 형성하도록 리세싱되고, TSV(71A, 71B)의 상단부는 기판(70A, 70B)의 상부면 약간 위에 각각 돌출한다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 322로서 예시되어 있다. 리세스(73)는 이어서 유전체층(75A, 75B)을 형성하기 위해 실리콘 산화물과 같은 유전 물질로 충전되고, 최종 구조체는 도 17에 도시되어 있다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 324로서 예시되어 있다. 형성 프로세스는 블랭킷 유전체층을 증착하기 위한 증착 프로세스, 및 TSV(71A, 71B)의 상단부보다 더 높은 블랭킷 유전체층의 부분을 제거하기 위한 평탄화를 수행하는 것을 포함한다.
다음에, 제2 층 디바이스 다이(168A, 168B)가 도 18에 도시되어 있는 바와 같이 디바이스 다이(68A, 68B)에 접합된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 326으로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 디바이스 다이(168A, 168B)는 논리 다이, 메모리 다이, 또는 이들의 조합을 포함한다. 디바이스 다이(168A, 168B)는 실리콘 기판과 같은 반도체일 수도 있는 반도체 기판(170A, 170B)을 각각 포함한다. 디바이스 다이(168A, 168B) 위에 접합된 제3 층 디바이스 다이가 존재하면, TSV(도시 생략)가 반도체 기판(170A, 170B) 내에 형성될 수도 있다. 대안적으로, TSV는 반도체 기판(170A, 170B) 내에 형성되지 않는다. 또한, 디바이스 다이(168A, 168B)는 디바이스 다이(168A, 168B) 내의 능동 디바이스 및 수동 디바이스에 접속을 위한 상호접속 구조체(172A, 172B)를 각각 포함한다. 상호접속 구조체(172A, 172B)는 금속 라인 및 비아(도시 생략)를 포함한다.
디바이스 다이(168A)는 디바이스 다이(168A)의 예시된 저부면에 접합 패드(174A) 및 유전체층(176A)을 포함한다. 접합 패드(174A)의 예시된 저부면은 유전체층(176A)의 예시된 저부면과 동일 평면상에 있다. 디바이스 다이(168B)는 예시된 저부면에 접합 패드(174B) 및 유전체층(176B)을 포함한다. 접합 패드(174B)의 예시된 저부면은 유전체층(176B)의 예시된 저부면과 동일 평면상에 있다.
접합은 하이브리드 접합을 통해 성취될 수도 있다. 예를 들어, 접합 패드(174A, 174B)는 금속간 직접 접합을 통해 TSV(71A, 71B)에 직접 접합된다. 본 개시내용의 몇몇 실시예에 따르면, 금속간 직접 접합은 구리간 직접 접합이다. 더욱이, 유전체층(176A, 176B)은 예를 들어, Si-O-Si 접합이 발생된 상태로 유전체층(75A, 75B)에 접합된다. 간극 충전 물질(80)의 물질에 따라, 유전체층(176A, 176B)이 간극 충전 물질(80)에 접합될 수도 있고, 또는 간극 충전 물질(80)과 접촉할 수도 있지만 접합되지 않는다(접합부가 형성되지 않음).
다음에, 디바이스 다이(68A, 68B)의 시닝과 유사하게, 디바이스 다이(168A, 168B)가 시닝될 수도 있다. 이웃하는 디바이스 다이(168A, 168B) 사이의 간극은 이어서 도 19에 도시되어 있는 바와 같이, 간극 충전 물질(180)에 의해 충전된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 328로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 간극 충전 물질(180)은 간극 충전 물질(80)을 형성하기 위한 동일한 후보 방법으로부터 선택된 방법을 사용하여 형성된다. 간극 충전 물질(180)은 실리콘 산화물, 실리콘 니트라이드, PBO, 폴리이미드 등과 같은 산화물을 포함할 수도 있다. 평탄화 단계가 이어서 간극 충전 물질(180)의 과잉의 부분을 제거하여, 디바이스 다이(168A, 168B)의 기판(170A, 170B)이 드러나게 되도록 수행된다.
유전체층(182)이 이어서 CVD, PECVD, ALD 등을 사용하여 블랭킷층으로서 증착된다. 최종 구조체가 또한 도 19에 도시되어 있다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 330으로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 유전체층(182)은 실리콘 산화물과 같은 산화물, 산질화실리콘 등으로 형성된다.
다음에, 도 20을 참조하면, 트렌치(184)는 유전체층(182) 및 기판(170A, 170B)을 에칭함으로써 형성되어, 트렌치(184)가 유전체층(182) 및 기판(170A, 170B) 내로 연장하게 된다. 기판(170A, 170B) 내부의 트렌치(184)의 부분의 깊이(D1)는 약 1 ㎛보다 클 수도 있고, 기판(170A, 170B)의 두께(T1)에 따라, 약 2 ㎛ 내지 약 5 ㎛일 수도 있다. 예를 들어, 깊이(D1)는 두께(T1)의 약 20 퍼센트 내지 약 60 퍼센트일 수도 있다. 설명 전체에 걸쳐 상술된 값은 예이고, 상이한 값으로 변경될 수도 있다는 것이 이해된다.
트렌치(184)는 다양한 패턴으로 분포될 수도 있다. 예를 들어, 트렌치(184)는 어레이의 패턴, 벌집의 패턴, 또는 다른 반복 패턴을 갖도록 할당될 수도 있는 이산 개구로서 형성될 수도 있다. 트렌치(184)의 평면시 형상은 직사각형, 원, 육각형 등일 수도 있다. 대안적인 실시예에 따르면, 트렌치(184)는 도 20에 도시되어 있는 구조체의 평면도에서 볼 때, 단일 방향에서 길이방향을 갖는 평행한 트렌치일 수도 있다. 트렌치(84)는 또한 그리드를 형성하도록 상호접속될 수도 있다. 그리드는 서로 평행하고 균일하게 또는 불균일하게 이격된 제1 복수의 트렌치, 및 서로 평행하고 균일하게 또는 불균일하게 이격된 제2 복수의 트렌치를 포함할 수도 있다. 제1 복수의 트렌치 및 제2 복수의 트렌치는 그리드를 형성하도록 서로 가로막고, 제1 복수의 트렌치 및 제2 복수의 트렌치는 평면시에서 서로 수직일 수도 있고 또는 수직이 아닐 수도 있다.
트렌치(184)는 이어서 도 21에 도시되어 있는 바와 같이, 접합 패드(187)를 형성하도록 충전된다. 각각의 단계는 또한 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 332로서 예시되어 있다. 특징부(187)는 접합 패드라 칭하지만, 특징부(187)는 이산 패드, 상호접속된 금속 라인, 또는 금속 그리드일 수도 있다는 것이 이해된다. 본 개시내용의 몇몇 실시예에 따르면, 접합 패드(187)는 하이브리드 접합을 위해 적합한(확산의 비교적 용이성에 기인하여) 구리 또는 다른 금속으로 형성된다. 충전 후에, 유전체층(182)의 상부면과 접합 패드(187)의 상부면을 평탄화하도록 평탄화가 수행된다. 평탄화는 CMP 또는 기계적 연삭을 포함할 수도 있다.
다음에, 도 22에 도시되어 있는 바와 같이, 블랭크 다이(88)가 디바이스 다이(168A, 168B)에 접합된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 332로서 예시되어 있다. 블랭크 다이(88)는 실리콘 기판 또는 금속 기판일 수도 있는 벌크 기판(194)을 포함한다. 금속으로 형성될 때, 기판(194)은 구리, 알루미늄, 스테인레스강 등으로 형성될 수도 있다. 기판(194)이 실리콘으로 형성될 때, 블랭크 다이(88) 내에 형성된 능동 디바이스 및 수동 디바이스가 존재하지 않는다. 블랭크 다이(88)는 2개의 기능을 포함한다. 첫째로, 디바이스 다이(68A, 68B, 168A, 168B)는 더 양호한 간극 충전을 허용하기 위해 시닝되어 있기 때문에, 블랭크 다이(88)는 하위에 있는 구조체에 기계적 지지를 제공한다. 또한, 실리콘 또는 금속[기판(194)의]은 높은 열전도도를 갖고, 따라서 블랭크 다이(88)는 열 확산기로서 작용할 수도 있다. 도 22의 구조체의 형성은 웨이퍼 레벨에 있기 때문에, 예시된 블랭크 다이(88)에 동일한 복수의 블랭크 다이는 또한 디바이스 다이(168A, 168B)에 동일한 각각의 하위에 있는 디바이스 다이에 접합된다.
유전체층(190)이 기판(194)의 표면에 형성된다. 유전체층(190)은 예를 들어, 실리콘 산화물 또는 산질화실리콘으로 형성될 수도 있다. 또한, 접합 패드(192)는 유전체층(190) 내에 형성되고, 접합 패드(192)의 예시된 저부면은 유전체층(190)의 예시된 저부면과 동일 평면상에 있다. 접합 패드(192)의 패턴 및 수평 크기는 각각의 접합 패드(187)의 것과 동일하거나 유사할 수도 있어, 접합 패드(192) 및 접합 패드(187)는 1대1 대응 관계로 서로 접합될 수도 있다.
디바이스 다이(168A, 168B) 상의 블랭크 다이(88)의 접합은 하이브리드 접합을 통해 성취될 수도 있다. 예를 들어, 유전체층(182, 190)은 서로 접합되고, Si-O-Si 접합부를 형성할 수도 있다. 접합 패드(192)는 금속간 직접 접합을 통해 각각의 접합 패드(187)에 접합된다.
유리하게는, 접합 패드(187)는 기판(170A, 170B)에 접촉함으로써(그리고 심지어 기판 내에 삽입됨으로써), 양호한 열 방산 경로를 제공하여, 디바이스 다이(68A, 68B, 168A, 168B) 내에 발생된 열이 벌크 기판(194) 내로 용이하게 방산할 수 있게 되고, 따라서 벌크 기판(194)이 열 확산기로서 사용된다.
도 23을 참조하면, 포토레지스트(183)가 도포되어 패터닝된다. 유전체층(182) 및 간극 충전 물질(180)은 이어서 인터포저(100)의 몇몇 부분을 드러내도록 에칭 마스크로서 패터닝된 포토레지스트(183)를 사용하여 에칭된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 334로서 예시되어 있다. 본 개시내용의 몇몇 실시예에 따르면, 디바이스 다이(68B)와 같은 몇몇 디바이스 다이가 드러난다. TSV(71B) 및 TDV(162)의 일부가 또한 노출될 수도 있다.
도 24는 제1 층 구조체 상의 다이 스택(212)의 접합을 도시하고 있다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 336으로서 예시되어 있다. 다이 스택(212)은 TDV(162), 디바이스 다이[다이(68B)와 같은], 또는 TDV(162) 및 디바이스 다이의 모두에 접합될 수도 있다. 다이 스택(212)은 복수의 적층된 다이(214)를 포함하는 메모리 스택일 수도 있고, 여기서 TSV(도시 생략)는 상호접속을 수행하도록 다이(214) 내에 형성될 수도 있다. 다이 스택(212)은 또한 고대역폭 메모리(High Bandwidth Memory: HBM) 큐브일 수도 있다. 본 개시내용의 몇몇 실시예에 따르면, 다이 스택(212)은 하이브리드 접합을 통해 하위에 있는 구조체에 접합되고, 여기서 다이 스택(212) 내의 전기 커넥터(216)(몇몇 실시예에서 접합 패드)는 금속간 직접 접합을 통해 TDV(162) 및 TSV(71B)에 접합되고, 다이 스택(212)의 유전체층(218)은 산화물간 접합(또는 확산 접합)을 통해 간극 충전 물질(80)(예를 들어, 산화물) 및 유전체층(75B)에 접합된다. 대안적인 실시예에 따르면, 전기 커넥터(216)는 땜납 구역이고, 접합은 납땜 접합이다. 대안적인 실시예에 따르면, 전기 커넥터(216)는 다이 스택(212)의 표면 유전체층(218)을 넘어 돌출하는 마이크로범프이다. 마이크로범프(216)는 금속간 직접 접합 또는 땜납 접합을 통해 TDV(162) 및 TSV(71B)에 접합될 수도 있고, 다이 스택(212)과 간극 충전 물질(80)과 유전체층(75B) 사이에 산화물간 접합이 발생하지 않는다.
다음에, 간극 충전 물질(220)(도 25)이 블랭크 다이988)와 다이 스택(212) 사이의 간극 내에 충전된다. 간극 충전 물질(220)은 실리콘 산화물과 같은 산화물 또는 PBO 또는 폴리이미드와 같은 폴리머로 형성될 수도 있다. 캐리어(20)[실리콘 웨이퍼(23)보다는]가 사용되는 몇몇 실시예에 따르면, 캐리어(20) 상에 형성된 구조체는 예를 들어 박리층(22)을 분해하도록 박리층(22) 상의 UV 광 또는 레이저와 같은 광을 투사함으로써, 캐리어(20)로부터 접합해제된다. 최종 구조체가 도 26에 도시되어 있다. 캐리어(20) 및 박리층(22)은 복합 웨이퍼(102)(도 26)라 칭하는 상위에 있는 구조체로부터 제거된다. 각각의 단계는 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 338로서 예시되어 있다. 실리콘 웨이퍼(23)[캐리어 웨이퍼(20), 도 24 대신에]가 사용되는 본 개시내용의 몇몇 실시예에 따르면, 실리콘 웨이퍼(23)는 기계적 연삭, CMP, 또는 건식 에칭에 의해 제거될 수도 있다. 요구되면, 캐리어 스왑(swap)이 캐리어(20)[또는 실리콘 웨이퍼(23)]가 제거되기 전에 예시된 구조체 위에 다른 캐리어(222)를 부착하도록 수행될 수도 있고, 새로운 캐리어(222)가 후속의 단계에서 전기 커넥터의 형성 중에 기계적 지지를 제공하는 데 사용된다.
도 26은 유전체층(24)을 관통하고 RDL(26)에 접속할 수도 있는 전기 커넥터(110)의 형성을 또한 도시하고 있다. 몇몇 실시예에 따르면, 폴리머층(들)(도시 생략)이 유전체층(24) 상에 형성되고, 전기 커넥터(110)가 또한 폴리머층 내로 연장할 수도 있다. 전기 커넥터(110)는 금속 범프, 땜납 범프, 금속 필라(pillar), 와이어 접합부, 또는 다른 적용 가능한 커넥터일 수도 있다. 다이-소잉(die-saw) 단계가 복합 웨이퍼(102) 상에 수행되어 복합 웨이퍼(102)를 복수의 패키지(104)로 분리한다. 각각의 단계는 또한 도 39에 도시되어 있는 바와 같이 프로세스 흐름(300)에서 단계 340으로서 예시되어 있다. 패키지(104)는 서로 동일하고, 각각의 패키지(104)는 2개의 층의 디바이스 다이 및 다이 스택(212)을 포함할 수도 있다. 최종 구조체(104)가 도 27a에 도시되어 있다.
도 27b, 도 27c, 도 27d 및 도 27e 및 도 28 내지 도 35는 본 개시내용의 몇몇 실시예에 따른 패키지 및 패키지의 형성에 있어서 중간 스테이지의 단면도를 도시하고 있다. 달리 설명되지 않으면, 이들 실시예에서 구성요소의 물질 및 형성 방법은 도 1 내지 도 27a에 도시되어 있는 실시예에서와 유사한 도면 부호에 의해 나타내는 유사한 구성요소와 본질적으로 동일하다. 도 27b, 도 27c, 도 27d 및 도 27e 및 도 28 내지 도 35에 도시되어 있는 구성요소의 형성 프로세스 및 물질에 관한 상세는 따라서 도 1 내지 도 27a에 도시되어 있는 실시예의 설명에서 발견될 수도 있다.
도 27b는 본 개시내용의 몇몇 실시예에 따라 형성된 패키지를 도시하고 있다. 이들 실시예는, 접합 패드(187, 192) 및 유전체층(190)(도 27a에서와 같은)이 형성되지 않은 것을 제외하고는, 도 27a에 도시되어 있는 실시예에 유사하다. 블랭크 실리콘 다이일 수도 있는 벌크 기판(194)은 확산 접합을 통해 유전체층(82)에 접합된다.
본 개시내용의 대안적인 실시예에 따르면, 벌크 기판(194)은 블랭크 금속 기판이다. 이에 따라, 도 27b의 층(182)은 예를 들어 약 1 W/k*m 초과 또는 약 5 W/k*m 초과인 높은 열전도도를 갖는 접착제인 열계면 물질(Thermal Interface Material: TIM)로 형성될 수도 있다.
도 27c는 본 개시내용의 몇몇 실시예에 따라 형성된 패키지(104)를 도시하고 있다. 이들 실시예는, 상이한 두께를 갖는 디바이스 다이가 동일한 레벨로 배치될 수도 있는 것을 제외하고는, 도 27a에 도시되어 있는 실시예에 유사하다. 예를 들어, 디바이스 다이(68B)는 디바이스 다이(68A)보다 두껍다. 이에 따라, 디바이스 다이(68B)는 디바이스 다이(68A, 168A)와 동일한 레벨로 연장하는 부분을 포함한다. 블랭크 기판(194)은 확산 접합을 통해 또는 산화물/TIM(182)을 통해 디바이스 다이(168A, 68B)에 접합하는 것으로서 도시되어 있지만, 접합 패드(187) 및 접합 패드(192)를 포함하는 도 27a에 도시되어 있는 동일한 접합 구조체가 사용될 수도 있다는 것이 이해된다. 몇몇 실시예에 따르면, 다이 스택(212)은 블랭크 다이(88)의 부분과 동일 레벨의 부분을 갖는다.
도 27d는 본 개시내용의 몇몇 실시예에 따라 형성된 패키지(104)를 도시하고 있다. 이들 실시예는, 블랭크 다이(88)(도 27c에 도시되어 있는 바와 같은)가 사용되지 않는 것을 제외하고는, 도 27c에 도시되어 있는 실시예에 유사하다. 다이 스택(212)은 간극 충전 물질(80) 위에 배치되는 대신에, 간극 충전 물질(80) 내로 연장한다.
도 27f는 본 개시내용의 몇몇 실시예에 따라 형성된 패키지(104)를 도시하고 있다. 이들 실시예는, 다이 스택(212)이 캡슐화 물질(180) 내로 연장하는 대신에, 캡슐화 물질(180) 위에 위치되어 있는 것을 제외하고는, 도 27a에 도시되어 있는 실시예에 유사하다. 관통 비아(262)가 캡슐화 물질(180) 내에 형성되어 하위에 있는 관통 비아(162) 및 적층된 비아(67)에 전기적으로 결합된다.
도 28 내지 도 32는 본 개시내용의 몇몇 실시예에 따른 패키지의 형성에 있어서 중간 스테이지의 단면도를 도시하고 있다. 각각의 패키지는 단일층의 디바이스 다이를 포함한다. 초기 단계는 도 1 내지 도 17에 도시되어 있는 단계와 유사하다. 최종 구조체가 또한 도 17에 도시되어 있다. 다음에, 도 28에 도시되어 있는 바와 같이, 유전체층(182) 및 접합 패드(187)는 형성될 수도 또는 형성되지 않을 수도 있고, 접합 패드(187)는 점선으로서 도시되어 있다.
다음에, 도 29에 도시되어 있는 바와 같이, 블랭크 다이(88)는 하이브리드 접합, 확산 접합, 또는 TIM을 통한 접착제를 통해 접합된다. 도 30은 다이 스택(212)의 접합을 도시하고 있다. 도 31에서, 블랭크 다이(88) 및 다이 스택(212)은 간극 충전 물질(220) 내에 캡슐화된다. 평탄화가 블랭크 다이(88)를 노출하도록 수행될 수도 있다. 후속 단계에서, 인터포저(100) 및 상위에 있는 구조체는 캐리어(20)로부터 접합해제된다. 도 32는 전기 커넥터(110)의 형성을 도시하고 있다. 다이-소잉이 이어서 수행되어 패키지(104)를 형성한다.
도 33 내지 도 35는 본 개시내용의 몇몇 실시예에 따른 패키지의 형성에 있어서 중간 스테이지의 단면도를 도시하고 있다. 도 33에 도시되어 있는 구조체의 각각의 패키지 및 형성 프로세스는, TDV(162) 및 적층된 비아(67), TDV(62), 및 RDL(32, 36, 44)의 몇몇을 포함하는 이들의 접속 도전성 특징부가 형성되지 않는 것을 제외하고는, 도 28 내지 도 32에 도시되어 있는 것과 유사하다. 하위에 있는 구조체, 예를 들어 간극 충전 물질(80)로의 다이 스택(212)의 접합은 확산 접합을 통해 이루어진다. 이에 따라, 적층된 다이(212)의 접합 패드(216)는 간극 충전 물질(80) 또는 그 위에 형성된 유전체층과 접촉하고 있다.
도 33은 RDL(44A)에 접속되어 있는 몇몇 금속 패드(44B)를 포함한다. 금속 패드(44B) 및 RDL(44A)은 RDL(44)의 부분이다. 금속 패드(44B)는 중공링을 형성할 수도 있다. 도 38은 몇몇 예시적인 금속 패드(44B) 및 접속 RDL(44A)을 도시하고 있다. 금속 패드(44B)는 링 내부의 개구(45)가 유전체층(46)(도 33)에 의해 충전되어 있는 상태로, 링으로서 형성된다. 금속 패드(44B)는 RDL(44)의 부분으로서 도시되어 있지만, 유사한 금속 패드는 인터포저(100) 내의 임의의 층 내에 형성될 수도 있다는 것이 이해된다. 금속 패드(44B)는 따라서 인터포저(100) 내의 다른 도전성 특징부에 전기적으로 접속된다.
다음에, 도 34를 참조하면, 깊은 TDV(162)가 인터포저(100)의 저부측으로부터 형성된다. 형성 프로세스는 개구를 형성하기 위해 유전체층을 에칭하는 것, 및 이어서 도전성 물질로 개구를 충전하는 것을 포함한다. 형성 프로세스 및 물질은 TDV(62)와 유사하다. 개구의 형성시에, 금속 패드(44B)가 에칭 정지층으로서 사용되어, 개구의 상부 부분이 개구(45)(도 38)의 크기 및 형상에 의해 형성되게 된다. 개구는 또한 다이 스택(212) 내의 금속 패드(216)에 의해 중단된다. TDV(162)의 형성은 따라서 금속 패드(44B)에 의해 자기 정렬된다. 금속 패드(44B) 및 RDL(44A)은 조합하여 디바이스 다이(68A, 68B)를 TDV(162)를 통해 다이 스택(212)에 전기적으로 접속한다. 전기 커넥터(110)가 이어서 형성되고, 패키지(104)는 도 35에 도시되어 있는 바와 같이, 다이-소잉 후에 생성된다.
도 36은 패키지(104)(도 27a, 도 27b, 도 27c, 도 27d, 도 27e, 도 32 및 도 35 참조)가 매립되어 있는 패키지(112)를 도시하고 있다. 패키지는 복수의 적층된 메모리 다이(개별적으로 도시되어 있지는 않음)를 포함하는 메모리 큐브(114)를 포함한다. 패키지(104) 및 메모리 큐브(114)는 성형 화합물일 수도 있는 캡슐화 물질(118) 내에 캡슐화된다. 유전체층 및 RDL(116으로서 집합적으로 도시되어 있음)은 하위에 있고 패키지(104) 및 메모리 큐브(114)에 접속된다. 본 개시내용의 몇몇 실시예에 따르면, 유전체층 및 RDL(116)은 유사한 물질을 사용하여 형성되고, 도 1 내지 도 11에 도시되어 있는 것과 유사한 구조체를 갖는다.
도 37은 상부 패키지(140)와 접합된 통합 팬아웃(Integrated Fan-Out: InFO) 패키지(138)를 갖는 패키지-온-패키지(Package-on-Package: PoP) 구조체(132)를 도시하고 있다. InFO 패키지(138)는 그 내부에 매립된 패키지(104)를 또한 포함한다. 패키지(104) 및 관통 비아(134)는 성형 화합물일 수도 있는 캡슐화 물질(130) 내에 캡슐화된다. 패키지(104)는 집합적으로 146으로 나타내는 유전체층 및 RDL에 접합된다. 유전체층 및 RDL(146)은 또한 유사한 물질을 사용하여 형성될 수도 있고, 도 1 내지 도 11에 도시되어 있는 것과 유사한 구조를 가질 수도 있다.
본 개시내용의 실시예는 몇몇 유리한 특징을 갖는다. 실리콘 웨이퍼 상에 통상적으로 사용되는 프로세스(다마신 프로세스와 같은)를 사용하여 인터포저 내에 미세 피치 RDL을 형성함으로써, 미세 피치 RDL은 미세 피치 RDL을 통한 2개 이상의 디바이스 다이의 통신을 위한 능력을 제공하기 위해 충분히 얇도록 형성될 수도 있다. 적층된 비아는 TDV의 일부를 대체하도록 형성되어, 칩 면적 점유가 감소되게 된다. 자기 정렬된 TDV는 다이 스택에 접속하도록 형성되고, 여기서 TDV를 정렬하기 위해 사용된 금속 패드는 또한 자기 정렬된 TDV를 패키지 내의 다른 특징부 및 디바이스 다이에 접속하기 위해 사용된다. 또한, 미세 피치 RDL이 형성될 때 수동 디바이스가 또한 형성될 수도 있다.
몇몇 실시예에 따르면, 방법은 복수의 유전체층을 형성하는 것; 복수의 유전체층 내에 복수의 재분배 라인을 형성하는 것; 복수의 재분배 라인이 형성될 때, 복수의 유전체층 내에 적층된 비아를 동시에 형성하는 것으로서, 적층된 비아는 복수의 유전체층을 관통하는 연속적인 전기 접속부를 형성하는 것인, 적층된 비아를 동시에 형성하는 것; 적층된 비아 및 복수의 유전체층 위에 유전체층을 형성하는 것; 유전체층 내에 복수의 접합 패드를 형성하는 것; 및 하이브리드 접합을 통해 유전체층 및 복수의 접합 패드의 제1 부분에 제1 디바이스 다이를 접합하는 것을 포함한다. 실시예에서, 방법은 하이브리드 접합을 통해 유전체층 및 복수의 접합 패드의 제2 부분에 제2 디바이스 다이를 접합하는 것을 포함하고, 복수의 재분배 라인은 제1 디바이스 다이를 제2 디바이스 다이에 접속한다. 실시예에서, 복수의 재분배 라인을 형성하는 것은 다마신 프로세스를 포함한다. 실시예에서, 방법은 개구를 형성하기 위해 복수의 유전체층을 에칭하는 것; 및 복수의 유전체층을 관통하는 관통 유전성 비아를 형성하기 위해 개구를 충전하는 것을 포함한다. 실시예에서, 방법은 제1 디바이스 다이에 부가의 디바이스 다이를 접합하는 것으로서, 부가의 디바이스 다이는 제1 디바이스 다이 내의 관통 실리콘 비아에 직접 접합되는 것인, 부가의 디바이스 다이를 접합하는 것; 부가의 디바이스 다이의 반도체 기판 위에 산화물층을 형성하여 접촉하는 것; 산화물층 내로 연장하는 접합 패드를 형성하는 것; 및 하이브리드 접합을 통해 산화물층 및 접합 패드에 블랭크 다이를 접합하는 것을 포함한다. 실시예에서, 복수의 유전체층이 글래스 캐리어 위에 형성되고; 방법은 글래스 캐리어를 접합해제하는 것; 및 글래스 캐리어가 접합해제된 후에, 복수의 유전체층을 관통하도록 자기 정렬된 관통 유전성 비아를 형성하는 것을 더 포함하고, 자기 정렬된 관통 유전성 비아는 다이 스택의 접합 패드 상에서 중단된다. 실시예에서, 복수의 유전체층이 실리콘 웨이퍼 위에 형성되고, 방법은 복수의 유전체층으로부터 실리콘 웨이퍼를 연삭, 연마, 또는 에칭하는 것을 더 포함한다.
몇몇 실시예에 따르면, 방법은 복수의 유전체층을 형성하는 것; 복수의 유전체층의 각각 내에 복수의 재분배 라인을 형성하는 것; 복수의 유전체층 내에 수동 디바이스를 형성하는 것; 복수의 유전체층을 관통하는 제1 관통 유전성 비아 및 제2 관통 유전성 비아를 형성하는 것; 복수의 유전체층 위에 유전체층을 형성하는 것; 유전체층 내에 복수의 접합 패드를 형성하고 제1 관통 유전성 비아, 제2 관통 유전성 비아, 및 복수의 재분배 라인에 전기적으로 결합하는 것; 및 하이브리드 접합을 통해 유전체층 및 복수의 접합 패드에 제1 디바이스 다이 및 제2 디바이스 다이를 접합하는 것을 포함하고, 제1 디바이스 다이 및 제2 디바이스 다이는 복수의 재분배 라인을 통해 전기적으로 상호접속되고, 제1 디바이스 다이 및 제2 디바이스 다이는 제1 관통 유전성 비아 및 제2 관통 유전성 비아에 각각 접속된다. 실시예에서, 복수의 재분배 라인은 다마신 프로세스를 사용하여 형성된다. 실시예에서, 방법은 제1 디바이스 다이 및 제2 디바이스 다이를 대향 측면들에서 간극 충전 물질로 충전하는 것; 간극 충전 물질을 관통하는 제3 관통 유전성 비아를 형성하는 것; 및 제3 관통 유전성 비아에 다이 스택을 접합하는 것을 포함한다. 실시예에서, 복수의 유전체층이 실리콘 웨이퍼 위에 형성되고, 방법은 복수의 유전체층으로부터 실리콘 웨이퍼를 제거하는 것을 더 포함한다. 실시예에서, 제1 관통 유전성 비아 및 제2 관통 유전성 비아를 형성하는 것은 제1 개구 및 제2 개구를 형성하기 위해 복수의 유전체층을 에칭하는 것; 및 도전성 물질로 제1 개구 및 제2 개구를 충전하는 것을 포함한다. 실시예에서, 방법은, 복수의 재분배 라인이 형성될 때, 복수의 유전체층 내에 적층된 비아를 동시에 형성하는 것을 포함하고, 적층된 비아는 복수의 유전체층을 관통하는 연속적인 전기 접속부를 형성한다. 실시예에서, 방법은 제1 디바이스 다이의 상부 상에 제3 디바이스 다이를 접합하는 것; 제3 디바이스 다이 위에 유전체층을 형성하는 것; 및 유전체층에 블랭크 다이를 접합하는 것을 포함한다.
몇몇 실시예에 따르면, 패키지는 복수의 유전체층; 복수의 유전체층의 각각 내의 복수의 재분배 라인; 복수의 유전체층을 관통하는 관통 유전성 비아로서, 관통 유전성 비아는 복수의 유전체층을 관통하는 실질적으로 직선형 에지를 갖는 것인, 관통 유전성 비아; 복수의 유전체층 내의 적층된 비아로서, 적층된 비아는 복수의 유전체층을 관통하는 연속적인 전기 접속부를 형성하기 위해 서로 전기적으로 접속되는 것인, 적층된 비아; 관통 유전성 비아 및 복수의 재분배 라인 위에서 이들에 접속된 복수의 접합 패드; 제1 유전체층으로서, 복수의 접합 패드가 제1 유전체층 내에 위치되어 있는 것인, 제1 유전체층; 및 하이브리드 접합을 통해 제1 유전체층 및 복수의 접합 패드의 제1 부분에 접합된 제1 디바이스 다이를 포함한다. 실시예에서, 패키지는 하이브리드 접합을 통해 제1 유전체층 및 복수의 접합 패드의 제2 부분에 접합된 제2 디바이스 다이를 더 포함하고, 제1 디바이스 다이 및 제2 디바이스 다이는 복수의 재분배 라인을 통해 서로 전기적으로 결합된다. 실시예에서, 패키지는 제1 디바이스 다이 위에 있고 그에 접합되는 제2 디바이스 다이; 제2 디바이스 다이의 반도체 기판에 접촉하는 접합 패드로서, 접합 패드의 적어도 일부는 제2 디바이스 다이의 반도체 기판 위에 있는 것인, 접합 패드; 제2 유전체층으로서, 접합 패드는 제2 유전체층 내에 적어도 일부를 갖는 것인, 제2 유전체층; 및 제2 유전체층 및 접합 패드 위에 있고 이들에 접합된 벌크 기판을 더 포함한다. 실시예에서, 벌크 기판은 실리콘으로 형성되고, 어떠한 능동 디바이스 및 수동 디바이스도 벌크 기판 위에 형성되지 않는다. 실시예에서, 접합 패드는 또한 제2 디바이스 다이의 반도체 기판 내로 연장한다. 실시예에서, 접합 패드는 그리드를 형성한다.
몇몇 실시예에 따르면, 방법은 실리콘 웨이퍼 위에 복수의 유전체층을 형성하는 것; 복수의 유전체층 내에 복수의 재분배 라인을 형성하는 것; 복수의 재분배 라인이 형성될 때, 복수의 유전체층 내에 적층된 비아를 동시에 형성하는 것으로서, 적층된 비아는 복수의 유전체층을 관통하는 연속적인 전기 접속부를 형성하는 것인, 적층된 비아를 동시에 형성하는 것; 적층된 비아 및 복수의 유전체층 위에 유전체층을 형성하는 것; 유전체층 내에 복수의 접합 패드를 형성하는 것; 하이브리드 접합을 통해 유전체층 및 복수의 접합 패드의 제1 부분에 제1 디바이스 다이를 접합하는 것; 복수의 유전체층으로부터 실리콘 웨이퍼를 제거하는 것; 및 복수의 재분배 라인에 전기적으로 결합하는 전기 접속부를 형성하는 것을 포함한다. 실시예에서, 실리콘 웨이퍼를 제거하는 것은 실리콘 웨이퍼 상에 기계적 연삭을 수행하는 것을 포함한다. 실시예에서, 실리콘 웨이퍼를 제거하는 것은 실리콘 웨이퍼 상에 화학 기계적 연마를 수행하는 것을 포함한다. 실시예에서, 실리콘 웨이퍼를 제거하는 것은 실리콘 웨이퍼 상에 건식 에칭을 수행하는 것을 포함한다. 실시예에서, 방법은 복수의 유전체층 내에 수동 디바이스를 형성하는 것을 포함한다. 실시예에서, 방법은 간극 충전 물질 내에 제1 디바이스 다이를 캡슐화하는 것; 및 실리콘 웨이퍼가 제거된 후에, 복수의 유전체층 및 간극 충전 물질을 관통하는 관통 유전성 비아를 형성하는 것을 포함한다.
몇몇 실시예에 따르면, 패키지는 복수의 유전체층; 복수의 유전체층을 관통하는 적층된 비아로서, 적층된 비아는 듀얼 다마신 구조를 갖고, 적층된 비아는 연속적인 전기 접속 구조체를 형성하도록 상호접속되는 것인, 적층된 비아; 복수의 유전체층 위의 디바이스 다이로서, 디바이스 다이는 하이브리드 접합을 통해 하위에 있는 구조체에 접합되고, 디바이스 다이는 적층된 비아에 전기적으로 결합되는 것인, 디바이스 다이; 및 디바이스 다이 위에 있고 그에 접합되는 다이 스택을 포함한다. 실시예에서, 다이 스택은 하이브리드 접합을 통해 디바이스 다이에 접합된다.
몇몇 실시예에 따르면, 패키지는 복수의 유전체층; 복수의 유전체층 내의 수동 디바이스; 복수의 유전체층을 관통하는 관통 유전성 비아; 관통 유전성 비아 위에 있고 그에 전기적으로 결합하는 제1 디바이스 다이로서, 제1 디바이스 다이는 반도체 기판을 포함하는 것인, 제1 디바이스 다이; 제1 디바이스 다이 위의 유전체층; 유전체층 내의 접합 패드로서, 접합 패드는 유전체층을 관통하고 또한 제1 디바이스 다이의 반도체 기판 내로 연장하는 것인, 접합 패드; 및 제1 디바이스 다이 위에 있고 그에 접합되는 다이 스택을 포함한다. 실시예에서, 패키지는 제1 디바이스 다이와 관통 유전성 비아 사이의 제2 디바이스 다이를 더 포함한다.
상기에는 당 기술 분야의 숙련자들이 본 발명의 양태를 더 양호하게 이해할 수도 있도록 다수의 실시예의 특징을 개략 설명하였다. 당 기술 분야의 숙련자들은 이들이 본 명세서에 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 장점을 성취하기 위해 다른 프로세스 및 구조를 설계하거나 수정하기 위한 기초로서 본 개시내용을 즉시 사용할 수도 있다는 것을 이해해야 한다. 당 기술 분야의 숙련자들은 또한 이러한 등가의 구성이 본 발명의 사상 및 범주로부터 벗어나지 않는다는 것과, 이들이 본 발명의 사상 및 범주로부터 벗어나지 않고 본 명세서의 다양한 변경, 치환, 및 변형을 행할 수도 있다는 것을 또한 인식해야 한다.
실시예들
실시예 1. 방법에 있어서,
복수의 유전체층들을 형성하는 단계;
상기 복수의 유전체층들 내에 복수의 재분배 라인들을 형성하는 단계;
상기 복수의 유전체층들 내에 적층된 비아를 형성하는 단계 - 상기 적층된 비아는 상기 복수의 유전체층들을 관통하는 연속적인 전기 접속부를 형성함 -;
상기 적층된 비아 및 상기 복수의 유전체층들 위에 유전체층을 형성하는 단계;
상기 유전체층 내에 복수의 접합 패드들을 형성하는 단계; 및
하이브리드 접합을 통해 상기 유전체층 및 상기 복수의 접합 패드들의 제1 부분에 제1 디바이스 다이를 접합하는 단계
을 포함하는 방법.
실시예 2. 실시예 1에 있어서, 하이브리드 접합을 통해 상기 유전체층 및 상기 복수의 접합 패드들의 제2 부분에 제2 디바이스 다이를 접합하는 단계를 더 포함하고, 상기 복수의 재분배 라인들은 상기 제1 디바이스 다이를 상기 제2 디바이스 다이에 접속하는 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 복수의 재분배 라인들을 형성하는 단계는 다마신 프로세스를 포함하는 것인 방법.
실시예 4. 실시예 1에 있어서,
개구를 형성하기 위해 상기 복수의 유전체층들을 에칭하는 단계; 및
상기 복수의 유전체층들을 관통하는 관통 유전성 비아를 형성하기 위해 상기 개구를 충전하는 단계
를 더 포함하는 방법.
실시예 5. 실시예 1에 있어서,
상기 제1 디바이스 다이에 부가의 디바이스 다이를 접합하는 단계 - 상기 부가의 디바이스 다이는 상기 제1 디바이스 다이 내의 관통 실리콘 비아에 직접 접합됨 -;
상기 부가의 디바이스 다이의 반도체 기판 위에서 이에 접촉하는 산화물층을 형성하는 단계;
상기 산화물층 내로 연장하는 접합 패드를 형성하는 단계; 및
하이브리드 접합을 통해 상기 산화물층 및 상기 접합 패드에 블랭크 다이를 접합하는 단계
를 더 포함하는 방법.
실시예 6. 실시예1에 있어서, 상기 복수의 유전체층들은 글래스 캐리어 위에 형성되고,
상기 방법은,
상기 글래스 캐리어를 접합해제(de-bond)하는 단계; 및
상기 글래스 캐리어가 접합해제된 후에, 상기 복수의 유전체층들을 관통하도록 자기 정렬된(self-aligned) 관통 유전성 비아를 형성하는 단계
를 더 포함하고,
상기 자기 정렬된 관통 유전성 비아는 다이 스택의 접합 패드 상에서 중단되는 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 복수의 유전체층들은 실리콘 웨이퍼 위에 형성되고, 상기 방법은 상기 복수의 유전체층들로부터 상기 실리콘 웨이퍼를 연삭, 연마, 또는 에칭하는 단계를 더 포함하는 것인 방법.
실시예 8. 방법에 있어서,
복수의 유전체층들을 형성하는 단계;
상기 복수의 유전체층들의 각각 내에 복수의 재분배 라인들을 형성하는 단계;
상기 복수의 유전체층들 내에 수동 디바이스를 형성하는 단계;
상기 복수의 유전체층들을 관통하는 제1 관통 유전성 비아 및 제2 관통 유전성 비아를 형성하는 단계;
상기 복수의 유전체층들 위에 유전체층을 형성하는 단계;
상기 유전체층 내에 복수의 접합 패드들을 형성하고 상기 제1 관통 유전성 비아, 상기 제2 관통 유전성 비아, 및 상기 복수의 재분배 라인들에 전기적으로 결합하는 단계; 및
하이브리드 접합을 통해 상기 유전체층 및 상기 복수의 접합 패드들에 제1 디바이스 다이 및 제2 디바이스 다이를 접합하는 단계
를 포함하고,
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 상기 복수의 재분배 라인들을 통해 전기적으로 상호접속되고, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 상기 제1 관통 유전성 비아 및 상기 제2 관통 유전성 비아에 각각 접속되는 것인 방법.
실시예 9. 실시예 8에 있어서, 상기 복수의 재분배 라인들은 다마신 프로세스를 사용하여 형성되는 것인 방법.
실시예 10. 실시예 8에 있어서,
상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 대향 측면들 상에서 간극 충전 물질로 충전하는 단계;
상기 간극 충전 물질을 관통하는 제3 관통 유전성 비아를 형성하는 단계; 및
상기 제3 관통 유전성 비아에 다이 스택을 접합하는 단계
를 더 포함하는 방법.
실시예 11. 실시예 8에 있어서, 상기 복수의 유전체층들은 실리콘 웨이퍼 위에 형성되고, 상기 방법은 상기 복수의 유전체층들로부터 실리콘 웨이퍼를 제거하는 단계를 더 포함하는 것인 방법.
실시예 12. 실시예 8에 있어서, 상기 제1 관통 유전성 비아 및 상기 제2 관통 유전성 비아를 형성하는 단계는,
제1 개구 및 제2 개구를 형성하기 위해 상기 복수의 유전체층들을 에칭하는 단계; 및
도전성 물질로 상기 제1 개구 및 상기 제2 개구를 충전하는 단계
를 포함하는 것인 방법.
실시예 13. 실시예 8에 있어서,
상기 복수의 재분배 라인들이 형성될 때, 상기 복수의 유전체층들 내에 적층된 비아를 동시에 형성하는 단계를 더 포함하고, 상기 적층된 비아는 상기 복수의 유전체층들을 관통하는 연속적인 전기 접속부를 형성하는 것인 방법.
실시예 14. 실시예 8에 있어서,
상기 제1 디바이스 다이의 상부 상에 제3 디바이스 다이를 접합하는 단계;
상기 제3 디바이스 다이 위에 유전체층을 형성하는 단계; 및
상기 유전체층에 블랭크 다이를 접합하는 단계
를 더 포함하는 방법.
실시예 15. 패키지에 있어서,
복수의 유전체층들;
상기 복수의 유전체층들 각각 내의 복수의 재분배 라인들;
상기 복수의 유전체층들을 관통하는 관통 유전성 비아 - 상기 관통 유전성 비아는 상기 복수의 유전체층들을 관통하는 실질적으로 직선형 에지를 가짐 -;
상기 복수의 유전체층들 내의 적층된 비아 - 상기 적층된 비아는 상기 복수의 유전체층들을 관통하는 연속적인 전기 접속부를 형성하기 위해 서로 전기적으로 접속됨 -;
상기 관통 유전성 비아 및 상기 복수의 재분배 라인들 위에서 이들에 접속된 복수의 접합 패드들;
제1 유전체층 - 상기 복수의 접합 패드들이 상기 제1 유전체층 내에 위치됨 -; 및
상기 제1 유전체층 및 상기 복수의 접합 패드들의 제1 부분에 접합된 제1 디바이스 다이
를 포함하는 패키지.
실시예 16. 실시예 15에 있어서, 하이브리드 접합을 통해 상기 제1 유전체층 및 상기 복수의 접합 패드들의 제2 부분에 접합된 제2 디바이스 다이를 더 포함하고, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 상기 복수의 재분배 라인들을 통해 서로 전기적으로 결합되는 것인 패키지.
실시예 17. 실시예 15에 있어서,
상기 제1 디바이스 다이 위에 있고 이에 접합되는 제2 디바이스 다이;
상기 제2 디바이스 다이의 반도체 기판에 접촉하는 접합 패드 - 상기 접합 패드의 적어도 일부분은 상기 제2 디바이스 다이의 반도체 기판 위에 있음 -;
제2 유전체층 - 상기 접합 패드는 상기 제2 유전체층 내에 적어도 일부분을 가짐 -; 및
상기 제2 유전체층 및 상기 접합 패드 위에서 이들에 접합된 벌크 기판
을 더 포함하는 패키지.
실시예18. 실시예 17에 있어서, 상기 벌크 기판은 실리콘으로 형성되고, 어떠한 능동 디바이스 및 수동 디바이스도 상기 벌크 기판 상에 형성되지 않는 것인 패키지.
실시예 19. 실시예 17에 있어서, 상기 접합 패드는 또한 상기 제2 디바이스 다이의 반도체 기판 내로 연장하는 것인 패키지.
실시예 20. 실시예17에 있어서, 상기 접합 패드는 그리드를 형성하는 것인 패키지.
20: 캐리어 22: 박리층
23: 실리콘 웨이퍼 24: 유전체층
26: 재분배 라인(RDL) 28: 유전체층
30: 개구 32: RDL
34: 유전체층 36: RDL
38: 패시베이션층 46: 유전체층
52A: 에칭 정지층 55: 비아

Claims (10)

  1. 방법에 있어서,
    복수의 유전체층들을 형성하는 단계;
    상기 복수의 유전체층들 내에 복수의 재분배 라인들을 형성하는 단계;
    상기 복수의 유전체층들 내에 적층된 비아를 형성하는 단계 - 상기 적층된 비아는 상기 복수의 유전체층들을 관통하는 연속적인 전기 접속부를 형성함 -;
    상기 적층된 비아 및 상기 복수의 유전체층들 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 복수의 접합 패드들을 형성하는 단계; 및
    하이브리드 접합을 통해 상기 유전체층 및 상기 복수의 접합 패드들의 제1 부분에 제1 디바이스 다이를 접합하는 단계
    을 포함하는 방법.
  2. 제1항에 있어서, 하이브리드 접합을 통해 상기 유전체층 및 상기 복수의 접합 패드들의 제2 부분에 제2 디바이스 다이를 접합하는 단계를 더 포함하고, 상기 복수의 재분배 라인들은 상기 제1 디바이스 다이를 상기 제2 디바이스 다이에 접속하는 것인 방법.
  3. 제1항에 있어서, 상기 복수의 재분배 라인들을 형성하는 단계는 다마신 프로세스를 포함하는 것인 방법.
  4. 제1항에 있어서,
    개구를 형성하기 위해 상기 복수의 유전체층들을 에칭하는 단계; 및
    상기 복수의 유전체층들을 관통하는 관통 유전성 비아를 형성하기 위해 상기 개구를 충전하는 단계
    를 더 포함하는 방법.
  5. 제1항에 있어서,
    상기 제1 디바이스 다이에 부가의 디바이스 다이를 접합하는 단계 - 상기 부가의 디바이스 다이는 상기 제1 디바이스 다이 내의 관통 실리콘 비아에 직접 접합됨 -;
    상기 부가의 디바이스 다이의 반도체 기판 위에서 이에 접촉하는 산화물층을 형성하는 단계;
    상기 산화물층 내로 연장하는 접합 패드를 형성하는 단계; 및
    하이브리드 접합을 통해 상기 산화물층 및 상기 접합 패드에 블랭크 다이를 접합하는 단계
    를 더 포함하는 방법.
  6. 제1항에 있어서, 상기 복수의 유전체층들은 글래스 캐리어 위에 형성되고,
    상기 방법은,
    상기 글래스 캐리어를 접합해제(de-bond)하는 단계; 및
    상기 글래스 캐리어가 접합해제된 후에, 상기 복수의 유전체층들을 관통하도록 자기 정렬된(self-aligned) 관통 유전성 비아를 형성하는 단계
    를 더 포함하고,
    상기 자기 정렬된 관통 유전성 비아는 다이 스택의 접합 패드 상에서 중단되는 것인 방법.
  7. 제1항에 있어서, 상기 복수의 유전체층들은 실리콘 웨이퍼 위에 형성되고, 상기 방법은 상기 복수의 유전체층들로부터 상기 실리콘 웨이퍼를 연삭, 연마, 또는 에칭하는 단계를 더 포함하는 것인 방법.
  8. 방법에 있어서,
    복수의 유전체층들을 형성하는 단계;
    상기 복수의 유전체층들의 각각 내에 복수의 재분배 라인들을 형성하는 단계;
    상기 복수의 유전체층들 내에 수동 디바이스를 형성하는 단계;
    상기 복수의 유전체층들을 관통하는 제1 관통 유전성 비아 및 제2 관통 유전성 비아를 형성하는 단계;
    상기 복수의 유전체층들 위에 유전체층을 형성하는 단계;
    상기 유전체층 내에 복수의 접합 패드들을 형성하고 상기 제1 관통 유전성 비아, 상기 제2 관통 유전성 비아, 및 상기 복수의 재분배 라인들에 전기적으로 결합하는 단계; 및
    하이브리드 접합을 통해 상기 유전체층 및 상기 복수의 접합 패드들에 제1 디바이스 다이 및 제2 디바이스 다이를 접합하는 단계
    를 포함하고,
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 상기 복수의 재분배 라인들을 통해 전기적으로 상호접속되고, 상기 제1 디바이스 다이 및 상기 제2 디바이스 다이는 상기 제1 관통 유전성 비아 및 상기 제2 관통 유전성 비아에 각각 접속되는 것인 방법.
  9. 제8항에 있어서,
    상기 제1 디바이스 다이 및 상기 제2 디바이스 다이를 대향 측면들 상에서 간극 충전 물질로 충전하는 단계;
    상기 간극 충전 물질을 관통하는 제3 관통 유전성 비아를 형성하는 단계; 및
    상기 제3 관통 유전성 비아에 다이 스택을 접합하는 단계
    를 더 포함하는 방법.
  10. 패키지에 있어서,
    복수의 유전체층들;
    상기 복수의 유전체층들 각각 내의 복수의 재분배 라인들;
    상기 복수의 유전체층들을 관통하는 관통 유전성 비아 - 상기 관통 유전성 비아는 상기 복수의 유전체층들을 관통하는 직선형 에지를 가짐 -;
    상기 복수의 유전체층들 내의 적층된 비아 - 상기 적층된 비아는 상기 복수의 유전체층들을 관통하는 연속적인 전기 접속부를 형성하기 위해 서로 전기적으로 접속됨 -;
    상기 관통 유전성 비아 및 상기 복수의 재분배 라인들 위에서 이들에 접속된 복수의 접합 패드들;
    제1 유전체층 - 상기 복수의 접합 패드들이 상기 제1 유전체층 내에 위치됨 -; 및
    상기 제1 유전체층 및 상기 복수의 접합 패드들의 제1 부분에 접합된 제1 디바이스 다이
    를 포함하는 패키지.
KR1020170160575A 2017-09-18 2017-11-28 무 Si 기판 인터포저를 갖는 패키지 및 그 형성 방법 KR102112640B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US15/707,237 US10290571B2 (en) 2017-09-18 2017-09-18 Packages with si-substrate-free interposer and method forming same
US15/707,237 2017-09-18

Publications (2)

Publication Number Publication Date
KR20190032147A true KR20190032147A (ko) 2019-03-27
KR102112640B1 KR102112640B1 (ko) 2020-05-19

Family

ID=65526903

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020170160575A KR102112640B1 (ko) 2017-09-18 2017-11-28 무 Si 기판 인터포저를 갖는 패키지 및 그 형성 방법

Country Status (5)

Country Link
US (5) US10290571B2 (ko)
KR (1) KR102112640B1 (ko)
CN (2) CN112509931A (ko)
DE (1) DE102017124071A1 (ko)
TW (1) TWI664685B (ko)

Families Citing this family (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018124695A1 (de) * 2017-11-15 2019-05-16 Taiwan Semiconductor Manufacturing Co., Ltd. Integrieren von Passivvorrichtungen in Package-Strukturen
US11735570B2 (en) * 2018-04-04 2023-08-22 Intel Corporation Fan out packaging pop mechanical attach method
US10886231B2 (en) * 2018-06-29 2021-01-05 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming RDLS and structure formed thereof
CN113228257A (zh) * 2018-11-15 2021-08-06 山荣化学株式会社 通孔布线形成用基板及其制造方法和半导体装置安装部件
KR102601225B1 (ko) 2019-04-15 2023-11-10 양쯔 메모리 테크놀로지스 씨오., 엘티디. 복수의 기능 칩이 있는 3차원 nand 메모리 디바이스의 집적화
KR102574414B1 (ko) * 2019-05-21 2023-09-04 삼성전기주식회사 전자 부품 모듈
KR20210013429A (ko) 2019-07-25 2021-02-04 삼성전자주식회사 반도체 패키지 및 그의 제조 방법
KR102661671B1 (ko) 2019-07-25 2024-04-29 삼성전자주식회사 적층된 반도체 칩들을 포함하는 반도체 패키지
DE102019211371A1 (de) * 2019-07-30 2021-02-04 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Verfahren zum Herstellen eines elektronischen Schaltungsbauelements und elektronisches Schaltungsbauelement
US11088125B2 (en) 2019-09-17 2021-08-10 Taiwan Semiconductor Manufacturing Company, Ltd. IPD modules with flexible connection scheme in packaging
DE102020108481B4 (de) 2019-09-27 2023-07-06 Taiwan Semiconductor Manufacturing Company, Ltd. Halbleiter-Die-Package und Herstellungsverfahren
US11476201B2 (en) * 2019-09-27 2022-10-18 Taiwan Semiconductor Manufacturing Company. Ltd. Package-on-package device
TWI735353B (zh) * 2019-10-18 2021-08-01 台灣積體電路製造股份有限公司 積體電路封裝及其製作方法
US11211371B2 (en) 2019-10-18 2021-12-28 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
WO2021092779A1 (zh) * 2019-11-12 2021-05-20 华为技术有限公司 芯片堆叠封装结构、电子设备
US11599299B2 (en) * 2019-11-19 2023-03-07 Invensas Llc 3D memory circuit
KR20210066387A (ko) 2019-11-28 2021-06-07 삼성전자주식회사 반도체 패키지
TWI717155B (zh) 2019-12-17 2021-01-21 財團法人工業技術研究院 晶片封裝結構
US11107771B2 (en) 2019-12-26 2021-08-31 Taiwan Semiconductor Manufacturing Company, Ltd. Segregated power and ground design for yield improvement
TWI768294B (zh) * 2019-12-31 2022-06-21 力成科技股份有限公司 封裝結構及其製造方法
US11545423B2 (en) 2019-12-31 2023-01-03 Powertech Technology Inc. Package structure and manufacturing method thereof
US20210335627A1 (en) * 2020-04-23 2021-10-28 Microchip Technology Incorporated Backside interconnect for integrated circuit package interposer
US11282811B2 (en) * 2020-05-13 2022-03-22 Micron Technology, Inc. Integrated circuit wire bonded to a multi-layer substrate having an open area that exposes wire bond pads at a surface of the inner layer
KR20210142465A (ko) 2020-05-18 2021-11-25 삼성전자주식회사 반도체 패키지
US11296032B2 (en) * 2020-05-28 2022-04-05 Taiwan Semiconductor Manufacturing Company Limited Silicon interposer including through-silicon via structures with enhanced overlay tolerance and methods of forming the same
US11508665B2 (en) * 2020-06-23 2022-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Packages with thick RDLs and thin RDLs stacked alternatingly
KR20220006932A (ko) * 2020-07-09 2022-01-18 삼성전자주식회사 인터포저를 포함하는 반도체 패키지 및 반도체 패키지의 제조 방법
KR20220014364A (ko) 2020-07-23 2022-02-07 삼성전자주식회사 반도체 패키지
US11527518B2 (en) 2020-07-27 2022-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Heat dissipation in semiconductor packages and methods of forming same
US11355431B2 (en) 2020-10-07 2022-06-07 United Microelectronics Corporation Semiconductor structure
US20220262766A1 (en) * 2021-02-12 2022-08-18 Taiwan Semiconductor Manufacturing Co., Ltd. Through-Dielectric Vias for Direct Connection and Method Forming Same
US11848246B2 (en) 2021-03-24 2023-12-19 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method
US20220328467A1 (en) * 2021-04-08 2022-10-13 Taiwan Semiconductor Manufacturing Co., Ltd. Molded dies in semicondcutor packages and methods of forming same
US11862590B2 (en) 2021-04-14 2024-01-02 Taiwan Semiconductor Manufacturing Co., Ltd. Integrated circuit package and method of forming thereof

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298232A (ja) * 2002-04-02 2003-10-17 Sony Corp 多層配線基板の製造方法および多層配線基板
WO2015171288A1 (en) * 2014-05-05 2015-11-12 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
KR20160122769A (ko) * 2014-02-14 2016-10-24 퀄컴 인코포레이티드 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스
US20160372395A1 (en) * 2015-06-22 2016-12-22 Inotera Memories, Inc. Wafer level package and fabrication method thereof

Family Cites Families (75)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3973340B2 (ja) 1999-10-05 2007-09-12 Ｎｅｃエレクトロニクス株式会社 半導体装置、配線基板、及び、それらの製造方法
JP2006253631A (ja) 2005-02-14 2006-09-21 Fujitsu Ltd 半導体装置及びその製造方法、キャパシタ構造体及びその製造方法
US7621041B2 (en) 2005-07-11 2009-11-24 E. I. Du Pont De Nemours And Company Methods for forming multilayer structures
US7514797B2 (en) 2007-05-31 2009-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-die wafer level packaging
US8759964B2 (en) 2007-07-17 2014-06-24 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level package structure and fabrication methods
US8227902B2 (en) 2007-11-26 2012-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Structures for preventing cross-talk between through-silicon vias and integrated circuits
WO2009125555A1 (ja) * 2008-04-08 2009-10-15 三菱電機株式会社 高周波増幅器
US8674482B2 (en) 2008-11-18 2014-03-18 Hong Kong Applied Science And Technology Research Institute Co. Ltd. Semiconductor chip with through-silicon-via and sidewall pad
US7825024B2 (en) 2008-11-25 2010-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of forming through-silicon vias
US7858441B2 (en) * 2008-12-08 2010-12-28 Stats Chippac, Ltd. Semiconductor package with semiconductor core structure and method of forming same
US8749027B2 (en) * 2009-01-07 2014-06-10 Taiwan Semiconductor Manufacturing Company, Ltd. Robust TSV structure
US8168529B2 (en) 2009-01-26 2012-05-01 Taiwan Semiconductor Manufacturing Company, Ltd. Forming seal ring in an integrated circuit die
US8552563B2 (en) 2009-04-07 2013-10-08 Taiwan Semiconductor Manufacturing Company, Ltd. Three-dimensional semiconductor architecture
US9985150B2 (en) 2010-04-07 2018-05-29 Shimadzu Corporation Radiation detector and method of manufacturing the same
US8546188B2 (en) 2010-04-09 2013-10-01 International Business Machines Corporation Bow-balanced 3D chip stacking
US9048233B2 (en) 2010-05-26 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Package systems having interposers
US8361842B2 (en) 2010-07-30 2013-01-29 Taiwan Semiconductor Manufacturing Company, Ltd. Embedded wafer-level bonding approaches
US9064879B2 (en) 2010-10-14 2015-06-23 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures using a die attach film
US8884431B2 (en) 2011-09-09 2014-11-11 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging methods and structures for semiconductor devices
US20120190152A1 (en) * 2011-01-25 2012-07-26 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for Fabricating Integrated Passive Devices on Glass Substrates
US8836137B2 (en) 2012-04-19 2014-09-16 Macronix International Co., Ltd. Method for creating a 3D stacked multichip module
WO2012131999A1 (ja) 2011-03-31 2012-10-04 トヨタ自動車株式会社 ベルト式無段変速機
US8829676B2 (en) 2011-06-28 2014-09-09 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for wafer level package
US8642385B2 (en) 2011-08-09 2014-02-04 Alpha & Omega Semiconductor, Inc. Wafer level package structure and the fabrication method thereof
US9000584B2 (en) 2011-12-28 2015-04-07 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor device with a molding compound and a method of forming the same
EP2610269A1 (en) * 2011-12-28 2013-07-03 Saudi Basic Industries Corporation Catalyst composition and method for preparing the same
US8680647B2 (en) 2011-12-29 2014-03-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with passive devices and methods of forming the same
US9991190B2 (en) 2012-05-18 2018-06-05 Taiwan Semiconductor Manufacturing Company, Ltd. Packaging with interposer frame
US8703542B2 (en) 2012-05-18 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer-level packaging mechanisms
US9443783B2 (en) 2012-06-27 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC stacking device and method of manufacture
US8809996B2 (en) 2012-06-29 2014-08-19 Taiwan Semiconductor Manufacturing Company, Ltd. Package with passive devices and method of forming the same
US8653626B2 (en) 2012-07-18 2014-02-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures including a capacitor and methods of forming the same
US8872004B2 (en) * 2012-07-18 2014-10-28 M.S. Technologies, Llc Soybean cultivar S110126
US8785299B2 (en) 2012-11-30 2014-07-22 Taiwan Semiconductor Manufacturing Company, Ltd. Package with a fan-out structure and method of forming the same
US8803306B1 (en) 2013-01-18 2014-08-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package structure and methods for forming the same
US8778738B1 (en) 2013-02-19 2014-07-15 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices and packaging devices and methods
US9263511B2 (en) 2013-02-11 2016-02-16 Taiwan Semiconductor Manufacturing Co., Ltd. Package with metal-insulator-metal capacitor and method of manufacturing the same
US9048222B2 (en) 2013-03-06 2015-06-02 Taiwan Semiconductor Manufacturing Company, Ltd. Method of fabricating interconnect structure for package-on-package devices
US8946884B2 (en) 2013-03-08 2015-02-03 Xilinx, Inc. Substrate-less interposer technology for a stacked silicon interconnect technology (SSIT) product
US9337073B2 (en) * 2013-03-12 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3D shielding case and methods for forming the same
US9446467B2 (en) 2013-03-14 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Integrate rinse module in hybrid bonding platform
US9728453B2 (en) 2013-03-15 2017-08-08 Taiwan Semiconductor Manufacturing Company, Ltd. Methods for hybrid wafer bonding integrated with CMOS processing
US8877554B2 (en) 2013-03-15 2014-11-04 Taiwan Semiconductor Manufacturing Company, Ltd. Packaged semiconductor devices, methods of packaging semiconductor devices, and PoP devices
US9443796B2 (en) 2013-03-15 2016-09-13 Taiwan Semiconductor Manufacturing Company, Ltd. Air trench in packages incorporating hybrid bonding
US9368460B2 (en) 2013-03-15 2016-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out interconnect structure and method for forming same
US9373434B2 (en) 2013-06-20 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor assembly and method of using same
US9324698B2 (en) 2013-08-13 2016-04-26 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-chip structure and method of forming same
US9633869B2 (en) 2013-08-16 2017-04-25 Taiwan Semiconductor Manufacturing Company, Ltd. Packages with interposers and methods for forming the same
US9257399B2 (en) 2013-10-17 2016-02-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3D integrated circuit and methods of forming the same
US9184128B2 (en) 2013-12-13 2015-11-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC package and methods of forming the same
JP2015126124A (ja) * 2013-12-26 2015-07-06 日東電工株式会社 半導体パッケージの製造方法
US9425150B2 (en) 2014-02-13 2016-08-23 Taiwan Semiconductor Manufacturing Company, Ltd. Multi-via interconnect structure and method of manufacture
US9735129B2 (en) 2014-03-21 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9331021B2 (en) * 2014-04-30 2016-05-03 Taiwan Semiconductor Manufacturing Company, Ltd. Chip-on-wafer package and method of forming same
US9711379B2 (en) 2014-04-30 2017-07-18 Taiwan Semiconductor Manufacturing Company, Ltd. 3D stacked-chip package
US9666520B2 (en) 2014-04-30 2017-05-30 Taiwan Semiconductor Manufactuing Company, Ltd. 3D stacked-chip package
US20150340305A1 (en) 2014-05-20 2015-11-26 Freescale Semiconductor, Inc. Stacked die package with redistribution layer
US9385110B2 (en) 2014-06-18 2016-07-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9425096B2 (en) 2014-07-14 2016-08-23 Qualcomm Incorporated Air gap between tungsten metal lines for interconnects with reduced RC delay
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
US9515035B2 (en) 2014-12-19 2016-12-06 International Business Machines Corporation Three-dimensional integrated circuit integration
US10032704B2 (en) 2015-02-13 2018-07-24 Taiwan Semiconductor Manufacturing Company, Ltd. Reducing cracking by adjusting opening size in pop packages
US9806058B2 (en) 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9666523B2 (en) 2015-07-24 2017-05-30 Nxp Usa, Inc. Semiconductor wafers with through substrate vias and back metal, and methods of fabrication thereof
US11018025B2 (en) 2015-07-31 2021-05-25 Taiwan Semiconductor Manufacturing Company, Ltd. Redistribution lines having stacking vias
US9691743B2 (en) 2015-09-21 2017-06-27 Nxp Usa, Inc. Localized redistribution layer structure for embedded component package and method
KR101787832B1 (ko) 2015-10-22 2017-10-19 앰코 테크놀로지 코리아 주식회사 반도체 패키지 제조 방법 및 이를 이용한 반도체 패키지
DE102016100523B4 (de) * 2015-11-10 2018-04-12 Taiwan Semiconductor Manufacturing Co., Ltd. Multi-Stack-Package-on-Package-Strukturen
US10009992B2 (en) 2015-12-02 2018-06-26 Multek Technologies Limited PCB hybrid redistribution layer
US9893042B2 (en) 2015-12-14 2018-02-13 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method
US9818726B2 (en) 2015-12-28 2017-11-14 International Business Machines Corporation Chip stack cooling structure
US9773757B2 (en) 2016-01-19 2017-09-26 Taiwan Semiconductor Manufacturing Company, Ltd. Devices, packaged semiconductor devices, and semiconductor device packaging methods
KR102579880B1 (ko) * 2016-05-12 2023-09-18 삼성전자주식회사 인터포저, 반도체 패키지, 및 인터포저의 제조 방법
TWM531651U (zh) 2016-05-17 2016-11-01 zhi-xiong Li 無基板中介層及應用彼之半導體裝置
KR102570582B1 (ko) 2016-06-30 2023-08-24 삼성전자 주식회사 반도체 패키지 및 그 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003298232A (ja) * 2002-04-02 2003-10-17 Sony Corp 多層配線基板の製造方法および多層配線基板
KR20160122769A (ko) * 2014-02-14 2016-10-24 퀄컴 인코포레이티드 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스
WO2015171288A1 (en) * 2014-05-05 2015-11-12 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
US20160372395A1 (en) * 2015-06-22 2016-12-22 Inotera Memories, Inc. Wafer level package and fabrication method thereof

Also Published As

Publication number Publication date
US20190363045A1 (en) 2019-11-28
CN109524314A (zh) 2019-03-26
TW201916191A (zh) 2019-04-16
DE102017124071A1 (de) 2019-03-21
US10685910B2 (en) 2020-06-16
CN112509931A (zh) 2021-03-16
US10971443B2 (en) 2021-04-06
US10381298B2 (en) 2019-08-13
KR102112640B1 (ko) 2020-05-19
CN109524314B (zh) 2020-11-27
US20210225750A1 (en) 2021-07-22
TWI664685B (zh) 2019-07-01
US20200312758A1 (en) 2020-10-01
US10290571B2 (en) 2019-05-14
US11527465B2 (en) 2022-12-13
US20190109083A1 (en) 2019-04-11
US20190088581A1 (en) 2019-03-21

Similar Documents

Publication Publication Date Title
KR102112640B1 (ko) 무 Si 기판 인터포저를 갖는 패키지 및 그 형성 방법
CN108695176B (zh) 封装件及其形成方法
TWI652773B (zh) 封裝結構及其製造方法
CN110634847B (zh) 半导体器件和方法
US11610858B2 (en) Packages with Si-substrate-free interposer and method forming same
TWI399827B (zh) 堆疊晶粒的形成方法
KR20220102542A (ko) 반도체 패키지 및 반도체 패키지 제조 방법
US20230230909A1 (en) Packages with Si-Substrate-Free Interposer and Method Forming Same
US20220336393A1 (en) Integrated circuit package and method of forming thereof
US11769718B2 (en) Packages with Si-substrate-free interposer and method forming same

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
AMND Amendment
X701 Decision to grant (after re-examination)
GRNT Written decision to grant