KR20160122769A - 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스 - Google Patents

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KR20160122769A
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Abstract

통합 디바이스에 대한 베이스로서 구성된 유전체 층(202), 유전체 층의 몇몇 재배선 금속 층들(230,240,2560,260), 유전체 층의 제 1 표면에 커플링된 제 1 웨이퍼 레벨 다이(206), 및 제 1 웨이퍼 레벨 다이에 커플링된 제 2 웨이퍼 레벨 다이(208)를 포함하는 통합 디바이스가 제공된다. 유전체 층은 몇몇 유전체 층들을 포함한다. 일부 구현들에서, 제 1 웨이퍼 레벨 다이(206)는 제 1 세트의 상호연결부들(216)을 통해 재배선 금속 층들에 커플링된다. 일부 구현들에서, 제 1 웨이퍼 레벨 다이(606)는 몇몇 기판 관통 비아(through substrate via)들(629)을 포함한다. 일부 구현들에서, 제 2 웨이퍼 레벨 다이(210)는, 제 1 세트의 상호연결부들, TSV들, 제 2 세트의 상호연결부들, 및 일 세트의 솔더볼들을 통해 재배선 금속 층들에 커플링된다. 일부 구현들에서, 통합 디바이스는 제 1 및 제 2 웨이퍼 레벨 다이들을 캡슐화하는 캡슐화 층을 포함한다.

Description

재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스{INTEGRATED DEVICE COMPRISING STACKED DIES ON REDISTRIBUTION LAYERS}
관련 출원에 대한 상호-참조
[0001] 본 출원은, 2014년 2월 14일 미국 특허청에 출원된 미국 정규 특허 출원 번호 제 14/181,371호를 우선권으로 주장하고 그 권익을 청구하며, 그 미국 정규 특허 출원의 전체 내용은 인용에 의해 본원에 포함된다.
분야
[0002] 다양한 특징들은 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스(integrated device)에 관한 것이다.
[0003] 도 1은 기판(102), 제 1 다이(106), 제 2 다이(108), 제 1 세트의 솔더볼(solder ball)들(116), 제 2 세트의 솔더볼들(118), 및 제 3 세트의 솔더볼들(120)을 포함하는 종래의 통합 패키지(100)를 예시한다. 제 1 다이(106)는 제 1 세트의 솔더볼들(116)을 통해 기판(102)에 커플링된다. 제 2 다이(108)는 제 2 세트의 솔더볼들(118)을 통해 기판(102)에 커플링된다. 제 3 세트의 솔더볼들(120)은 기판(102)에 커플링된다. 통상적으로, 제 3 세트의 솔더볼들(120)은 인쇄 회로 기판(PCB)(도시되지 않음)에 커플링된다.
[0004] 도 1에서 설명된 것과 같은 종래의 통합 패키지들은 특정 제한들 및 불리한 면들을 갖는다. 예컨대, 도 1의 통합 패키지(100)의 기판(102)은 통상적으로, (예컨대, 강성의 또는 유연한) 유기 래미네이트 또는 실리콘(Si) 인터포저로 이루어진다. 기판으로서의 이러한 재료들의 사용은, 낮은 프로파일의 통합 패키지를 제조하는 것을 시도할 때 설계 문제들을 생성한다. 즉, 이러한 재료들은 그들의 제조 제한들로 인해 상당한 설계 페널티를 생성한다. 특히, 이러한 재료들은, 통합 패키지가 가능한 한 적은 리얼 에스테이트(real estate)를 차지하는 다수의 다이들을 포함하는 낮은 프로파일의 통합 패키지를 제공하는 것을 불가능하게 만들거나 또는 엄청난 비용이 들게 만든다.
[0005] 더욱이, 다이와 기판 사이의 커플링 방법으로서 솔더볼들의 사용은, 다이와 기판 사이에 존재할 수 있는 연결의 밀도를 제한하는데, 그 이유는 솔더볼들 사이에서 요구되는 최소 간격이 종종, 기판 상의 트레이스들 및/또는 비아들 사이에서 요구되는 최소 간격보다 더 크기 때문이다.
[0006] 그러므로, 낮은 프로파일을 갖지만 또한 가능한 한 적은 리얼 에스테이트를 차지하는 비용 효과적인 통합 패키지에 대한 필요성이 존재한다. 이상적으로, 이러한 통합 패키지는 또한, 다이들과의 더 고밀도의 연결들을 제공할 것이다.
[0007] 본원에서 설명되는 다양한 특징들, 장치 및 방법들은 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스를 제공한다.
[0008] 제 1 예는 통합 디바이스를 제공하며, 통합 디바이스는 통합 디바이스에 대한 베이스로서 구성된 유전체 층, 유전체 층의 몇몇 재배선 금속 층들, 유전체 층의 제 1 표면에 커플링된 제 1 웨이퍼 레벨 다이, 및 제 1 웨이퍼 레벨 다이에 커플링된 제 2 웨이퍼 레벨 다이를 포함한다.
[0009] 양상에 따르면, 유전체 층은 몇몇 유전체 층들을 포함한다.
[0010] 일 양상에 따르면, 제 1 웨이퍼 레벨 다이는 제 1 세트의 상호연결부들을 통해 몇몇 재배선 금속 층들에 커플링된다.
[0011] 양상에 따르면, 제 2 웨이퍼 레벨 다이는 일 세트의 상호연결부들 및 일 세트의 솔더볼들을 통해 제 1 웨이퍼 레벨 다이에 커플링된다.
[0012] 일 양상에 따르면, 제 1 웨이퍼 레벨 다이는 몇몇 기판 관통 비아(TSV; through substrate via)들을 포함한다. 일부 구현들에서, 제 2 웨이퍼 레벨 다이는, 제 1 세트의 상호연결부들, 몇몇 TSV들, 제 2 세트의 상호연결부들, 및 일 세트의 솔더볼들을 통해 재배선 금속 층들에 커플링된다.
[0013] 양상에 따르면, 통합 디바이스는 제 1 웨이퍼 레벨 다이 및 제 2 웨이퍼 레벨 다이를 캡슐화하는 캡슐화 층을 포함한다.
[0014] 일 양상에 따르면, 통합 디바이스는 유전체 층의 제 1 표면에 커플링된 제 3 웨이퍼 레벨 다이를 포함한다.
[0015] 양상에 따르면, 제 1 웨이퍼 레벨 다이는 프로세서이고, 제 2 웨이퍼 레벨 다이는 메모리 다이이다.
[0016] 일 양상에 따르면, 통합 디바이스는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말기(personal digital assistant), 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 포함된다.
[0017] 제 2 예는 장치를 제공하며, 장치는 통합 디바이스에 대한 베이스로서 구성된 유전체 층, 유전체 층의 재배선 상호연결 수단, 유전체 층의 제 1 표면에 커플링된 제 1 웨이퍼 레벨 다이, 및 제 1 웨이퍼 레벨 다이에 커플링된 제 2 웨이퍼 레벨 다이를 포함한다.
[0018] 양상에 따르면, 유전체 층은 몇몇 유전체 층들을 포함한다.
[0019] 일 양상에 따르면, 제 1 웨이퍼 레벨 다이는 제 1 세트의 상호연결부들을 통해 재배선 상호연결 수단에 커플링된다.
[0020] 양상에 따르면, 제 2 웨이퍼 레벨 다이는 일 세트의 상호연결부들 및 일 세트의 솔더볼들을 통해 제 1 웨이퍼 레벨 다이에 커플링된다.
[0021] 일 양상에 따르면, 제 1 웨이퍼 레벨 다이는 복수의 기판 관통 비아(TSV)들을 포함한다. 일부 구현들에서, 제 2 웨이퍼 레벨 다이는, 제 1 세트의 상호연결부들, 몇몇 TSV들, 제 2 세트의 상호연결부들, 및 일 세트의 솔더볼들을 통해 재배선 상호연결 수단에 커플링된다.
[0022] 양상에 따르면, 장치는 제 1 웨이퍼 레벨 다이 및 제 2 웨이퍼 레벨 다이를 캡슐화하는 캡슐화 층을 포함한다.
[0023] 일 양상에 따르면, 장치는 유전체 층의 제 1 표면에 커플링된 제 3 웨이퍼 레벨 다이를 포함한다.
[0024] 양상에 따르면, 제 1 웨이퍼 레벨 다이는 프로세서이고, 제 2 웨이퍼 레벨 다이는 메모리 다이이다.
[0025] 일 양상에 따르면, 장치는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말기, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 포함된다.
[0026] 제 3 예는 통합 디바이스를 제작하기 위한 방법을 제공한다. 방법은 제 1 웨이퍼 레벨 다이를 캐리어 상에 위치시킨다. 방법은 제 2 웨이퍼 레벨 다이를 제 1 웨이퍼 레벨 다이 상에 위치시킨다. 방법은 캡슐화 층을 이용하여 제 1 및 제 2 웨이퍼 레벨 다이들을 캡슐화한다. 방법은 캡슐화된 제 1 및 제 2 웨이퍼 레벨 다이들의 제 1 표면 상에 유전체 층을 형성하며, 제 1 표면은 캐리어와 대향한다. 방법은 유전체 층에 복수의 재배선 금속 층들을 형성한다.
[0027] 양상에 따르면, 유전체 층을 형성하는 단계는 캡슐화된 제 1 및 제 2 웨이퍼 레벨 다이들의 표면 상에 몇몇 유전체 층들을 형성하는 단계를 포함한다.
[0028] 일 양상에 따르면, 몇몇 재배선 금속 층들을 형성하는 단계는 몇몇 재배선 금속 층들을 제 1 웨이퍼 레벨 다이의 제 1 세트의 상호연결부들에 커플링하는 단계를 포함한다.
[0029] 양상에 따르면, 제 2 웨이퍼 레벨 다이를 제 1 웨이퍼 레벨 다이에 위치시키는 단계는 일 세트의 상호연결부들 및 일 세트의 솔더볼들을 제 1 웨이퍼 레벨 다이에 커플링하는 단계를 포함한다.
[0030] 일 양상에 따르면, 제 1 웨이퍼 레벨 다이는 몇몇 기판 관통 비아(TSV; through substrate via)들을 포함한다.
[0031] 양상에 따르면, 제 1 웨이퍼 레벨 다이를 캐리어 상에 위치시키는 단계는 제 1 웨이퍼 레벨 다이를 캐리어의 접착제 층(adhesive layer) 상에 위치시키는 단계를 포함한다. 일부 구현들에서, 방법은 또한, 캐리어 및/또는 접착제 층 중 적어도 하나를 제거하는 단계를 포함한다.
[0032] 일 양상에 따르면, 방법은 캐리어의 적어도 일부분을 제거하는 단계를 더 포함한다.
[0033] 양상에 따르면, 제 1 웨이퍼 레벨 다이는 프로세서이고, 제 2 웨이퍼 레벨 다이는 메모리 다이이다.
[0034] 일 양상에 따르면, 통합 디바이스는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말기, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 포함된다.
[0035] 다양한 특징들, 속성 및 이점들은, 도면들과 관련하여 고려될 때 이하 설명된 상세한 설명으로부터 명백하게 될 수 있으며, 도면들에서는 동일한 참조 문자들이 전반에 걸쳐 대응되게 식별된다.
[0036] 도 1은 종래의 통합 디바이스의 프로파일 뷰를 예시한다.
[0037] 도 2는 스택된 다이들을 포함하는 통합 디바이스의 예를 예시한다.
[0038] 도 3은 다이의 예를 예시한다.
[0039] 도 4는 기판 관통 비아를 포함하는 다이의 예를 예시한다.
[0040] 도 5는 스택된 다이들을 포함하는 통합 디바이스의 예를 예시한다.
[0041] 도 6은 스택된 다이들을 포함하는 통합 디바이스의 예를 예시한다.
[0042] 도 7a는 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0043] 도 7b는 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0044] 도 7c는 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0045] 도 8은 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 방법을 예시한다.
[0046] 도 9a는 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0047] 도 9b는 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0048] 도 9c는 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0049] 도 10은 스택된 다이들을 포함하는 통합 디바이스를 제공/제조하기 위한 예시적 방법을 예시한다.
[0050] 도 11a는 재배선 층을 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0051] 도 11b는 재배선 층을 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0052] 도 11c는 재배선 층을 제공/제조하기 위한 예시적 시퀀스의 일부분을 예시한다.
[0053] 도 12는 본원에서 설명되는 반도체 디바이스, 다이, 집적 회로 및/또는 PCB를 통합할 수 있는 다양한 전자 디바이스들을 예시한다.
[0054] 이하의 설명에서, 본 개시내용의 다양한 양상들의 완전한 이해를 제공하기 위해 특정 세부사항들이 제공된다. 그러나, 양상들이 이러한 특정 세부사항들 없이도 실행될 수 있다는 것이 당업자에 의해 이해될 것이다. 예컨대, 회로들은, 불필요한 세부사항으로 양상들을 모호하게 하는 것을 회피하기 위해 블록도들로 도시될 수 있다. 다른 경우들에서, 잘-알려진 회로들, 구조들 및 기법들은 본 개시내용의 양상들을 모호하게 하지 않기 위해 상세하게 도시되지 않을 수 있다.
개관
[0055] 일부 신규한 피쳐들은, 통합 디바이스를 위한 베이스로서 구성된 유전체 층, 유전체 층의 몇몇 재배선 금속 층들, 유전체 층의 제 1 표면에 커플링된 제 1 다이, 및 제 1 다이에 커플링된 제 2 다이를 포함하는 통합 디바이스(예컨대, 통합 패키지, 웨이퍼 레벨 통합 패키지 디바이스)에 관한 것이다. 일부 구현들에서, 유전체 층은 몇몇 유전체 층들을 포함한다. 일부 구현들에서, 제 1 다이는 제 1 세트의 상호연결부들을 통해 재배선 금속 층들에 커플링된다. 일부 구현들에서, 제 2 다이는 일 세트의 상호연결부들 및 일 세트의 솔더볼들을 통해 제 1 다이에 커플링된다. 일부 구현들에서, 제 1 다이는 몇몇 기판 관통 비아(TSV; through substrate via)들을 포함한다. 일부 구현들에서, 제 2 다이는, 제 1 세트의 상호연결부들, TSV들, 제 2 세트의 상호연결부들, 및 일 세트의 솔더볼들을 통해 재배선 금속 층들에 커플링된다. 일부 구현들에서, 통합 디바이스는, 제 1 다이 및 제 2 다이를 캡슐화하는 캡슐화 재료를 더 포함한다. 일부 구현들에서, 통합 디바이스는 유전체 층의 제 1 표면에 커플링된 제 3 다이를 더 포함한다. 일부 구현들에서, 제 1 다이는 프로세서이고, 제 2 다이는 메모리 다이이다.
스택된 다이들을 포함하는 예시적 통합 디바이스
[0056] 도 2는 스택된 다이들을 포함하는 통합 디바이스(예컨대, 반도체 디바이스, 통합 패키지, 웨이퍼 레벨 통합 패키지 디바이스)의 측면도의 예를 개념적으로 예시한다. 구체적으로, 도 2는 유전체 층(202), 제 1 세트의 솔더볼들(204)(예컨대, 204a 내지 204d), 제 1 다이(206), 제 2 다이(208), 제 3 다이(210), 및 캡슐화 재료(220)를 포함하는 통합 디바이스(200)(예컨대, 통합 패키지)를 예시한다. 상이한 구현들은 캡슐화 재료(220)를 위해 상이한 재료들을 이용할 수 있다. 예컨대, 캡슐화 재료(220)는 적어도 몰드, 에폭시 및/또는 폴리머 필(polymer fill) 중 하나를 포함할 수 있다. 다이들(예컨대, 제 1 다이(206), 제 2 다이(208), 제 3 다이(210))은 상이한 타입들의 다이들, 이를테면, 메모리 다이들 및/또는 프로세서들을 나타낼 수 있다. 다이들은 추가로 도 3 및 도 4를 참조하여 아래에서 상세하게 설명된다.
[0057] 유전체 층(202)은 하나의 유전체 층 또는 몇몇 유전체 층들을 포함할 수 있다. 일부 구현들에서, 유전체 층(202)은 절연 층이다. 일부 구현들에서, 유전체 층(202)의 총 두께는 100 미크론(μm) 또는 그 미만이다. 상이한 구현들은 유전체 층(202)을 위해 상이한 재료들을 이용할 수 있다. 일부 구현들에서, 유전체 층(202)은 적어도 폴리이미드, 페놀 수지, 폴리벤즈옥사졸(Polybenzoxazole)(PbO) 층 및/또는 폴리머 중 하나를 포함할 수 있다.
[0058] 도 2는 유전체 층(202)이 일 세트의 금속 층들을 포함함을 예시한다. 특히, 유전체 층(202)은 제 1 세트의 재배선 상호연결부들(230), 제 1 UBM(under bump) 층(232), 제 2 세트의 재배선 상호연결부들(240), 제 2 UBM(under bump) 층(242), 제 3 세트의 재배선 상호연결부들(250), 제 3 UBM(under bump) 층(252), 제 4 세트의 재배선 상호연결부들(260), 및 제 4 UBM(under bump) 층(262)을 포함한다. 일부 구현들에서, 제 1, 제 2, 제 3, 및 제 4 재배선 상호연결부들(230, 240, 250, 및 260)은 재배선 층들이다. 재배선 층들은 비아들을 포함할 수 있다. 상이한 구현들은 상이한 수의 재배선 금속 층들(예컨대, 1개, 2개 또는 그 초과의 금속 층들)을 가질 수 있다.
[0059] 제 1 다이(206)는 제 1 세트의 상호연결부들(216)을 통해 유전체 층(202)의 제 1 표면에 커플링된다. 일부 구현들에서, 제 1 세트의 상호연결부들(216)은 금속 필러(metal pillar)들(예컨대, 금속 층들)이다. 일부 구현들에서, 금속 필러들은 구리 필러들이다. 일부 구현들에서, 제 1 다이(206)는 제 1 세트의 상호연결부들(216), 제 1 세트의 재배선 상호연결부들(230), 제 1 UBM 층(232), 제 2 세트의 재배선 상호연결부들(240), 및/또는 제 2 UBM 층(242)을 통해 일 세트의 솔더볼들(204) 중 적어도 하나에 전기적으로 커플링된다. 일부 구현들에서, UBM 층들은 선택적이다. 이러한 경우들에서, 솔더볼들은 일 세트의 재배선 상호연결부들(예컨대, 재배선 상호연결부들(230, 240, 250, 260))에 커플링될 수 있다.
[0060] 제 2 다이(208)는 제 2 세트의 상호연결부들(218)을 통해 유전체 층(202)의 제 1 표면에 커플링된다. 일부 구현들에서, 제 2 세트의 상호연결부들(218)은 금속 필러들(예컨대, 금속 층들)이다. 일부 구현들에서, 금속 필러들은 구리 필러들이다. 일부 구현들에서, 제 2 다이(208)는 제 2 세트의 상호연결부들(218), 제 3 세트의 재배선 상호연결부들(250), 및/또는 제 3 UBM 층(252)을 통해 일 세트의 솔더볼들(204) 중 적어도 하나에 전기적으로 커플링된다. 일부 구현들에서, 제 1 다이(206)는 유전체 층(202)의 일 세트의 재배선 상호연결부들을 통해 제 2 다이(208)에 전기적으로 커플링된다.
[0061] 제 3 다이(210)는 제 3 세트의 상호연결부들(212) 및 일 세트의 솔더볼들(214)을 통해 제 2 다이(208)에 커플링된다. 일부 구현들에서, 제 3 세트의 상호연결부들(212) 및 일 세트의 솔더볼들(214)은 일 세트의 상호연결 범프들을 형성한다.
[0062] 도 2에 도시된 바와 같이, 제 2 다이(208)는 일 세트의 기판 관통 비아(TSV; through substrate via)들(219)을 포함한다. TSV들(219)은 제 2 다이(208)의 일부분을 통과(traverse)할 수 있거나 또는 전체 제 2 다이(208)를 통과할 수 있다. 일부 구현들에서, 제 3 다이(210)는 제 3 세트의 상호연결부들(212), 일 세트의 솔더볼들(214), TSV들(219), 제 2 세트의 상호연결부들(218), 제 4 세트의 재배선 상호연결부들(260), 및/또는 제 4 UBM 층(262)을 통해 솔더볼들(204) 중 적어도 하나에 전기적으로 커플링된다.
[0063] 도 3은 (통합 디바이스의 형태인) 다이(300)의 예를 개념적으로 예시한다. 명료성의 목적을 위해, 도 3은 다이의 일반화를 예시한다. 이와 같이, 반드시 다이의 모든 컴포넌트들이 도 3에 도시되는 것은 아니다. 일부 구현들에서, 다이(300)는 도 2의 다이들(206, 208, 및/또는 210) 중 적어도 하나에 대응할 수 있다. 일부 구현들에서, 다이(300)는 웨이퍼 레벨 다이이다. 일부 구현들에서, 다이(300)는 다이 패키지이다. 도 3에 도시된 바와 같이, 다이(300)(예컨대, 통합 디바이스)는 기판(301), 몇몇 하위 레벨 금속 층들 및 유전체 층들(302), 일 세트의 상호연결부들(311 내지 316)(예컨대, 범프들, 필러 상호연결부들), 및 캡슐화 재료(320)(예컨대, 몰드, 에폭시, 폴리머 필)를 포함한다. 일부 구현들에서, 캡슐화 재료(320)는 선택적일 수 있다. 다이(300)는 액티브 영역(예컨대, 전방측) 및 후방측 영역을 포함한다.
[0064] 일부 구현들에서, 다이(300)는 또한, 패드들, 패시베이션 층, 제 1 절연 층 및/또는 제 1 패드 층을 포함할 수 있다. 이러한 경우들에서, 패드는 하위 레벨 금속 층들 및 유전체 층들(302)에 커플링될 수 있다. 패시베이션 층은 하위 레벨 금속 층들 및 유전체 층들(302)과 캡슐화 재료(320) 사이에 포지셔닝될 수 있다. 제 1 패드 층은 패드 그리고 상호연결부들(311 내지 316) 중 하나의 상호 연결부에 커플링될 수 있다.
[0065] 일부 구현들에서, 다이는 또한, 하나 또는 그 초과의 기판 관통 비아(TSV)들을 포함할 수 있다. 도 3은 적어도 하나의 TSV를 포함하는 (통합 디바이스의 형태인) 다이(400)의 예를 개념적으로 예시한다. 명료성의 목적을 위해, 도 4는 다이의 일반화를 예시한다. 이와 같이, 반드시 다이의 모든 컴포넌트들이 도 4에 도시되는 것은 아니다. 일부 구현들에서, 다이(400)는 도 2의 다이들(206, 208, 및/또는 210) 중 적어도 하나에 대응할 수 있다. 일부 구현들에서, 다이(400)는 웨이퍼 레벨 다이이다. 일부 구현들에서, 다이(400)는 다이 패키지이다. 도 4에 도시된 바와 같이, 다이(400)(예컨대, 통합 디바이스)는 기판(401), 몇몇 하위 레벨 금속 층들 및 유전체 층들(402), 일 세트의 상호연결부들(411 내지 416)(예컨대, 범프들, 필러 상호연결부들, 패드들), 및 캡슐화 재료(420)(예컨대, 몰드, 에폭시, 폴리머 필, 무기 유전체들)를 포함한다. 일부 구현들에서, 캡슐화 재료(420)는 선택적일 수 있다. 다이(400)는 액티브 영역(예컨대, 전방측) 및 후방측 영역을 포함한다.
[0066] 도 4에 도시된 바와 같이, 다이(400)는 제 1 기판 관통 비아(TSV)(421), 제 2 TSV(422), 제 3 TSV(423), 및 제 4 TSV(424)를 포함한다. 제 1 TSV(421) 및 제 2 TSV(422)는 기판(401) 및 하위 레벨 금속 층들 및 유전체 층들(402)을 통과한다. 제 3 TSV(433) 및 제 4 TSV(434)는 기판(401)을 통과한다.
[0067] 일부 구현들에서, 다이(400)는 또한, 패드들, 패시베이션 층, 제 1 절연 층, 제 1 UBM(under bump metallization) 층, 및 제 2 UBM(under bump metallization) 층을 포함할 수 있다. 이러한 경우들에서, 패드는 하위 레벨 금속 층들 및 유전체 층들(402)에 커플링될 수 있다. 패시베이션 층은 하위 레벨 금속 층들 및 유전체 층들(402)과 캡슐화 재료(420) 사이에 포지셔닝될 수 있다. 제 1 범프 층은 패드 그리고 상호연결부들(411 내지 416) 중 하나의 상호 연결부에 커플링될 수 있다.
[0068] 통합 디바이스의 상이한 구현들은 다이들의 상이한 조합들 및/또는 구성들을 가질 수 있다. 도 5 및 도 6은 다른 통합 디바이스들을 개념적으로 예시한다.
[0069] 구체적으로, 도 5는 유전체 층(502), 제 1 세트의 솔더볼들(504)(예컨대, 504a 내지 504d), 제 1 다이(506), 제 2 다이(508), 제 3 다이(510), 및 캡슐화 재료(520)를 포함하는 통합 디바이스(500)(예컨대, 통합 패키지)를 예시한다. 상이한 구현들은 캡슐화 재료(520)를 위해 상이한 재료들을 이용할 수 있다. 예컨대, 캡슐화 재료(520)는 적어도 몰드, 에폭시 및/또는 폴리머 필 중 하나를 포함할 수 있다. 다이들(예컨대, 제 1 다이(506), 제 2 다이(508), 제 3 다이(510))은 상이한 타입들의 다이들, 이를테면, 메모리 다이들 및/또는 프로세서들을 나타낼 수 있다. 다이들은 도 3 및 도 4를 참조하여 상세하게 설명되었다.
[0070] 유전체 층(502)은 하나의 유전체 층 또는 몇몇 유전체 층들을 포함할 수 있다. 일부 구현들에서, 유전체 층(502)은 절연 층이다. 도 5는 유전체 층(502)이 일 세트의 금속 층들을 포함함을 예시한다. 특히, 유전체 층(502)은 제 1 세트의 재배선 상호연결부들(530), 제 1 UBM(under bump) 층(532), 제 2 세트의 재배선 상호연결부들(540), 제 2 UBM(under bump) 층(542), 제 3 세트의 재배선 상호연결부들(550), 제 3 UBM(under bump) 층(552), 제 4 세트의 재배선 상호연결부들(560), 및 제 4 UBM(under bump) 층(562)을 포함한다. 일부 구현들에서, 제 1, 제 2, 제 3, 및 제 4 재배선 상호연결부들(530, 540, 550, 및 560)은 재배선 층들이다. 재배선 층들은 비아들을 포함할 수 있다. 상이한 구현들은 상이한 수의 재배선 금속 층들(예컨대, 1개, 2개 또는 그 초과의 금속 층들)을 가질 수 있다.
[0071] 제 1 다이(506)는 제 1 세트의 상호연결부들(516)을 통해 유전체 층(502)의 제 1 표면에 커플링된다. 일부 구현들에서, 제 1 세트의 상호연결부들(516)은 금속 필러들(예컨대, 금속 층들)이다. 일부 구현들에서, 금속 필러들은 구리 필러들이다. 일부 구현들에서, 제 1 다이(506)는 제 1 세트의 상호연결부들(516), 제 1 세트의 재배선 상호연결부들(530), 제 1 UBM 층(532), 제 2 세트의 재배선 상호연결부들(540), 및/또는 제 2 UBM 층(542)을 통해 일 세트의 솔더볼들(504) 중 적어도 하나에 전기적으로 커플링된다.
[0072] 제 2 다이(508)는 제 2 세트의 상호연결부들(518)을 통해 유전체 층(502)의 제 1 표면에 커플링된다. 일부 구현들에서, 제 2 세트의 상호연결부들(518)은 금속 필러들(예컨대, 금속 층들)이다. 일부 구현들에서, 금속 필러들은 구리 필러들이다. 일부 구현들에서, 제 2 다이(508)는 제 2 세트의 상호연결부들(518), 제 3 세트의 재배선 상호연결부들(550), 및/또는 제 3 UBM 층(552)을 통해 일 세트의 솔더볼들(504) 중 적어도 하나에 전기적으로 커플링된다.
[0073] 도 5에 도시된 바와 같이, 제 1 세트의 상호연결부들(516)은 제 2 세트의 상호연결부들(518)보다 더 길다. 일부 구현들에서, 이는, 제 2 다이(508)와 제 3 다이(510)의 결합 높이와 실질적으로 유사해지도록 제 1 다이(506)의 높이를 갖기 위해, 행해진다. 상이한 구현들의 경우, 제 1 세트의 상호연결부들(516)의 길이는 상이할 수 있다.
[0074] 제 3 다이(510)는 제 3 세트의 상호연결부들(512) 및 일 세트의 솔더볼들(514)을 통해 제 2 다이(508)에 커플링된다. 일부 구현들에서, 제 3 세트의 상호연결부들(512) 및 일 세트의 솔더볼들(514)은 일 세트의 상호연결 범프들을 형성한다.
[0075] 도 5에 도시된 바와 같이, 제 2 다이(508)는 일 세트의 기판 관통 비아(TSV; through substrate via)들(519)을 포함한다. TSV들(519)은 제 2 다이(508)의 일부분을 통과할 수 있거나 또는 전체 제 2 다이(508)를 통과할 수 있다. 일부 구현들에서, 제 3 다이(510)는 제 3 세트의 상호연결부들(512), 일 세트의 솔더볼들(514), TSV들(519), 제 2 세트의 상호연결부들(518), 제 4 세트의 재배선 상호연결부들(560), 및/또는 제 4 UBM 층(562)을 통해 솔더볼들(504) 중 적어도 하나에 전기적으로 커플링된다. 일부 구현들에서, UBM 층들은 선택적이다. 이러한 경우들에서, 솔더볼들은 일 세트의 재배선 상호연결부들에 커플링될 수 있다.
[0076] 도 6은 유전체 층(602), 제 1 세트의 솔더볼들(604)(예컨대, 604a 내지 604d), 제 1 다이(606), 제 2 다이(608), 제 3 다이(610), 제 4 다이(611) 및 캡슐화 재료(620)를 포함하는 통합 디바이스(600)(예컨대, 통합 패키지)를 예시한다. 상이한 구현들은 캡슐화 재료(620)를 위해 상이한 재료들을 이용할 수 있다. 예컨대, 캡슐화 재료(620)는 적어도 몰드, 에폭시 및/또는 폴리머 필 중 하나를 포함할 수 있다. 다이들(예컨대, 제 1 다이(606), 제 2 다이(608), 제 3 다이(610), 제 4 다이(611))은 상이한 타입들의 다이들, 이를테면, 메모리 다이들 및/또는 프로세서들을 나타낼 수 있다. 다이들은 도 3 및 도 4를 참조하여 상세하게 설명되었다.
[0077] 유전체 층(602)은 하나의 유전체 층 또는 몇몇 유전체 층들을 포함할 수 있다. 일부 구현들에서, 유전체 층(602)은 절연 층이다. 도 6은 유전체 층(602)이 일 세트의 금속 층들을 포함함을 예시한다. 특히, 유전체 층(602)은 제 1 세트의 재배선 상호연결부들(630), 제 1 UBM(under bump) 층(632), 제 2 세트의 재배선 상호연결부들(640), 제 2 UBM(under bump) 층(642), 제 3 세트의 재배선 상호연결부들(650), 제 3 UBM(under bump) 층(652), 제 4 세트의 재배선 상호연결부들(660), 및 제 4 UBM(under bump) 층(662)을 포함한다. 일부 구현들에서, 제 1, 제 2, 제 3, 및 제 4 재배선 상호연결부들(630, 640, 650, 및 660)은 재배선 층들이다. 재배선 층들은 비아들을 포함할 수 있다. 상이한 구현들은 상이한 수의 재배선 금속 층들(예컨대, 1개, 2개 또는 그 초과의 금속 층들)을 가질 수 있다. 일 세트의 솔더볼들(604)은 UBM 층들(632, 642, 652, 및/또는 662)에 커플링된다. 그러나, 일부 구현들에서, UBM 층들(632, 642, 652, 및/또는 662)은 선택적이다. 이러한 경우들에서, 일 세트의 솔더볼들(604)은 일 세트의 재배선 상호연결부들(630, 640, 650, 및/또는 660)에 커플링될 수 있다.
[0078] 제 1 다이(606)는 제 1 세트의 상호연결부들(616)을 통해 유전체 층(602)의 제 1 표면에 커플링된다. 일부 구현들에서, 제 1 세트의 상호연결부들(616)은 금속 필러들(예컨대, 금속 층들)이다. 일부 구현들에서, 금속 필러들은 구리 필러들이다. 일부 구현들에서, 제 1 다이(606)는, 제 1 세트의 상호연결부들(616), 제 1 세트의 재배선 상호연결부들(630), 및/또는 제 1 UBM 층(632)을 통해 일 세트의 솔더볼들(604) 중 적어도 하나에 전기적으로 커플링된다.
[0079] 제 4 다이(611)는 제 4 세트의 상호연결부들(622) 및 일 세트의 솔더볼들(624)을 통해 제 1 다이(606)에 커플링된다. 일부 구현들에서, 제 4 세트의 상호연결부들(622) 및 일 세트의 솔더볼들(624)은 일 세트의 상호연결 범프들을 형성한다.
[0080] 도 6에 도시된 바와 같이, 제 1 다이(606)는 일 세트의 기판 관통 비아(TSV; through substrate via)들(629)을 포함한다. TSV들(629)은 제 1 다이(606)의 일부분을 통과할 수 있거나 또는 전체 제 1 다이(606)를 통과할 수 있다. 일부 구현들에서, 제 4 다이(611)는 제 4 세트의 상호연결부들(622), 일 세트의 솔더볼들(624), TSV들(629), 제 1 세트의 상호연결부들(616), 제 2 세트의 재배선 상호연결부들(640), 및/또는 제 2 UBM 층(642)을 통해 솔더볼들(604) 중 적어도 하나에 전기적으로 커플링된다.
[0081] 제 2 다이(608)는 제 2 세트의 상호연결부들(618)을 통해 유전체 층(602)의 제 1 표면에 커플링된다. 일부 구현들에서, 제 2 세트의 상호연결부들(618)은 금속 필러들(예컨대, 금속 층들)이다. 일부 구현들에서, 금속 필러들은 구리 필러들이다. 일부 구현들에서, 제 2 다이(608)는 제 2 세트의 상호연결부들(618), 제 3 세트의 재배선 상호연결부들(650), 및/또는 제 3 UBM 층(652)을 통해 일 세트의 솔더볼들(604) 중 적어도 하나에 전기적으로 커플링된다.
[0082] 제 3 다이(610)는 제 3 세트의 상호연결부들(612) 및 일 세트의 솔더볼들(614)을 통해 제 2 다이(608)에 커플링된다. 일부 구현들에서, 제 3 세트의 상호연결부들(612) 및 일 세트의 솔더볼들(614)은 일 세트의 상호연결 범프들을 형성한다.
[0083] 도 6에 도시된 바와 같이, 제 2 다이(608)는 일 세트의 기판 관통 비아(TSV; through substrate via)들(619)을 포함한다. TSV들(619)은 제 2 다이(608)의 일부분을 통과할 수 있거나 또는 전체 제 2 다이(608)를 통과할 수 있다. 일부 구현들에서, 제 3 다이(610)는 제 3 세트의 상호연결부들(612), 일 세트의 솔더볼들(614), TSV들(619), 제 2 세트의 상호연결부들(618), 제 4 세트의 재배선 상호연결부들(660), 및/또는 제 4 UBM 층(662)을 통해 솔더볼들(604) 중 적어도 하나에 전기적으로 커플링된다.
[0084] 몇몇 통합 디바이스들이 설명되었으며, 통합 디바이스(예컨대, 반도체 디바이스)를 제공/제조하기 위한 시퀀스가 이제 아래에서 설명될 것이다.
스택된 다이들을 포함하는 통합 디바이스를 제조하기 위한 예시적 시퀀스
[0085] 일부 구현들에서, 스택된 다이들을 포함하는 통합 디바이스(예컨대, 통합 패키지, 웨이퍼 레벨 통합 패키지 디바이스)를 제공하는 것은 몇몇 프로세스들을 포함한다. 도 7a 내지 도 7c는 통합 디바이스를 제공(예컨대, 제조, 제작)하기 위한 예시적 시퀀스를 예시한다. 일부 구현들에서, 도 7a 내지 도 7c의 시퀀스는 도 2 및/또는 도 5 및 도 6의 통합 디바이스 및/또는 본 개시내용에서 설명되는 다른 통합 디바이스들을 제공/제조/제작하기 위해 이용될 수 있다.
[0086] 도 7a 내지 도 7c의 시퀀스가, 회로 엘리먼트들을 또한 포함하는 통합 디바이스들을 제공/제조/제작하기 위해 이용될 수 있음이 또한 유의되어야 한다. 스택된 다이들을 포함하는 통합 디바이스를 제공하기 위한 시퀀스를 단순화하기 위해 그리고/또는 명료화하기 위해, 도 7a 내지 도 7c의 시퀀스가 하나 또는 그 초과의 스테이지들을 결합할 수 있음이 추가로 유의되어야 한다.
[0087] 도 7a의 스테이지(1)에 도시된 바와 같이, 캐리어(예컨대, 캐리어(700)) 및 접착제 층(예컨대, 접착제 층(701))이 제공된다. 접착제 층(701)은 캐리어(700)의 표면에 커플링된다. 일부 구현들에서, 접착제 층(701)은 글루 재료(glue material)이다. 일부 구현들에서, 캐리어(700)는 기판이다. 상이한 구현들은 캐리어(700)를 위해 상이한 재료들(예컨대, 실리콘 기판, 유리 기판, 세라믹 기판)을 이용할 수 있다.
[0088] 스테이지(2)에서, 몇몇 다이들이 캐리어(700)의 접착제 층(701) 상에 제공된다. 스테이지(2)에 도시된 바와 같이, 제 1 다이(706) 및 제 2 다이(710)가 접착제 층(701) 상에 제공된다. 구체적으로, 제 1 다이(706)의 후방측 및 제 2 다이(710)의 후방측이 접착제 층(701)에 커플링된다. 제 1 다이(706)는 제 1 세트의 상호연결부들(716)을 포함한다. 제 2 다이(710)는 제 2 세트의 상호연결부들(712) 및 일 세트의 솔더볼들(714)을 포함한다. 일부 구현들에서, 다이들(예컨대, 다이들(706 및/또는 710))은 웨이퍼 레벨 다이들이다. 제 1 세트의 상호연결부들(716)은 적어도 패드, 재배선 부분, 및/또는 필러들(예컨대, 구리 필러들) 중 하나를 포함할 수 있다. 제 2 세트의 상호연결부들(712)은 적어도 패드, 재배선 부분, 및/또는 필러들(예컨대, 구리 필러들) 중 하나를 포함할 수 있다. 다이들의 예들은 도 3 및 도 4에서 설명된다.
[0089] 스테이지(3)에서, 제 3 다이(708)가 제 2 다이(710)에 커플링된다. 제 3 다이(708)는 제 3 세트의 상호연결부들(718) 및 일 세트의 기판 관통 비아(TSV)들(719)을 포함한다. 일부 구현들에서, 제 3 다이(708)는 웨이퍼 레벨 다이일 수 있다. 다이들의 예들은 도 3 및 도 4에서 설명된다. 제 3 다이(708)는, 제 3 다이(708)의 후방측이 제 2 다이(710)의 전방측(액티브 측)에 커플링되도록, 제 2 다이(710)에 커플링된다. 일부 구현들에서, 제 2 세트의 상호연결부들(712) 및 일 세트의 솔더볼들(714)은 일 세트의 TSV들(719)에 전기적으로 커플링된다. 일 세트의 TSV들(719)은 제 3 세트의 상호연결부들(718)에 전기적으로 커플링된다.
[0090] 스테이지(4)에서, 캡슐화 층(720)이 제공된다. 캡슐화 층(720)은 제 1 다이(706), 제 2 다이(710), 및 제 3 다이(708)를 실질적으로 또는 완전히 둘러싸거나 또는 캡슐화한다. 일부 구현들에서, 상호연결부들(예컨대, 상호연결부들(716, 718)) 중 일부는 노출된 채로 남겨질 수 있다. 상이한 구현들은 캡슐화 층(720)을 위해 상이한 재료들을 이용할 수 있다. 예컨대, 캡슐화 재료는 적어도 몰드, 필, 에폭시 및/또는 폴리머 중 하나를 포함할 수 있다.
[0091] 일부 구현들에서, 캡슐화 층(720)은 또한, 모든 상호연결부들(예컨대, 상호연결부들(716, 718))을 캡슐화/커버할 수 있다. 이러한 경우들에서, 캡슐화 층(720)의 일부분들은 제거(예컨대, 연마, 연삭)될 수 있다. 일 예에서, 캡슐화 층(720)의 일부분들은, 캡슐화 층(720)의 표면이 상호연결부들(716) 및/또는 상호연결부들(718)의 표면과 정렬될 때까지 제거된다. 일부 구현들에서, 상호연결부들(716 및 718)의 일부분들은 또한, 캡슐화 층(720)의 표면과 정렬되도록 제거(예컨대, 연마, 연삭)될 수 있다.
[0092] 도 7b에 도시된 바와 같은 스테이지(5)에서, 제 1 유전체 층(730) 및 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(731 내지 734))은 제 1 다이(706)의 액티브 측(예컨대, 전방측) 및 제 3 다이(708)의 액티브 측(예컨대, 전방측) 상에 제공된다. 구체적으로, 몇몇 상호연결부들은 제 1 세트의 상호연결부(716) 및 제 3 세트의 상호연결부들(718) 상에 제공된다. 일부 구현들에서, 재배선 상호연결부들(731 내지 734)은 제 1 재배선 금속 층 상에 형성된다. 일부 구현들에서, 재배선 상호연결부들(731 내지 734)은 적어도 하나의 비아를 포함할 수 있다.
[0093] 스테이지(6)에서, 제 2 유전체 층(740) 및 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(741 내지 744))은 제 1 유전체 층(730) 및 재배선 상호연결부들(731 내지 734) 상에 제공된다. 일부 구현들에서, 재배선 상호연결부들(741 내지 744)은 제 2 재배선 금속 층 상에 형성된다. 일부 구현들에서, 재배선 상호연결부들(741 내지 744)은 적어도 하나의 비아를 포함할 수 있다.
[0094] 스테이지(7)에서, 제 3 유전체 층(750) 및 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(751 내지 754))은 제 2 유전체 층(740) 및 재배선 상호연결부들(741 내지 744) 상에 제공된다. 일부 구현들에서, 재배선 상호연결부들(751 내지 754)은 제 3 재배선 금속 층 상에 형성된다. 일부 구현들에서, 재배선 상호연결부들(751 내지 754)은 적어도 하나의 비아를 포함할 수 있다.
[0095] 도 7c에 도시된 바와 같은 스테이지(8)에서, 적어도 하나의 UBM(under bump metallization) 층이 선택적으로 제공된다. 구체적으로, 제 1 UBM(under bump metallization) 층(761), 제 2 UBM 층(762), 제 3 UBM 층(763), 및 제 4 UBM 층(764)이 제공된다. 스테이지(8)는 일 세트의 유전체 층들(760)을 예시한다. 일부 구현들에서, 일 세트의 유전체 층들(760)은 유전체 층들(730, 740, 및 750)을 포함한다.
[0096] 스테이지(9)에서, 적어도 하나의 솔더볼이 UBM 층 상에 제공된다. 구체적으로, 제 1 솔더볼(771)이 제 1 UBM 층(761)에 커플링되고, 제 2 솔더볼(772)이 제 2 UBM 층(762)에 커플링되고, 제 3 솔더볼(773)이 제 3 UBM 층(763)에 커플링되고, 그리고 제 4 솔더볼(774)이 제 4 UBM 층(764)에 커플링된다. 위에서 설명된 바와 같이, 일부 구현들에서, UBM 층들은 선택적이다. 이러한 경우들에서, 솔더볼들은 일 세트의 재배선 상호연결부들에 커플링될 수 있다.
[0097] 스테이지(10)에서, 통합 디바이스의 표면이 제거(예컨대, 연마, 연삭)된다. 구체적으로, 캐리어(700) 및/또는 접착제 층(701)이 제거(예컨대, 연마, 연삭)된다. 일부 구현들에서, 접착제 층(701)의 잔류 층이 남겨질 수 있다. 일부 구현들에서, 제 1 다이(706) 및 제 2 다이(710)의 일부분이 제거될 수 있다. 즉, 제 1 다이(706)의 후방측 및 제 2 다이(710)의 후방측의 일부분이 제거될 수 있다. 일부 구현들에서, 이는, 제 1 다이(706)의 기판의 일부분 및/또는 제 2 다이(710)의 기판의 일부분이 제거될 수 있음을 의미한다.
[0098] 통합 디바이스(예컨대, 반도체 디바이스)를 제공/제조하기 위한 시퀀스가 설명되었으며, 통합 디바이스(예컨대, 반도체 디바이스, 웨이퍼 레벨 통합 패키지 디바이스)를 제공/제조하기 위한 방법이 이제 아래에서 설명될 것이다.
통합 디바이스를 제조하기 위한 예시적 방법
[0099] 도 8은 통합 디바이스(예컨대, 통합 패키지)를 제공(예컨대, 제조, 제작)하기 위한 예시적 방법을 예시한다. 일부 구현들에서, 도 8의 방법은 도 2 및/또는 도 5 및 도 6의 통합 디바이스, 그리고/또는 본 개시내용에서 설명되는 다른 통합 디바이스들(예컨대, 다이 패키지)을 제공/제조/제작하기 위해 이용될 수 있다.
[00100] 방법은 (805에서) 캐리어(예컨대, 캐리어(700)) 및 접착제 층(예컨대, 접착제 층(701))을 제공한다. 접착제 층은 캐리어의 표면에 커플링된다. 일부 구현들에서, 접착제 층은 글루 재료이다. 일부 구현들에서, 캐리어는 기판이다. 상이한 구현들은 캐리어를 위해 상이한 재료들(예컨대, 실리콘 기판, 유리 기판, 세라믹 기판)을 이용할 수 있다. 일부 구현들에서, 캐리어 및 접착제 층을 제공하는 단계는, 캐리어를 형성 및/또는 제조하는 단계, 접착제 층을 제조하는 단계, 및 접착제 층을 캐리어에 커플링하는 단계를 포함한다.
[00101] 그 다음으로, 방법은 (810에서) 기판에 그리고/또는 기판 상에 적어도 하나의 통합 디바이스(예컨대, 다이)를 제공한다. 일부 구현들에서, (810에서) 적어도 하나의 통합 디바이스를 제공하는 단계는, 캐리어 및/또는 접착제 층 상에 제 1 다이를 제공하는 단계 및 제 1 다이 상에 제 2 다이를 제공하는 단계를 포함한다. 일부 구현들에서, 적어도 하나의 통합 디바이스를 제공하는 단계는 또한, 캐리어 및/또는 접착제 층 상에 제 3 다이를 제공하는 단계 및 제 3 다이 상에 제 4 다이를 제공하는 단계를 포함한다. 적어도 하나의 다이를 제공하는 단계의 예들은 도 7a에 도시된다(예컨대, 스테이지2 내지 스테이지 3 참조). 일부 구현들에서, 제공되는 다이들은 웨이퍼 레벨 다이들이다. 일부 구현들에서, 다이들을 제공하는 단계는 다이들을 제조하는 단계 및 다이들을 접착제 층 또는 다른 다이 상에 커플링하는 단계(예컨대, 위치시키는 단계)를 포함한다. 일부 구현들에서, 다이들의 후방측은 접착제 층 또는 다이의 액티브 측(예컨대, 전방측) 상에 커플링된다(예컨대, 위치됨).
[00102] 방법은 (815에서) 캡슐화 층을 제공한다. 일부 구현들에서, 캡슐화 층은 다이들(예컨대, 제 1 다이(706), 제 2 다이(710), 및 제 3 다이(708))을 실질적으로 또는 완전히 둘러싸거나 또는 캡슐화한다. 일부 구현들에서, 다이들의 상호연결부들(상호연결부들(716, 718)) 중 일부는 노출된 채로 남겨질 수 있다. 상이한 구현들은 캡슐화 층을 위해 상이한 재료들을 이용할 수 있다. 일부 구현들에서, 캡슐화 층은 적어도 몰드, 필, 에폭시, 및/또는 폴리머 중 하나이다.
[00103] 방법은 추가로 (820에서) 적어도 하나의 유전체 층(예컨대, 유전체 층들(730, 740, 750, 760))을 제공한다. 상이한 구현들은 유전체 층들을 위해 상이한 재료들을 이용할 수 있다. 예컨대, 제 1 및 제 2 절연 층들(이들은 유전체 층의 형태임)은 폴리벤즈옥사졸(Polybenzoxazole)(PbO) 층 및/또는 폴리머 층일 수 있다. 일부 구현들에서, 적어도 하나의 유전체 층을 제공하는 단계는 적어도 하나의 유전체 층을 형성하는 단계 및/또는 증착하는 단계를 포함한다.
[00104] 방법은 또한, (825에서) 몇몇 금속 재배선 층들을 제공한다. 일부 구현들에서, 몇몇 재배선 층들을 제공하는 단계는 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(731 내지 734)) 및/또는 비아들을 제공하는 단계를 포함한다. 일부 구현들에서, (820에서) 적어도 하나의 유전체 층을 제공하는 단계 및 (825에서) 금속 재배선 층들을 제공하는 단계의 방법은 순차적으로 왔다갔다하며(back and forth) 수행될 수 있음이 유의되어야 한다. 즉, 일부 구현들에서, 방법은 제 1 유전체 층, 제 1 재배선 층, 제 2 유전체 층, 제 2 재배선 층 등등을 제공할 수 있다. 일부 구현들에서, 금속 재배선 층들을 제공하는 단계는 몇몇 금속 재배선 층들을 형성하는 단계 및/또는 증착하는 단계를 포함한다.
[00105] 그 다음으로, 방법은 선택적으로 (830에서) UBM(under bump metallization) 층을 제공한다. 일부 구현들에서, (830에서) UBM 층을 제공하는 단계는 UBM 층을 금속 재배선 층에 커플링하는 단계를 포함한다. 일부 구현들에서, UBM 층은 구리 층이다. 일부 구현들에서, UBM 층을 제공하는 단계는 UBM 층을 형성하는 단계 및/또는 증착하는 단계를 포함한다.
[00106] 방법은 추가로 (835에서) UBM 층 상에 솔더볼을 제공한다. 일부 구현들에서, 솔더볼을 제공하는 단계는 UBM 층 상에 솔더볼을 커플링(예컨대, 증착)하는 단계를 포함한다. 일부 구현들에서, UBM 층들은 선택적이다. 이러한 경우들에서, 솔더볼들은 일 세트의 재배선 층들에 커플링될 수 있다.
[00107] 방법은 추가로, (840에서) 통합 디바이스의 적어도 일부분을 제거한다. 일부 구현들에서, 통합 디바이스의 적어도 일부분을 제거하는 단계는 통합 디바이스의 제 1 표면을 연마 및/또는 연삭하는 단계를 포함한다. 예컨대, 캡슐화 층을 포함하는 표면의 일부분은 연마 및/또는 연삭을 통해 제거될 수 있다. 일부 구현들에서, 통합 디바이스의 적어도 일부분을 제거하는 단계는 캐리어 및/또는 접착제 층의 적어도 일부분을 제거하는 단계를 포함한다. 일부 구현들에서, 접착제 층의 잔류 층이 남겨질 수 있다. 일부 구현들에서, 다이들의 일부분이 제거될 수 있다. 즉, 다이들의 후방측의 일부분이 제거될 수 있다. 일부 구현들에서, 이는, 다이들의 기판의 일부분이 제거될 수 있음을 의미한다. 도 7c의 스테이지(10)는 캐리어, 접착제 층, 및/또는 캡슐화 층을 제거하는 단계의 예를 예시한다.
스택된 다이들을 포함하는 통합 디바이스를 제조하기 위한 예시적 시퀀스
[00108] 일부 구현들에서, 스택된 다이들을 포함하는 통합 디바이스(예컨대, 통합 패키지, 웨이퍼 레벨 통합 패키지 디바이스)를 제공하는 단계는 몇몇 프로세스들을 포함한다. 도 9a 내지 도 9c는 통합 디바이스를 제공(예컨대, 제조, 제작)하기 위한 예시적 시퀀스를 예시한다. 일부 구현들에서, 도 9A 내지 도 9C의 시퀀스는 도 2 및/또는 도 5 및 도 6의 통합 디바이스 및/또는 본 개시내용에서 설명되는 다른 통합 디바이스들을 제공/제조/제작하기 위해 이용될 수 있다.
[00109] 도 9A 내지 도 9C의 시퀀스가, 회로 엘리먼트들을 또한 포함하는 통합 디바이스들을 제공/제조/제작하기 위해 이용될 수 있음이 또한 유의되어야 한다. 스택된 다이들을 포함하는 통합 디바이스를 제공하기 위한 시퀀스를 단순화하기 위해 그리고/또는 명료화하기 위해, 도 9A 내지 도 9C의 시퀀스가 하나 또는 그 초과의 스테이지들을 결합할 수 있음이 추가로 유의되어야 한다.
[00110] 도 9a의 스테이지(1)에 도시된 바와 같이, 캐리어(예컨대, 캐리어(900)) 및 접착제 층(예컨대, 접착제 층(901))이 제공된다. 접착제 층(901)은 캐리어(900)의 표면에 커플링된다. 일부 구현들에서, 접착제 층(901)은 글루 재료이다. 일부 구현들에서, 캐리어(900)는 기판이다. 상이한 구현들은 캐리어(900)를 위해 상이한 재료들(예컨대, 실리콘 기판, 유리 기판, 세라믹 기판)을 이용할 수 있다.
[00111] 스테이지(2)에서, 몇몇 다이들이 캐리어(900)의 접착제 층(901) 상에 제공된다. 스테이지(2)에 도시된 바와 같이, 제 1 다이(906) 및 제 2 다이(908)가 접착제 층(901) 상에 제공된다. 구체적으로, 제 1 다이(906)의 액티브 측(예컨대, 전방측) 및 제 2 다이(908)의 액티브 측(예컨대, 전방측)이 접착제 층(901)에 커플링된다. 제 1 다이(906)는 제 1 세트의 상호연결부들(916)을 포함한다. 제 2 다이(908)는 제 2 세트의 상호연결부들(918) 및 일 세트의 기판 관통 비아(TSV)들(919)을 포함한다. 일부 구현들에서, 다이들(예컨대, 다이들(906 및/또는 908))은 웨이퍼 레벨 다이들이다. 제 1 세트의 상호연결부들(916)은 적어도 패드, 재배선 부분, 및/또는 필러들(예컨대, 구리 필러들) 중 하나를 포함할 수 있다. 제 2 세트의 상호연결부들(918)은 적어도 패드, 재배선 부분, 및/또는 필러들(예컨대, 구리 필러들) 중 하나를 포함할 수 있다. 다이들의 예들은 도 3 및 도 4에서 설명된다.
[00112] 스테이지(3)에서, 제 3 다이(910)는 제 2 다이(908)에 커플링된다. 제 3 다이(910)는 제 3 세트의 상호연결부들(918) 및 일 세트의 솔더볼들(914)을 포함한다. 일부 구현들에서, 제 3 다이(910)는 웨이퍼 레벨 다이일 수 있다. 다이들의 예들은 도 3 및 도 4에서 설명된다. 제 3 다이(910)는, 제 3 다이(910)의 전방측(액티브 측)이 제 2 다이(908)의 후방측에 커플링되도록, 제 2 다이(908)에 커플링된다. 일부 구현들에서, 제 3 세트의 상호연결부들(912) 및 일 세트의 솔더볼들(914)은 일 세트의 TSV들(919)에 전기적으로 커플링된다. 일 세트의 TSV들(919)은 제 2 세트의 상호연결부들(918)에 전기적으로 커플링된다.
[00113] 스테이지(4)에서, 캡슐화 층(920)이 제공된다. 캡슐화 층(920)은 제 1 다이(906), 제 2 다이(908), 및 제 3 다이(910)를 실질적으로 또는 완전히 둘러싸거나 또는 캡슐화한다. 상이한 구현들은 캡슐화 층(920)을 위해 상이한 재료들을 이용할 수 있다. 예컨대, 캡슐화 재료는 적어도 몰드, 필, 에폭시 및/또는 폴리머 중 하나를 포함할 수 있다.
[00114] 일부 구현들에서, 캡슐화 층(920)은 제 1 다이(906) 및/또는 제 3 다이(910)보다 더 클 수 있다. 이러한 경우들에서, 캡슐화 층(920)의 일부분들은 제거(예컨대, 연마, 연삭)될 수 있다. 일 예에서, 캡슐화 층(920)의 일부분들은, 캡슐화 층(920)의 표면이 제 1 다이(906) 및/또는 제 3 다이(910)의 표면과 정렬될 때까지 제거된다. 일부 구현들에서, 제 1 다이(906) 및/또는 제 3 다이(910)의 일부분들은 또한, 캡슐화 층(920)의 표면과 정렬되도록 제거(예컨대, 연마, 연삭)될 수 있다.
[00115] 도 9b에 도시된 바와 같은 스테이지(5)에서, 통합 디바이스의 표면이 제거(예컨대, 연마, 연삭)된다. 구체적으로, 캐리어(900) 및/또는 접착제 층(901)이 제거(예컨대, 연마, 연삭)된다. 일부 구현들에서, 접착제 층(901)의 잔류 층이 남겨질 수 있다. 일부 구현들에서, 제 1 다이(906) 및 제 2 다이(908)의 일부분이 제거될 수 있다. 즉, 제 1 다이(906)의 액티브 측(예컨대, 전방측) 및 제 2 다이(908)의 액티브 측(예컨대, 전방측)의 일부분이 제거될 수 있다. 일부 구현들에서, 이는, 제 1 상호연결부들(916) 및/또는 제 2 상호연결부들(918)의 일부분이 제거될 수 있음을 의미한다.
[00116] 스테이지(6)에서, 재배선 부분/베이스 부분이 몰드(720) 및 다이들 상에 형성될 수 있도록, 통합 디바이스가 거꾸로 뒤집어진다.
[00117] 스테이지(7)에서, 제 1 유전체 층(930) 및 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(931 내지 934))은 제 1 다이(906)의 액티브 측(예컨대, 전방측) 및 제 2 다이(908)의 액티브 측(예컨대, 전방측) 상에 제공된다. 구체적으로, 몇몇 상호연결부들은 제 1 세트의 상호연결부(916) 및 제 2 세트의 상호연결부들(918) 상에 제공된다. 일부 구현들에서, 재배선 상호연결부들(931 내지 934)은 제 1 재배선 금속 층 상에 형성된다. 일부 구현들에서, 재배선 상호연결부들(931 내지 934)은 적어도 하나의 비아를 포함할 수 있다.
[00118] 스테이지(8)에서, 제 2 유전체 층(940) 및 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(941 내지 944))은 제 1 유전체 층(930) 및 재배선 상호연결부들(931 내지 934) 상에 제공된다. 일부 구현들에서, 재배선 상호연결부들(941 내지 944)은 제 2 재배선 금속 층 상에 형성된다. 일부 구현들에서, 재배선 상호연결부들(941 내지 944)은 적어도 하나의 비아를 포함할 수 있다.
[00119] 도 9c에 도시된 바와 같은 스테이지(9)에서, 제 3 유전체 층(950) 및 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(951-954))은 제 2 유전체 층(940) 및 재배선 상호연결부들(941-944) 상에 제공된다. 일부 구현들에서, 재배선 상호연결부들(951 내지 954)은 제 3 재배선 금속 층 상에 형성된다. 일부 구현들에서, 재배선 상호연결부들(951 내지 954)은 적어도 하나의 비아를 포함할 수 있다.
[00120] 스테이지(10)에서, 적어도 하나의 UBM(under bump metallization) 층이 제공된다. 구체적으로, 제 1 UBM(under bump metallization) 층(961), 제 2 UBM 층(962), 제 3 UBM 층(963), 및 제 4 UBM 층(964)이 제공된다. 스테이지(10)는 일 세트의 유전체 층들(960)을 예시한다. 일부 구현들에서, 일 세트의 유전체 층들(960)은 유전체 층들(930, 940, 및 950)을 포함한다.
[00121] 스테이지(11)에서, 적어도 하나의 솔더볼이 UBM 층 상에 제공된다. 구체적으로, 제 1 솔더볼(971)이 제 1 UBM 층(961)에 커플링되고, 제 2 솔더볼(972)이 제 2 UBM 층(962)에 커플링되고, 제 3 솔더볼(973)이 제 3 UBM 층(963)에 커플링되고, 그리고 제 4 솔더볼(974)이 제 4 UBM 층(964)에 커플링된다.
[00122] 통합 디바이스(예컨대, 반도체 디바이스)를 제공/제조하기 위한 시퀀스가 설명되었으며, 통합 디바이스(예컨대, 반도체 디바이스, 웨이퍼 레벨 통합 패키지 디바이스)를 제공/제조하기 위한 방법이 이제 아래에서 설명될 것이다.
통합 디바이스를 제조하기 위한 예시적 방법
[00123] 도 10은 통합 디바이스(예컨대, 통합 패키지)를 제공(예컨대, 제조, 제작)하기 위한 예시적 방법을 예시한다. 일부 구현들에서, 도 10의 방법은 도 2 및/또는 도 5 및 도 6의 통합 디바이스, 그리고/또는 본 개시내용에서 설명되는 다른 통합 디바이스들(예컨대, 다이 패키지)을 제공/제조/제작하기 위해 이용될 수 있다.
[00124] 방법은 (1005에서) 캐리어(예컨대, 캐리어(900)) 및 접착제 층(예컨대, 접착제 층(901))을 제공한다. 접착제 층은 캐리어의 표면에 커플링된다. 일부 구현들에서, 접착제 층은 글루 재료이다. 일부 구현들에서, 캐리어는 기판이다. 상이한 구현들은 캐리어를 위해 상이한 재료들(예컨대, 실리콘 기판, 유리 기판, 세라믹 기판)을 이용할 수 있다. 일부 구현들에서, 캐리어 및 접착제 층을 제공하는 단계는, 캐리어를 형성 및/또는 제조하는 단계, 접착제 층을 제조하는 단계, 및 접착제 층을 캐리어에 커플링하는 단계를 포함한다.
[00125] 그 다음으로, 방법은 (1010에서) 기판에 그리고/또는 기판 상에 적어도 하나의 통합 디바이스(예컨대, 다이)를 제공한다. 일부 구현들에서, (1010에서) 적어도 하나의 통합 디바이스를 제공하는 단계는, 캐리어 및/또는 접착제 층 상에 제 1 다이를 제공하는 단계 및 제 1 다이 상에 제 2 다이를 제공하는 단계를 포함한다. 일부 구현들에서, 적어도 하나의 통합 디바이스를 제공하는 단계는 또한, 캐리어 및/또는 접착제 층 상에 제 3 다이를 제공하는 단계 및 제 3 다이 상에 제 4 다이를 제공하는 단계를 포함한다. 적어도 하나의 다이를 제공하는 단계의 예들은 도 9a에 도시된다(예컨대, 스테이지2 내지 스테이지 3 참조). 일부 구현들에서, 제공되는 다이들은 웨이퍼 레벨 다이들이다. 일부 구현들에서, 다이들을 제공하는 단계는 다이들을 제조하는 단계 및 다이들을 접착제 층 또는 다른 다이 상에 커플링하는 단계(예컨대, 위치시키는 단계)를 포함한다. 일부 구현들에서, 다이들의 전방측(예컨대, 액티브 측)은 접착제 층 또는 다이의 후방측 상에 커플링된다(예컨대, 위치됨).
[00126] 방법은 (1015에서) 캡슐화 층을 제공한다. 일부 구현들에서, 캡슐화 층은 다이들(예컨대, 제 1 다이(906), 제 2 다이(908), 및 제 3 다이(910))을 실질적으로 또는 완전히 둘러싸거나 또는 캡슐화한다. 상이한 구현들은 캡슐화 층을 위해 상이한 재료들을 이용할 수 있다. 일부 구현들에서, 캡슐화 층은 적어도 몰드, 필, 에폭시, 및/또는 폴리머 중 하나이다.
[00127] 방법은 추가로, (1020에서) 통합 디바이스의 적어도 일부분을 제거한다. 일부 구현들에서, 통합 디바이스의 적어도 일부분을 제거하는 단계는 통합 디바이스의 제 1 표면을 연마 및/또는 연삭하는 단계를 포함한다. 예컨대, 캡슐화 층을 포함하는 표면의 일부분은 연마 및/또는 연삭을 통해 제거될 수 있다. 일부 구현들에서, 통합 디바이스의 적어도 일부분을 제거하는 단계는 캐리어 및/또는 접착제 층의 적어도 일부분을 제거하는 단계를 포함한다. 일부 구현들에서, 접착제 층의 잔류 층이 남겨질 수 있다. 일부 구현들에서, 다이들의 일부분이 제거될 수 있다. 즉, 다이들의 전방측(예컨대, 액티브 측)의 일부분이 제거될 수 있다. 일부 구현들에서, 이는, 상호연결부들(예컨대, 상호연결부들(916 및 918))의 일부분이 제거될 수 있음을 의미한다. 도 9b의 스테이지(5)는 캐리어, 접착제 층, 및/또는 캡슐화 층을 제거하는 단계의 예를 예시한다.
[00128] 방법은 추가로 (1025에서) 적어도 하나의 유전체 층(예컨대, 유전체 층들(930, 940, 950, 960))을 제공한다. 상이한 구현들은 유전체 층들을 위해 상이한 재료들을 이용할 수 있다. 예컨대, 제 1 및 제 2 절연 층들(이들은 유전체 층의 형태임)은 폴리벤즈옥사졸(Polybenzoxazole)(PbO) 층 및/또는 폴리머 층일 수 있다. 일부 구현들에서, 적어도 하나의 유전체 층을 제공하는 단계는 적어도 하나의 유전체 층을 형성하는 단계 및/또는 증착하는 단계를 포함한다. 일부 구현들에서, 유전체 층은, (예컨대, 도 9b의 스테이지(6)에서 도시된 바와 같이) 통합 디바이스가 뒤집어진 후에 제공된다.
[00129] 방법은 또한, (1030에서) 몇몇 금속 재배선 층들을 제공한다. 일부 구현들에서, 몇몇 재배선 층들을 제공하는 단계는 몇몇 재배선 상호연결부들(예컨대, 재배선 상호연결부들(931 내지 934)) 및/또는 비아들을 제공하는 단계를 포함한다. 일부 구현들에서, (1025에서) 적어도 하나의 유전체 층을 제공하는 단계 및 (1030에서) 금속 재배선 층들을 제공하는 단계의 방법은 순차적으로 왔다갔다하며(back and forth) 수행될 수 있음이 유의되어야 한다. 즉, 일부 구현들에서, 방법은 제 1 유전체 층, 제 1 재배선 층, 제 2 유전체 층, 제 2 재배선 층 등등을 제공할 수 있다. 일부 구현들에서, 금속 재배선 층들을 제공하는 단계는 몇몇 금속 재배선 층들을 형성하는 단계 및/또는 증착하는 단계를 포함한다.
[00130] 그 다음으로, 방법은 선택적으로 (1035에서) UBM(under bump metallization) 층을 제공한다. 일부 구현들에서, (1035에서) UBM 층을 제공하는 단계는 UBM 층을 금속 재배선 층에 커플링하는 단계를 포함한다. 일부 구현들에서, UBM 층은 구리 층이다. 일부 구현들에서, UBM 층을 제공하는 단계는 UBM 층을 형성하는 단계 및/또는 증착하는 단계를 포함한다.
[00131] 방법은 추가로 (1040에서) UBM 층 상에 솔더볼을 제공한다. 일부 구현들에서, 솔더볼을 제공하는 단계는 UBM 층 상에 솔더볼을 커플링(예컨대, 증착)하는 단계를 포함한다. 일부 구현들에서, UBM 층들은 선택적이다. 이러한 경우들에서, 솔더볼들은 일 세트의 재배선 층들에 커플링될 수 있다.
재배선 층들을 제조하기 위한 예시적 시퀀스
[00132] 일부 구현들에서, 재배선 층들을 포함하는 통합 디바이스를 제공(예컨대, 제조, 제작)하는 단계는 몇몇 프로세스들을 포함한다. 도 11a 내지 도 11c는 몇몇 재배선 층들을 포함하는 통합 디바이스를 제공하기 위한 예시적 시퀀스를 예시한다. 일부 구현들에서, 도 11a 내지 도 11c의 시퀀스는 도 2 내지 도 6의 통합 디바이스, 그리고/또는 본 개시내용에서 설명되는 다른 통합 디바이스들(예컨대, 다이들, 통합 디바이스들)을 제공/제조/제작하기 위해 이용될 수 있다.
[00133] 도 11a 내지 도 11c의 시퀀스가, 회로 엘리먼트들을 또한 포함하는 통합 디바이스들을 제공/제조/제작하기 위해 이용될 수 있음이 또한 유의되어야 한다. 재배선 층들을 포함하는 통합 디바이스를 제공하기 위한 시퀀스를 단순화하기 위해 그리고/또는 명료화하기 위해, 도 11a 내지 도 11c의 시퀀스가 하나 또는 그 초과의 스테이지들을 결합할 수 있음이 추가로 유의되어야 한다. 도 11a 내지 도 11c는 하나 또는 그 초과의 재배선 층들을 제공하기 위한 더 구체적인 프로세스를 예시한다.
[00134] 도 11a의 스테이지(1)에 도시된 바와 같이, 베이스 부분(1102)이 제공된다. 베이스 부분(1102)은 캡슐화 층에 의해 캡슐화된 다이(예컨대, 웨이퍼 레벨 다이) 또는 하나 또는 그 초과의 다이들을 나타낼 수 있다. 더욱이, 스테이지(1)에서, 적어도 하나의 패드(예컨대, 패드들(1104, 1125, 1129))가 베이스 부분(1102) 상에 제공된다. 일부 구현들에서, 베이스 부분(1102)은 다이(예컨대, 다이(300 또는 400))의 하위 레벨 금속 층들 및 유전체 층들(예컨대, 층들(302 또는 402))을 포함한다. 일부 구현들에서, 패드(1104)는 다이의 하위 레벨 금속 층(예컨대, 최상부 하위 레벨 금속 층, M7 금속 층) 중 하나에 커플링된다. 일부 구현들에서, 패드(1104)는 알루미늄 패드이다. 그러나, 상이한 구현들은 패드(1104)를 위해 상이한 재료들을 이용할 수 있다. 일부 구현들에서, 패드는 다이의 하위 레벨 금속 층들 및 유전체 층들에 전기적으로 커플링될 수 있다. 상이한 구현들은 패드를 제공하기 위해 상이한 프로세스들을 이용할 수 있다. 예컨대, 일부 구현들에서, 패드(1104)를 제공하기 위해 리소그래피 및/또는 식각 프로세스가 이용될 수 있다.
[00135] 추가로, 스테이지(1)에서, 패시베이션 층(예컨대, 패시베이션 층(1106))이 베이스 부분(1102) 상에 제공된다. 상이한 구현들은 패시베이션 층(1106)을 위해 상이한 재료들을 이용할 수 있다. 일부 구현들에서, 패시베이션 층은 유전체, 몰드, 폴리머, 및/또는 에폭시 중 적어도 하나이다. 스테이지(4)에 도시된 바와 같이, 패드(1104)의 적어도 일부분이 노출되도록, 패시베이션 층(1106)이 베이스 부분(1102) 상에 제공된다.
[00136] 스테이지(2)에서, 제 1 절연 층(예컨대, 제 1 절연 층(1108))이 패시베이션 층(1106) 및 패드들(1104, 1125 및 1129) 상에 제공된다. 일부 구현들에서, 제 1 절연 층(1108)은 유전체 층이다. 상이한 구현들은 제 1 절연 층(1108)을 위해 상이한 재료들을 이용할 수 있다. 예컨대, 제 1 절연 층(1108)은 폴리벤즈옥사졸(Polybenzoxazole)(PbO) 층 또는 폴리머 층일 수 있다.
[00137] 스테이지(2)에서, 제 1 절연 층(1108)에 몇몇 공동들(예컨대, 공동(1209), 트렌치)이 또한 제공/생성된다. 스테이지(3)에 추가로 도시된 바와 같이, 공동(1109)은 패드(1104)에 걸쳐 생성된다. 유사하게, 공동(1111)은 패드(1125)에 걸쳐 생성되고, 공동(1113)은 패드(1129)에 걸쳐 생성된다. 상이한 구현들은 공동들(예컨대, 공동(1109))을 상이하게 생성할 수 있다. 예컨대, 공동(1109)은 제 1 절연 층(1108)을 식각함으로써 제공/생성될 수 있다.
[00138] 스테이지(3)에서, 제 1 금속 재배선 층이 제공된다. 구체적으로, 제 1 금속 재배선 층(1110)은 패드(1104) 및 제 1 절연 층(1108) 위에 제공된다. 스테이지(3)에 도시된 바와 같이, 제 1 금속 재배선 층(1110)은 패드(1104)에 커플링된다. 제 1 금속 재배선 층(1110)은 또한, 제 1 금속 층(1130) 및 제 2 금속 층(1132)을 포함한다. 즉, 일부 구현들에서, 제 1 금속 층(1130) 및 제 2 금속 층(1132)은 제 1 금속 재배선 층(1110)과 동일한 층 상에 있다. 일부 구현들에서, 제 1 및 제 2 금속 층들(1130 및 1132)은 비아들이다. 일부 구현들에서, 제 1 금속 재배선 층(1110)은 구리 층이다.
[00139] 도 11b의 스테이지(4)에서, 몇몇 절연 층들 및 몇몇 재배선 층들이 제공된다. 구체적으로, 제 2 절연 층(1114) 및 제 3 절연 층(1116)이 제공된다. 더욱이, 제 2 금속 재배선 층(1120)이 제공된다. 추가하여, 몇몇 금속 층들(1140, 1150, 1142, 1152)이 제공된다. 일부 구현들에서, 금속 층들은 재배선 층들의 일부분이다. 일부 구현들에서, 금속 층들 중 일부는 비아들을 포함한다. 예컨대, 일부 구현들에서, 금속 층들(1142 및 1152)은 비아들이고, 금속 층들(1140 및 1150)은 트레이스들이다.
[00140] 스테이지(5)에서, 공동(1117)은 절연 층(1116)에 제공된다. 절연 층(1116)의 공동(1117)은 상호연결부(1120)의 일부분 위에 있다.
[00141] 도 11c의 스테이지(6)에서, UBM(under bump metallization) 층이 선택적으로 제공된다. 구체적으로, UBM(under bump metallization) 층(1170)은 절연 층(1116)의 공동(1117)에 제공된다. 일부 구현들에서, UBM 층(1170)은 구리 층이다.
[00142] 스테이지(7)에서, 솔더볼은 UBM 층 상에 제공된다. 구체적으로, 솔더볼(1180)은 UBM 층(1170)에 커플링된다. 일부 구현들에서, UBM 층들은 선택적이다. 이러한 경우들에서, 솔더볼들은 일 세트의 재배선 층들에 커플링될 수 있다.
예시적 전자 디바이스들
[00143] 도 12는 앞서 언급된 반도체 디바이스, 집적 회로, 다이, 인터포저 또는 패키지 중 임의의 것과 통합될 수 있는 다양한 전자 디바이스들을 예시한다. 예컨대, 모바일 텔레폰(1202), 랩탑 컴퓨터(1204), 및 고정 위치 단말(1206)은 본원에 설명된 바와 같이 집적 회로(IC)(1200)를 포함할 수 있다. IC(1200)는, 예컨대, 본원에 설명된 집적 회로들, 다이스(dice) 또는 패키지들 중 임의의 것일 수 있다. 도 12에 예시된 디바이스들(1202, 1204, 1206)은 단지 예시적이다. 다른 전자 디바이스들은 또한, 모바일 디바이스들, 핸드-헬드 PCS(personal communication systems) 유닛들, 휴대용 데이터 유닛들, 이를테면, 개인 휴대 정보 단말기들, GPS 인에이블 디바이스들, 내비게이션 디바이스들, 셋톱 박스들, 음악 플레이어들, 비디오 플레이어들, 엔터테인먼트 유닛들, 고정 위치 데이터 유닛들, 이를테면, 미터 판독 장비, 통신 디바이스들, 스마트폰들, 태블릿 컴퓨터들, 또는 데이터 또는 컴퓨터 명령들을 저장 또는 리트리브하는 임의의 다른 디바이스, 또는 이들의 임의의 조합을 포함하는(그러나, 이에 제한되지 않음) IC(1200)를 특징으로 할 수 있다.
[00144] 도 2, 도 3, 도 4, 도 5, 도 6, 도 7a 내지 도 7c, 도 8, 도 9a 내지 도 9c, 도 10, 도 11a 내지 도 11c 및/또는 도 12에 예시된 컴포넌트들, 단계들, 특징들 및/또는 기능들 중 하나 또는 그 초과는, 단일 컴포넌트, 단계, 특징 또는 기능으로 재배열 및/또는 조합될 수 있거나 또는 몇몇 컴포넌트들, 단계들, 또는 기능들로 구현될 수 있다. 본 발명으로부터 벗어남이 없이, 추가의 엘리먼트들, 컴포넌트들, 단계들, 및/또는 기능들이 또한 추가될 수 있다. 도 2, 도 3, 도 4, 도 5, 도 6, 도 7a 내지 7c, 도 8, 도 9a 내지 9c, 도 10, 도 11a 내지 도 11c, 및/또는 도 12 그리고 본 개시내용에서의 그들의 대응하는 설명은 다이들 및/또는 IC들로 제한되지 않음이 또한 유의되어야 한다. 일부 구현들에서, 도 2, 도 3, 도 4, 도 5, 도 6, 도 7a 내지 7c, 도 8, 도 9a 내지 9c, 도 10, 도 11a 내지 도 11c, 및/또는 도 12 그리고 그것들의 대응하는 설명은 통합 디바이스들을 제작, 제조, 생성, 제공, 및/또는 생산하기 위해 사용될 수 있다. 일부 경우에서, 통합 디바이스는 다이 패키지, 집적 회로(IC), 통합 패키지 디바이스, 웨이퍼, 및/또는 반도체 디바이스를 포함할 수 있다.
[00145] 단어 "예시적인"은 본원에서 "예, 예시, 또는 예증으로서 기능하는 것"을 의미하도록 사용된다. "예시적인"으로서 본원에 설명된 임의의 구현 또는 양상은 반드시 본 개시내용의 다른 양상들보다 바람직하거나 유리한 것으로서 해석되지는 않는다. 마찬가지로, 용어 "양상들"은, 본 개시내용의 모든 양상들이 논의된 특징, 이점 또는 동작 모드를 포함하도록 요구하지 않는다. 용어 "커플링된"은, 2개의 오브젝트들 사이에서의 직접적인 또는 간접적인 커플링을 지칭하기 위해 본원에서 사용된다. 예컨대, 오브젝트 A가 오브젝트 B를 물리적으로 터치하고 오브젝트 B가 오브젝트 C를 터치하면, 오브젝트 A 및 오브젝트 C는, 그들이 서로를 물리적으로 직접 터치하지 않더라도, 서로 커플링된 것으로 여전히 고려될 수 있다.
[00146] 또한, 본 실시예들이 플로우차트, 흐름도, 구조도, 또는 블록도로 도시된 프로세스로서 설명될 수 있음이 주목된다. 흐름도가 순차적인 프로세스로서 동작들을 설명할 수 있지만, 동작들 중 다수의 동작들은 병렬로 또는 동시에 수행될 수 있다. 추가로, 동작들의 순서는 재배열될 수 있다. 프로세스는, 자신의 동작들이 완료될 때 종결된다.
[00147] 본원에 설명된 본 발명의 다양한 특징들은, 본 발명으로부터 벗어나지 않고 상이한 시스템들로 구현될 수 있다. 본 개시내용의 전술한 양상들은 단지 예시들이며 본 발명을 제한하는 것으로서 해석되어서는 안된다는 점이 유의되어야 한다. 본 개시내용의 양상들의 설명은 예시적이며 청구항들의 범위를 제한하지 않는 것으로 의도된다. 이와 같이, 본 교시들은 다른 유형들의 장치들에 쉽게 적용될 수 있으며, 수많은 대안들, 수정들, 및 변형들이 당업자들에게 명백하게 될 것이다.

Claims (28)

  1. 통합 디바이스로서,
    상기 통합 디바이스에 대한 베이스로서 구성된 유전체 층;
    상기 유전체 층의 복수의 재배선 금속 층들;
    상기 유전체 층의 제 1 표면에 커플링된 제 1 웨이퍼 레벨 다이 ― 상기 제 1 웨이퍼 레벨 다이는 적어도 하나의 기판 관통 비아(TSV; through substrate via)들을 포함함 ―; 및
    상기 제 1 웨이퍼 레벨 다이에 커플링된 제 2 웨이퍼 레벨 다이를 포함하고,
    상기 제 2 웨이퍼 레벨 다이는 상기 유전체 층에 인접한 제 1 세트의 상호연결부들을 통해 상기 복수의 재배선 금속 층들에 커플링되는,
    통합 디바이스.
  2. 제 1 항에 있어서,
    상기 유전체 층은 몇몇 유전체 층들을 포함하는,
    통합 디바이스.
  3. 제 1 항에 있어서,
    상기 제 1 웨이퍼 레벨 다이는 상기 제 1 세트의 상호연결부들을 통해 상기 복수의 재배선 금속 층들에 커플링되는,
    통합 디바이스.
  4. 제 1 항에 있어서,
    상기 제 2 웨이퍼 레벨 다이는 일 세트의 상호연결부들 및 일 세트의 솔더볼(solder ball)들을 통해 상기 제 1 웨이퍼 레벨 다이에 커플링되는,
    통합 디바이스.
  5. 제 1 항에 있어서,
    상기 제 2 웨이퍼 레벨 다이는 추가로, 상기 복수의 TSV들, 제 2 세트의 상호연결부들, 및 일 세트의 솔더볼들을 통해 상기 복수의 재배선 금속 층들에 커플링되는,
    통합 디바이스.
  6. 제 1 항에 있어서,
    상기 제 1 웨이퍼 레벨 다이 및 상기 제 2 웨이퍼 레벨 다이를 캡슐화하는 캡슐화 층을 더 포함하는,
    통합 디바이스.
  7. 제 1 항에 있어서,
    상기 유전체 층의 제 1 표면에 커플링된 제 3 웨이퍼 레벨 다이를 더 포함하는,
    통합 디바이스.
  8. 제 1 항에 있어서,
    상기 제 1 웨이퍼 레벨 다이는 프로세서이고 그리고 상기 제 2 웨이퍼 레벨 다이는 메모리 다이인,
    통합 디바이스.
  9. 제 1 항에 있어서,
    상기 통합 디바이스는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말기(personal digital assistant), 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 포함되는,
    통합 디바이스.
  10. 장치로서,
    통합 디바이스에 대한 베이스로서 구성된 유전체 층;
    상기 유전체 층의 재배선 상호연결 수단;
    상기 유전체 층의 제 1 표면에 커플링된 제 1 웨이퍼 레벨 다이 ― 상기 제 1 웨이퍼 레벨 다이는 적어도 하나의 기판 관통 비아(TSV; through substrate via)들을 포함함 ―; 및
    상기 제 1 웨이퍼 레벨 다이에 커플링된 제 2 웨이퍼 레벨 다이를 포함하고,
    상기 제 2 웨이퍼 레벨 다이는 상기 유전체 층에 인접한 제 1 세트의 상호연결부들을 통해 복수의 재배선 금속 층들에 커플링되는,
    장치.
  11. 제 10 항에 있어서,
    상기 유전체 층은 몇몇 유전체 층들을 포함하는,
    장치.
  12. 제 10 항에 있어서,
    상기 제 1 웨이퍼 레벨 다이는 제 1 세트의 상호연결부들을 통해 상기 재배선 상호연결 수단에 커플링되는,
    장치.
  13. 제 10 항에 있어서,
    상기 제 2 웨이퍼 레벨 다이는 일 세트의 상호연결부들 및 일 세트의 솔더볼들을 통해 제 1 웨이퍼 레벨 다이에 커플링되는,
    장치.
  14. 제 10 항에 있어서,
    상기 제 2 웨이퍼 레벨 다이는 추가로, 상기 복수의 TSV들, 제 2 세트의 상호연결부들, 및 일 세트의 솔더볼들을 통해 상기 재배선 상호연결 수단에 커플링되는,
    장치.
  15. 제 10 항에 있어서, 상기 제 1 웨이퍼 레벨 다이 및 상기 제 2 웨이퍼 레벨 다이를 캡슐화하는 캡슐화 수단을 더 포함하는,
    장치.
  16. 제 10 항에 있어서,
    상기 유전체 층의 제 1 표면에 커플링된 제 3 웨이퍼 레벨 다이를 더 포함하는,
    장치.
  17. 제 1 항에 있어서,
    상기 제 1 웨이퍼 레벨 다이는 프로세서이고 그리고 상기 제 2 웨이퍼 레벨 다이는 메모리 다이인,
    장치.
  18. 제 10 항에 있어서,
    상기 장치는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말기, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 포함되는,
    장치.
  19. 통합 디바이스를 제작하기 위한 방법으로서,
    제 1 웨이퍼 레벨 다이를 캐리어 상에 위치시키는 단계;
    제 2 웨이퍼 레벨 다이를 상기 제 1 웨이퍼 레벨 다이 상에 위치시키는 단계;
    캡슐화 층을 이용하여 상기 제 1 및 제 2 웨이퍼 레벨 다이들을 캡슐화하는 단계;
    캡슐화된 제 1 및 제 2 웨이퍼 레벨 다이들의 제 1 표면 상에 유전체 층을 형성하는 단계 ― 상기 제 1 표면은 상기 캐리어와 대향함 ―; 및
    상기 유전체 층에 복수의 재배선 금속 층들을 형성하는 단계를 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  20. 제 19 항에 있어서,
    상기 유전체 층을 형성하는 단계는 상기 캡슐화된 제 1 및 제 2 웨이퍼 레벨 다이들의 표면 상에 몇몇 유전체 층들을 형성하는 단계를 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  21. 제 19 항에 있어서,
    상기 복수의 재배선 금속 층들을 형성하는 단계는 상기 복수의 재배선 금속 층들을 상기 제 1 웨이퍼 레벨 다이의 제 1 세트의 상호연결부들에 커플링하는 단계를 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  22. 제 19 항에 있어서,
    상기 제 2 웨이퍼 레벨 다이를 상기 제 1 웨이퍼 레벨 다이에 위치시키는 단계는 일 세트의 상호연결부들 및 일 세트의 솔더볼들을 상기 제 1 웨이퍼 레벨 다이에 커플링하는 단계를 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  23. 제 19 항에 있어서,
    상기 제 1 웨이퍼 레벨 다이는 복수의 기판 관통 비아(TSV)들을 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  24. 제 19 항에 있어서,
    제 1 웨이퍼 레벨 다이를 캐리어 상에 위치시키는 단계는 상기 제 1 웨이퍼 레벨 다이를 상기 캐리어의 접착제 층 상에 위치시키는 단계를 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  25. 제 24 항에 있어서,
    상기 캐리어 및/또는 상기 접착제 층 중 적어도 하나를 제거하는 단계를 더 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  26. 제 19 항에 있어서,
    상기 캐리어의 적어도 일부분을 제거하는 단계를 더 포함하는,
    통합 디바이스를 제작하기 위한 방법.
  27. 제 19 항에 있어서,
    상기 제 1 웨이퍼 레벨 다이는 프로세서이고 그리고 상기 제 2 웨이퍼 레벨 다이는 메모리 다이인,
    통합 디바이스를 제작하기 위한 방법.
  28. 제 19 항에 있어서,
    상기 통합 디바이스는, 음악 플레이어, 비디오 플레이어, 엔터테인먼트 유닛, 내비게이션 디바이스, 통신 디바이스, 모바일 디바이스, 모바일 폰, 스마트폰, 개인 휴대 정보 단말기, 고정 위치 단말, 태블릿 컴퓨터, 및/또는 랩탑 컴퓨터 중 적어도 하나에 포함되는,
    통합 디바이스를 제작하기 위한 방법.
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