JP2008091638A - 電子装置およびその製造方法 - Google Patents

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electronic device
resin
manufacturing
wiring
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English (en)
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Yoichiro Kurita
洋一郎 栗田
Masaya Kawano
連也 川野
Koji Soejima
康志 副島
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NEC Electronics Corp
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NEC Electronics Corp
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    • H01L2224/73201—Location after the connecting process on the same surface
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Abstract

【課題】電子装置およびその製造方法において、半田ボール側の配線層に用いる樹脂が限定されず、それにより電子装置の低コスト化を図る手段を提供する。
【解決手段】電子装置１において、配線層１０は、ビアプラグ１２，絶縁樹脂１４および配線導体１６を有しており、配線層１０の下面上には、配線層２０が形成されている。配線層２０は、ビアプラグ２２および絶縁樹脂２４を備えている。配線層２０は、平面視での面積が配線層１０よりも大きく、配線層１０より外側まで延在している。絶縁樹脂１４の熱分解温度は、絶縁樹脂２４の熱分解温度より高くなっている。
【選択図】図１

Description

本発明は、電子装置およびその製造方法に関する。
従来の電子装置の製造方法としては、例えば特許文献１に記載されたものがある。同文献に記載の製造方法においては、支持基板上に複数の配線層を順に積層することにより多層配線層を形成した後、支持基板を除去している。そして、支持基板が除去されたことにより露出した多層配線層の一方の面上に、外部電極端子として半田ボールを形成している。また、上記多層配線層のもう一方の面上には、電子部品をフリップチップ実装している。それにより、多層配線層上に電子部品が載置された電子装置を得ている。
なお、本発明に関連する先行技術文献としては、特許文献１の他に、特許文献２〜５が挙げられる。
特開２００３−３０９２１５号公報 特開昭５７−７１４７号公報 特開平９−３２１４０８号公報 特開平１１−１２６９７８号公報 特開２００１−５３４１３号公報
ところで、上記電子装置において、配線層と電子部品との微細な接続のためには、多層配線層を構成する配線層のうち電子部品側の配線層には、微細加工に適した樹脂を用いることが求められる。一方で、上記半田ボール側の配線層には、微細加工に適した樹脂を用いることが要求されない場合も多い。その場合、電子装置の低コスト化を図るべく、半田ボール側の配線層には、比較的安価な樹脂を用いることが好ましい。
しかしながら、特許文献１の製造方法においては、上述のとおり、支持基板上に複数の配線層を順に積層することにより多層配線層を形成している。したがって、半田ボール側の配線層は、電子部品側の配線層よりも前に形成されることとなる。そのため、半田ボール側の配線層を構成する樹脂として、電子部品側の配線層を構成する樹脂よりも熱分解温度が低い樹脂を用いることができないという制約がある。かかる制約のために半田ボール側の配線層に用いる樹脂が限定され、それにより電子装置の低コスト化が妨げられている。
本発明による電子装置の製造方法は、支持基板上に第１の配線層を形成する第１配線層形成工程と、上記支持基板を除去する支持基板除去工程と、上記支持基板除去工程よりも後に、上記第１の配線層の上記支持基板が設けられていた面上に、上記第１の配線層より外側まで延在する第２の配線層を形成する第２配線層形成工程と、を含むことを特徴とする。
この製造方法においては、電子部品が載置される第１の配線層を支持基板上に形成する一方で、第２の配線層を支持基板の除去後に形成している。これにより、第２の配線層を構成する樹脂として、第１の配線層を構成する樹脂よりも熱分解温度が低い樹脂を用いることができないという制約から免れることができる。したがって、第１の配線層には微細加工に適した樹脂を用い、一方で第２の配線層には比較的安価な樹脂を用いることが可能となる。
また、本発明による電子装置は、第１の配線層と、上記第１の配線層上に設けられ、上記第１の配線層より外側まで延在する第２の配線層と、を備えることを特徴とする。
この電子装置においては、第２の配線層を構成する樹脂として、第１の配線層を構成する樹脂よりも熱分解温度が低い樹脂を用いることができる。したがって、第１の配線層には微細加工に適した樹脂を用い、一方で第２の配線層には比較的安価な樹脂を用いることが可能となる。
本発明によれば、低コストながらも、配線層と電子部品との微細な接続を得られる電子装置およびその製造方法が実現される。
以下、図面を参照しつつ、本発明による電子装置およびその製造方法の好適な実施形態について詳細に説明する。なお、図面の説明においては、同一要素には同一符号を付し、重複する説明を省略する。
（第１実施形態）
図１は、本発明による電子装置の第１実施形態を示す断面図である。電子装置１は、配線層１０（第１の配線層）、および配線層２０（第２の配線層）を備えている。
配線層１０は、ビアプラグ１２（第１の導電プラグ）、絶縁樹脂１４および導体配線１６を有している。ビアプラグ１２は、絶縁樹脂１４中に形成されている。図からわかるように、ビアプラグ１２は、配線層２０に近づくにつれて径が小さくなるテーパ状をしている。したがって、ビアプラグ１２の配線層２０側の端面の面積は、その反対側の端面すなわち後述するＩＣチップ３２，３６側の端面の面積よりも小さい。
ビアプラグ１２の導体は、例えば、Ｃｕ、Ｎｉ、ＡｕまたはＡｇである。絶縁樹脂１４は、例えば、ポリイミド樹脂、ＰＢＯ（ポリベンゾオキサゾール）樹脂、ＢＣＢ（ベンゾシクロブテン）樹脂、カルド樹脂（カルド型ポリマー）またはエポキシ樹脂である。ポリイミド樹脂は、感光性ポリイミド樹脂であってもよいし、非感光性ポリイミド樹脂であってもよい。絶縁樹脂１４上には、ビアプラグ１２に接続された導体配線１６が形成されている。
配線層１０の上面（第１面）上には、ＩＣチップ３２，３６（電子部品）が載置されている。これらのＩＣチップ３２，３６は、それぞれバンプ３３，３７を介して導体配線１６にフリップチップ接続されている。ＩＣチップ３２と配線層１０との間の間隙には、アンダーフィル樹脂３４が充填されている。同様に、ＩＣチップ３６と配線層１０との間の間隙には、アンダーフィル樹脂３８が充填されている。ＩＣチップ３６は複数設けられており、それらは互いに積層されている。ＩＣチップ３２およびＩＣチップ３６は、例えば、それぞれＣＰＵおよび積層メモリである。積層メモリとは、ＩＣチップ（メモリ）を三次元的に積層し、チップ（メモリ）間を電気的に接続したものである。
また、ＩＣチップ３２，３６は、配線層１０上に形成された封止樹脂５２によって覆われている。より詳細には、ＩＣチップ３２の側面、ならびにＩＣチップ３６の側面および上面が封止樹脂５２によって覆われている。
配線層１０の下面（第２面）上には、配線層２０が形成されている。配線層２０は、平面視での面積が配線層１０よりも大きく、配線層１０より外側まで延在している。すなわち、配線層２０は、配線層１０からはみ出している。
配線層２０は、ビアプラグ２２（第２の導電プラグ）および絶縁樹脂２４を有している。ビアプラグ２２は、絶縁樹脂２４中に形成されている。このビアプラグ２２は、上述のビアプラグ１２と接続されている。図からわかるように、ビアプラグ２２は、配線層１０に近づくにつれて径が小さくなるテーパ状をしている。したがって、ビアプラグ２２の配線層１０側の端面の面積は、その反対側の端面すなわち後述する半田ボール６０側の端面の面積よりも小さい。ビアプラグ２２の導体は、ビアプラグ１２と同様、例えばＣｕ、Ｎｉ、ＡｕまたはＡｇである。また、絶縁樹脂２４は、例えば、エポキシ樹脂等である。上述の配線層１０および配線層２０からなる配線体は、電子装置１においてインターポーザとして機能する。
配線層１０を構成する絶縁樹脂１４の熱分解温度は、配線層２０を構成する絶縁樹脂２４の熱分解温度よりも高い。絶縁樹脂１４としてＰＢＯを用いた場合、その熱分解温度は例えば５４０℃である。また、絶縁樹脂２４としてエポキシ樹脂を用いた場合、その熱分解温度は例えば３１０℃である。ここで、熱分解温度とは、１０℃／分の昇温速度で熱天秤を用いて測定したときに、樹脂の重量が５重量％減となるときの温度である。なお、絶縁樹脂１４，２４として同種類の樹脂（例えばエポキシ樹脂）を用いる場合も、前者の方が後者よりも熱分解温度が高くなるようにする。
配線層２０のうち配線層１０よりも外側の部分上には、第２の電子部品として、ＩＣチップ４２および受動部品４４が載置されている。受動部品４４は、例えば、デカップリングキャパシタ等のキャパシタである。ＩＣチップ４２は、封止樹脂５４によって覆われている。受動部品４４は、配線層２０の上記外側の部分上に設けられた樹脂５６によって覆われている。樹脂５６は、封止樹脂５４と同じ樹脂であってもよいし、異なる樹脂であってもよい。
また、配線層２０は、多層配線構造をしており、複数の層に設けられた導体配線２６と、相異なる層の導体配線２６どうしを接続するビアプラグ２８とを有している。最下層の導体配線２６には、半田ボール６０が接続されている。半田ボール６０は、一部がソルダーレジスト６２中に埋没している。この半田ボール６０は、電子装置１の外部接続端子として機能する。
図２を参照しつつ、配線層１０と配線層２０との界面付近の構造の一例を説明する。本例においては、ビアプラグ２２を覆うように密着金属膜７２が形成されている。密着金属膜７２は、ビアプラグ２２上でビアプラグ１２に接している。さらに、導体配線１６のビアプラグ１２に接する面上にも、密着金属膜７４が形成されている。
密着金属膜７２，７４は、Ｔｉを含む膜（例えば、Ｔｉ、ＴｉＮまたはＴｉＷ等）、またはＣｒ膜であることが好ましい。
図３〜図７を参照しつつ、本発明による電子装置の製造方法の第１実施形態として、電子装置１の製造方法を説明する。詳細な説明に先立って、図３（ａ）〜図３（ｅ）を用いて、本製造方法の概要を説明する。まず、図３（ａ）に示すように、支持基板９０上に配線層１０を形成する（第１配線層形成工程）。支持基板９０としては、シリコン基板、セラミック基板、ガラス基板または金属基板等を用いることができる。
次に、図３（ｂ）に示すように、配線層１０上にＩＣチップ３２，３６を載置する（電子部品載置工程）。さらに、図３（ｃ）に示すように、ＩＣチップ３２，３６を覆うように、配線層１０上に封止樹脂５２を形成する（封止樹脂形成工程）。続いて、図３（ｄ）に示すように、支持基板９０を除去する（支持基板除去工程）。その後、図３（ｅ）に示すように、配線層１０の下面上に、配線層２０を形成する（第２配線層形成工程）。最後に、図示を省略するが、半田ボール６０を形成することにより、図１に示す電子装置１を得る。
続いて、図４〜図７を用いて、本製造方法を詳細に説明する。まず、支持基板９０上に絶縁樹脂１４を形成し、その中にビアプラグ１２を形成する。その後、絶縁樹脂１４上に導体配線１６を形成する（図４（ａ））。次に、導体配線１６上にＩＣチップ３２，３６をフリップチップ実装する（図４（ｂ））。続いて、ＩＣチップ３２，３６を覆うように、配線層１０上に封止樹脂５２を形成する。封止樹脂５２の形成は、例えば、モールド成型、印刷法またはポッティング法により行うことができる（図５（ａ））。その後、支持基板９０を除去することにより、配線層１０の下面を露出させる（図５（ｂ））。
次に、配線層１０の下面上に、当該配線層１０より外側まで延在するように絶縁樹脂２４を形成する。このとき、絶縁樹脂２４として、例えば絶縁フィルムを用いることができる。続いて、絶縁樹脂２４の配線層１０よりも外側の部分上に、ＩＣチップ４２および受動部品４４を実装する。その後、ＩＣチップ４２を覆うように封止樹脂５４を形成する（図６（ａ））。次に、絶縁樹脂２４の上記外側の部分上の隙間を埋めるように、樹脂５６を形成する。これにより、受動部品４４が樹脂５６で覆われる（図６（ｂ））。
次に、ビアプラグ１２に接続されるように、絶縁樹脂２４中にビアプラグ２２を形成する。その後、絶縁樹脂２４上に、ビルドアップ配線層を形成する。例えば、エポキシ樹脂等の絶縁樹脂層中に、セミアディティブ法による導体配線２６、およびレーザ加工によるビアプラグ２８を交互に形成すればよい。これにより、配線層２０が形成される（図７）。その後、ソルダーレジスト６２および半田ボール６０を形成することにより、図１の電子装置１が得られる。なお、配線層２０の形成は、予め形成した多層配線層を配線層２０として配線層１０の下面に接着することにより行ってもよい。
以上の説明から明らかなように、配線層１０，２０のビルドアップ方向は、それぞれ各図中の上向きおよび下向きである。これに伴い、上述したとおり、ビアプラグ１２のＩＣチップ３２，３６側の端面は配線層２０側の端面よりも面積が大きく、ビアプラグ２２の半田ボール６０側の端面は配線層１０側の端面よりも面積が大きくなっている。
本実施形態の効果を説明する。上記製造方法においては、ＩＣチップ３２，３６が載置される配線層１０を支持基板９０上に形成する一方で、配線層２０を支持基板９０の除去後に形成している。これにより、絶縁樹脂２４として、絶縁樹脂１４よりも熱分解温度が低い樹脂を用いることができないという制約から免れることができる。したがって、絶縁樹脂１４としては微細加工に適した樹脂を用い、一方で絶縁樹脂２４としては比較的安価な樹脂を用いることが可能となる。これにより、低コストながらも、配線層１０とＩＣチップ３２，３６との微細な接続を得られる電子装置１の製造方法が実現されている。
さらに、配線層２０が配線層１０より外側まで延在している。これにより、配線層１０の面積を小さく抑えつつ、半田ボール６０が設けられる面（すなわち配線層２０の下面）の面積を充分に大きくできる。このため、コストの増大を招くことなく、電子装置１を他の電子装置やマザーボード等に容易に実装することができる。これに対して、配線層１０および配線層２０の面積が互いに等しい場合に、実装容易性を高めるべく配線層２０の面積を大きくしようとすれば、それに伴って配線層１０の面積も大きくせざるを得ない。すると、配線層１０には微細加工に適した比較的高価な樹脂が用いられるため、電子装置１の製造コストが増大してしまう。一方、低コスト化を図るべく配線層１０の面積を小さくすれば、配線層２０の面積も小さくなり、実装容易性が損なわれてしまう。本実施形態によれば、かかるディレンマを解消し、低コストおよび実装容易性を両立させることができる。
剛性の高い支持基板９０上にて導体配線１６の配線パターンを形成しているので、微細な導体配線１６を得ることができる。また、支持基板９０上で配線層１０とＩＣチップ３２，３６とを接合しているので、配線層１０とＩＣチップ３２，３６とを微細ピッチでバンプ接続することができる。このことは、配線層数の減少、およびＩＣチップ３２，３６のサイズの縮小につながる。
さらに、支持基板９０を除去した後に配線層２０を形成しているので、配線層２０を構成する絶縁樹脂２４を絶縁樹脂１４に比べて厚く形成することができる。これにより、絶縁樹脂２４の応力緩和機能が高まり、電子装置１の信頼性向上につながる。
第２配線層形成工程においては、第１配線層形成工程において形成される配線層１０を構成する絶縁樹脂１４よりも熱分解温度が低い樹脂が、配線層２０を構成する絶縁樹脂２４として用いられている。これにより、配線層２０を配線層１０上に好適に形成することができる。
電子装置１においては、配線層２０を構成する絶縁樹脂２４として、配線層１０を構成する絶縁樹脂１４よりも熱分解温度が低い樹脂を用いることができる。したがって、絶縁樹脂１４としては微細加工に適した樹脂を用い、一方で絶縁樹脂２４としては比較的安価な樹脂を用いることが可能となる。これにより、低コストながらも、配線層１０とＩＣチップ３２，３６との微細な接続を得られる電子装置１が実現されている。
さらに、電子装置１においては、配線層１０と配線層２０とが直接に接しており、これらの層の間にコア層が設けられていない。コア層に形成されるビアプラグは、一般に、通常の配線層に形成されるビアプラグに比べると微細化するのが困難であるため、電子装置全体の微細化を妨げてしまうという問題がある。この点、電子装置１においては、コア層が設けられていないため、かかる問題は生じない。
ＩＣチップ３２，３６を覆うように封止樹脂５２が設けられている。これにより、支持基板９０が除去された後も配線体の形状を保持することができる。このため、半田ボール６０について高いコプラナリティが得られる。特に本実施形態においては、配線層２０の配線層１０よりも外側の部分上にも、樹脂５６が形成されている。これにより、かかる効果が一層高められている。
支持基板９０としてシリコン基板を用いた場合、絶縁基板を用いる場合に比して、熱膨張の影響を小さく抑えることができる。これにより、配線層１０とＩＣチップ３２，３６との接続を一層微細化することができる。
絶縁樹脂１４としてポリイミド樹脂、ＰＢＯ樹脂、ＢＣＢ樹脂またはカルド樹脂を用いた場合、微細加工に適した絶縁樹脂１４が実現される。また、絶縁樹脂２４としてエポキシ樹脂を用いた場合、低コストで絶縁樹脂２４を得ることができる。
ビアプラグ２２を覆うように密着金属膜７２が設けられている（図２参照）。これにより、ビアプラグ２２と絶縁樹脂２４との間で強固な結合が得られる。また、導体配線１６のビアプラグ１２に接する面上に密着金属膜７４が設けられている（図２参照）。これにより、導体配線１６と絶縁樹脂１４との間で強固な結合が得られる。これらは、電子装置１の信頼性の向上に寄与する。密着金属膜７２，７４がＴｉを含んでいるか、Ｃｒからなる場合、樹脂に対する特に高い密着性を得ることができる。
配線層２０のうち配線層１０よりも外側の部分上に、ＩＣチップ４２および受動部品４４が載置されている。これにより、電子装置１の一層の高機能化・高性能化を図ることができる。
（第２実施形態）
図８は、本発明による電子装置の第２実施形態を示す断面図である。電子装置２は、配線層１０（第１の配線層）、および配線層８０（第２の配線層）を備えている。配線層１０の構成は、図１で説明したものと同様である。
配線層８０は、配線層１０の下面上に形成され、配線層１０より外側まで延在している。この配線層８０は、ソルダーレジスト８４と、その中に形成された導体配線８６とを有している。ソルダーレジスト８４としては、絶縁樹脂１４よりも熱分解温度が低い樹脂が用いられる。この配線層８０中には、ビアプラグ８２（第２の導電プラグ）が形成されている。このビアプラグ８２は、半田ボール６０の一部分、具体的には半田ボール６０のうちソルダーレジスト８４中に埋没している部分に相当する。図からわかるように、ビアプラグ８２は、配線層１０に近づくにつれて径が小さくなるテーパ状をしている。したがって、ビアプラグ８２の配線層１０側の端面の面積は、その反対側の端面の面積よりも小さい。
さらに、配線層１０の下面にＩＣチップ９２がフリップチップ実装されている。つまり、当該下面にバンプ９３を介してＩＣチップ９２が接続され、配線層１０とＩＣチップ９２との間の間隙にアンダーフィル樹脂９４が充填されている。
配線層８０のうち配線層１０よりも外側の部分上には、樹脂５６が形成されている。本実施形態において樹脂５６は、封止樹脂５２の側面および上面の双方を覆っている。
図９〜図１２を参照しつつ、本発明による電子装置の製造方法の第２実施形態として、電子装置２の製造方法を説明する。まず、支持基板９０上に絶縁樹脂１４、ビアプラグ１２および導体配線１６を形成する（図９（ａ））。続いて、導体配線１６上にＩＣチップ３２，３６をフリップチップ実装する（図９（ｂ））。
次に、ＩＣチップ３２，３６を覆うように、配線層１０上に封止樹脂５２を形成する（図１０（ａ））。その後、支持基板９０を除去することにより、配線層１０の下面を露出させる（図１０（ｂ））。続いて、配線層１０の下面上に、当該配線層１０より外側まで延在するように支持シート９１を形成する（図１０（ｃ））。
次に、封止樹脂５２を覆うようにして、支持シート９１の配線層１０よりも外側の部分上に樹脂５６を形成する（図１１（ａ））。その後、支持シート９１を剥離する（図１１（ｂ））。次に、配線層１０の下面上に導体配線８６を形成した後、それを覆うようにソルダーレジスト８４を形成する。さらに、ソルダーレジスト８４をパターニングし、半田ボール６０が形成される部分およびＩＣチップ９２が実装される部分を開口する（図１２（ａ））。これにより、配線層８０が形成される。続いて、配線層１０の下面にＩＣチップ９２をフリップチップ実装する（図１２（ｂ））。その後、半田ボール６０を形成することにより、図８の電子装置２が得られる。
本実施形態は、上述した第１実施形態が奏する効果に加えて、以下の効果を奏することができる。配線層８０を構成する樹脂としてソルダーレジスト８４が用いられているため、電子装置２の一層の低コスト化を図ることができる。さらに、配線層１０の上面だけでなく下面にも電子部品（ＩＣチップ９２）が実装されている。これにより、電子装置２の一層の高機能化・高性能化を図ることができる。
（第３実施形態）
図１３は、本発明による電子装置の第３実施形態を示す断面図である。電子装置３は、配線層１０、および配線層８０を備えている。電子装置３は、配線層８０が多層配線構造を有している点で、図８の電子装置２と相違する。本実施形態において配線層８０は、配線層１０の下面上に設けられた絶縁樹脂８４ａと、その上に設けられたソルダーレジスト８４ｂとを含んでいる。
本実施形態の配線層８０中には、複数の層に設けられた導体配線８６と、導体配線８６に接続されたビアプラグ８３（第２の導電プラグ）とが形成されている。図からわかるように、ビアプラグ８３は、配線層１０に近づくにつれて径が小さくなるテーパ状をしている。したがって、ビアプラグ８３の配線層１０側の端面の面積は、その反対側の端面の面積よりも小さい。また、電子装置２においてはバンプ９３が直接にビアプラグ１２に接続されていたのに対し、この電子装置３においては、バンプ９３が導体配線８６（およびビアプラグ８３）を介してビアプラグ１２に接続されている。電子装置３のその他の構成は、電子装置２と同様である。
図１４（ａ）および図１４（ｂ）を参照しつつ、本発明による電子装置の製造方法の第３実施形態として、電子装置３の製造方法を説明する。まず、図９〜図１１で説明したのと同様にして、図１１（ｂ）に示す構造体を準備する。
次に、ビアプラグ１２に接続されるように、配線層１０の下面上に１層目の導体配線８６を形成する。その後、それを覆うように絶縁樹脂８４ａを形成する。さらに、絶縁樹脂８４ａ中に、導体配線８６に接続されるようにビアプラグ８３を形成する。続いて、ビアプラグ８３に接続されるように、絶縁樹脂８４ａ上に２層目の導体配線８６を形成する。その後、それを覆うようにソルダーレジスト８４ｂを形成する。
次に、ソルダーレジスト８４ｂをパターニングし、半田ボール６０が形成される部分およびＩＣチップ９２が実装される部分を開口する（図１４（ａ））。これにより、配線層８０が形成される。続いて、絶縁樹脂８４ａ上にＩＣチップ９２をフリップチップ実装する（図１４（ｂ））。その後、半田ボール６０を形成することにより、図１３の電子装置３が得られる。本実施形態においても、第２実施形態と同様の効果が奏される。
本発明による電子装置およびその製造方法は、上記実施形態に限定されるものではなく、様々な変形が可能である。例えば、上記実施形態においては配線層１０の上面または下面に載置される電子部品としてＩＣチップを例示したが、当該電子部品はコンデンサ等の受動部品であってもよい。また、電子装置に電子部品を設けることは必須ではない。
上記実施形態においては電子装置に半田ボールが設けられた例を示したが、半田ボールを設けることは必須ではない。半田ボールが設けられていない場合、導体配線のランド部分が外部電極端子に相当する。図１の電子装置１を例にとると、導体配線２６のうち半田ボール６０が接続されている部分がランド部分である。
また、第２の配線層は、第１の配線層の周囲の全体からはみ出していてもよいし、一部のみからはみ出していてもよい。前者の例を図１５に、後者の例を図１６（ａ）〜図１６（ｃ）に示す。これらの平面図においては、第１および第２の配線層の外周をそれぞれ線Ｌ１，Ｌ２で示し、両配線層が重なった部分に斜線を付している。図１５では第１の配線層の４辺の全てから第２の配線層がはみ出している。一方、図１６（ａ）、図１６（ｂ）および図１６（ｃ）では、それぞれ第１の配線層の３辺、２辺および１辺から第２の配線層がはみ出している。
本発明による電子装置の第１実施形態を示す断面図である。 第１の配線層と第２の配線層との界面付近の構造の一例を説明するための断面図である。 （ａ）〜（ｅ）は、本発明による電子装置の製造方法の第１実施形態の概要を示す工程図である。 （ａ）および（ｂ）は、本発明による電子装置の製造方法の第１実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による電子装置の製造方法の第１実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による電子装置の製造方法の第１実施形態を示す工程図である。 本発明による電子装置の製造方法の第１実施形態を示す工程図である。 本発明による電子装置の第２実施形態を示す断面図である。 （ａ）および（ｂ）は、本発明による電子装置の製造方法の第２実施形態を示す工程図である。 （ａ）〜（ｃ）は、本発明による電子装置の製造方法の第２実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による電子装置の製造方法の第２実施形態を示す工程図である。 （ａ）および（ｂ）は、本発明による電子装置の製造方法の第２実施形態を示す工程図である。 本発明による電子装置の第３実施形態を示す断面図である。 （ａ）および（ｂ）は、本発明による電子装置の製造方法の第３実施形態を示す工程図である。 実施形態の変形例を説明するための平面図である。 （ａ）〜（ｃ）は、実施形態の変形例を説明するための平面図である。
符号の説明
１ 電子装置
２ 電子装置
１０ 配線層
１２ ビアプラグ
１４ 絶縁樹脂
１６ 導体配線
２０ 配線層
２２ ビアプラグ
２４ 絶縁樹脂
２６ 導体配線
２８ ビアプラグ
３２ ＩＣチップ
３３ バンプ
３４ アンダーフィル樹脂
３６ ＩＣチップ
３７ バンプ
３８ アンダーフィル樹脂
４２ ＩＣチップ
４４ 受動部品
５２ 封止樹脂
５４ 封止樹脂
５６ 樹脂
６０ 半田ボール
６２ ソルダーレジスト
７２ 密着金属膜
８０ 配線層
８２ ビアプラグ
８４ ソルダーレジスト
８４ａ 絶縁樹脂
８４ｂ ソルダーレジスト
８６ 導体配線
９０ 支持基板
９１ 支持シート
９２ ＩＣチップ
９３ バンプ
９４ アンダーフィル樹脂

Claims (21)

  1. 支持基板上に第１の配線層を形成する第１配線層形成工程と、
    前記支持基板を除去する支持基板除去工程と、
    前記支持基板除去工程よりも後に、前記第１の配線層の前記支持基板が設けられていた面上に、前記第１の配線層より外側まで延在する第２の配線層を形成する第２配線層形成工程と、
    を含むことを特徴とする電子装置の製造方法。
  2. 請求項１に記載の電子装置の製造方法において、
    前記支持基板除去工程よりも前に、前記第１の配線層上に電子部品を載置する電子部品載置工程を含む、電子装置の製造方法。
  3. 請求項２に記載の電子装置の製造方法において、
    前記電子部品載置工程においては複数の前記電子部品を載置する、電子装置の製造方法。
  4. 請求項１乃至３いずれかに記載の電子装置の製造方法において、
    前記電子部品載置工程と前記支持基板除去工程との間に、前記電子部品を覆うように前記第１の配線層上に封止樹脂を形成する封止樹脂形成工程を含む、電子装置の製造方法。
  5. 請求項１乃至４いずれかに記載の電子装置の製造方法において、
    前記第２配線層形成工程においては、前記第１配線層形成工程において形成された前記第１の配線層を構成する樹脂よりも熱分解温度が低い樹脂を、前記第２の配線層を構成する樹脂として用いる、電子装置の製造方法。
  6. 請求項１乃至５いずれかに記載の電子装置の製造方法において、
    前記第１配線層形成工程は、第１の導電プラグを形成する第１導電プラグ形成工程を含み、
    前記第２配線層形成工程は、前記第１の導電プラグに接続されるように第２の導電プラグを形成する第２導電プラグ形成工程を含む、電子装置の製造方法。
  7. 請求項１乃至６いずれかに記載の電子装置の製造方法において、
    前記支持基板はシリコン基板である、電子装置の製造方法。
  8. 請求項１乃至７いずれかに記載の電子装置の製造方法において、
    前記第２の配線層のうち前記第１の配線層よりも外側の部分上に、第２の電子部品を載置する工程を含む、電子装置の製造方法。
  9. 請求項１乃至８いずれかに記載の電子装置の製造方法において、
    前記第２の配線層のうち前記第１の配線層よりも外側の部分上に、樹脂を形成する工程を含む、電子装置の製造方法。
  10. 第１の配線層と、
    前記第１の配線層上に設けられ、前記第１の配線層より外側まで延在する第２の配線層と、
    を備えることを特徴とする電子装置。
  11. 請求項１０に記載の電子装置において、
    前記第１の配線層の前記第２の配線層と反対側の面上に載置された電子部品を備える電子装置。
  12. 請求項１１に記載の電子装置において、
    前記電子部品を覆うように前記第１の配線層上に設けられた封止樹脂を備える電子装置。
  13. 請求項１１または１２に記載の電子装置において、
    前記第１の配線層の前記第２の配線層と反対側の面上には、複数の前記電子部品が載置されている電子装置。
  14. 請求項１０乃至１３いずれかに記載の電子装置において、
    前記第１の配線層を構成する樹脂は、前記第２の配線層を構成する樹脂よりも熱分解温度が高い電子装置。
  15. 請求項１０乃至１４いずれかに記載の電子装置において、
    前記第１の配線層中に設けられた第１の導電プラグと、
    前記第２の配線層中に設けられた第２の導電プラグと、を備え、
    前記第１の導電プラグの、前記第２の配線層側の端面は、その反対側の端面よりも面積が小さく、
    前記第２の導電プラグの、前記第１の配線層側の端面は、その反対側の端面よりも面積が小さい電子装置。
  16. 請求項１５に記載の電子装置において、
    前記第２の導電プラグを覆うように設けられた密着金属膜を備える電子装置。
  17. 請求項１６に記載の電子装置において、
    前記密着金属膜は、Ｔｉを含む金属膜、またはＣｒからなる金属膜である電子装置。
  18. 請求項１０乃至１７いずれかに記載の電子装置において、
    前記第１の配線層を構成する樹脂は、ポリイミド樹脂、ＰＢＯ樹脂、ＢＣＢ樹脂またはカルド樹脂であり、
    前記第２の配線層を構成する樹脂は、エポキシ樹脂である電子装置。
  19. 請求項１０乃至１８いずれかに記載の電子装置において、
    前記第２の配線層のうち前記第１の配線層よりも外側の部分上に載置された第２の電子部品を備える電子装置。
  20. 請求項１０乃至１９いずれかに記載の電子装置において、
    前記第２の配線層の前記外側の部分上に設けられた樹脂を備える電子装置。
  21. 請求項１０乃至２０いずれかに記載の電子装置において、
    前記電子部品は、ＩＣチップまたは受動部品である電子装置。
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US15/354,484 US9847325B2 (en) 2006-10-02 2016-11-17 Electronic device
US15/714,712 US10224318B2 (en) 2006-10-02 2017-09-25 Electronic device
US16/238,876 US10580763B2 (en) 2006-10-02 2019-01-03 Electronic device
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Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014049592A (ja) * 2012-08-31 2014-03-17 Renesas Electronics Corp 半導体装置の製造方法
JP2014216650A (ja) * 2013-04-23 2014-11-17 巨擘科技股▲ふん▼有限公司Ｐｒｉｎｃｏ Ｃｏｒｐ． 電気システム及びそのコアモジュール
US9129828B2 (en) 2012-09-14 2015-09-08 Renesas Electronics Corporation Semiconductor device with chip having a different number of front surface electrodes and back surface electrodes
JP2015188052A (ja) * 2014-03-14 2015-10-29 株式会社東芝 半導体装置及びその製造方法
KR20160122769A (ko) * 2014-02-14 2016-10-24 퀄컴 인코포레이티드 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스
JP2017507495A (ja) * 2014-03-04 2017-03-16 クアルコム，インコーポレイテッド 高密度インターコネクトおよび再分配層を備える集積デバイス
JP2017069524A (ja) * 2015-10-02 2017-04-06 新光電気工業株式会社 配線基板及びその製造方法
JP2018050077A (ja) * 2017-12-14 2018-03-29 ルネサスエレクトロニクス株式会社 電子装置
US10224318B2 (en) 2006-10-02 2019-03-05 Renesas Electronics Corporation Electronic device
WO2021038986A1 (ja) * 2019-08-29 2021-03-04 昭和電工マテリアルズ株式会社 電子部品装置を製造する方法、及び電子部品装置
JP2022140618A (ja) * 2018-01-04 2022-09-26 長瀬産業株式会社 電子装置及びその製造方法
JP7556505B2 (ja) 2020-12-25 2024-09-26 国立大学法人東京工業大学 半導体装置及びその製造方法

Families Citing this family (46)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4790297B2 (ja) * 2005-04-06 2011-10-12 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US7354862B2 (en) * 2005-04-18 2008-04-08 Intel Corporation Thin passivation layer on 3D devices
JP2008091639A (ja) * 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP2008294423A (ja) * 2007-04-24 2008-12-04 Nec Electronics Corp 半導体装置
US8062971B2 (en) * 2008-03-19 2011-11-22 Infineon Technologies Ag Dual damascene process
US7993941B2 (en) 2008-12-05 2011-08-09 Stats Chippac, Ltd. Semiconductor package and method of forming Z-direction conductive posts embedded in structurally protective encapsulant
US8354304B2 (en) 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
US8508045B2 (en) 2011-03-03 2013-08-13 Broadcom Corporation Package 3D interconnection and method of making same
US9064781B2 (en) * 2011-03-03 2015-06-23 Broadcom Corporation Package 3D interconnection and method of making same
US9698123B2 (en) * 2011-09-16 2017-07-04 Altera Corporation Apparatus for stacked electronic circuitry and associated methods
US9461143B2 (en) 2012-09-19 2016-10-04 Intel Corporation Gate contact structure over active gate and method to fabricate same
KR101411813B1 (ko) 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
US10128175B2 (en) * 2013-01-29 2018-11-13 Taiwan Semiconductor Manufacturing Company Packaging methods and packaged semiconductor devices
US9087777B2 (en) * 2013-03-14 2015-07-21 United Test And Assembly Center Ltd. Semiconductor packages and methods of packaging semiconductor devices
US9147663B2 (en) * 2013-05-28 2015-09-29 Intel Corporation Bridge interconnection with layered interconnect structures
US9177831B2 (en) * 2013-09-30 2015-11-03 Intel Corporation Die assembly on thin dielectric sheet
US9642259B2 (en) 2013-10-30 2017-05-02 Qualcomm Incorporated Embedded bridge structure in a substrate
KR20150104467A (ko) * 2014-03-05 2015-09-15 앰코 테크놀로지 코리아 주식회사 반도체 디바이스의 제조 방법 및 이에 따른 반도체 디바이스
TWI616979B (zh) * 2014-03-14 2018-03-01 Toshiba Memory Corp 半導體裝置及其製造方法
US9418877B2 (en) * 2014-05-05 2016-08-16 Qualcomm Incorporated Integrated device comprising high density interconnects in inorganic layers and redistribution layers in organic layers
WO2016006392A1 (ja) * 2014-07-09 2016-01-14 株式会社村田製作所 電子部品内蔵モジュール
TWI545997B (zh) * 2014-07-31 2016-08-11 恆勁科技股份有限公司 中介基板及其製法
TWI566348B (zh) * 2014-09-03 2017-01-11 矽品精密工業股份有限公司 封裝結構及其製法
US9659853B2 (en) * 2015-04-24 2017-05-23 Advanced Semiconductor Engineering, Inc. Double side via last method for double embedded patterned substrate
US9806058B2 (en) 2015-07-02 2017-10-31 Taiwan Semiconductor Manufacturing Company, Ltd. Chip package having die structures of different heights and method of forming same
US9553132B1 (en) 2015-09-09 2017-01-24 Kabushiki Kaisha Toshiba Semiconductor memory device
US10163871B2 (en) 2015-10-02 2018-12-25 Qualcomm Incorporated Integrated device comprising embedded package on package (PoP) device
US9947642B2 (en) 2015-10-02 2018-04-17 Qualcomm Incorporated Package-on-Package (PoP) device comprising a gap controller between integrated circuit (IC) packages
CN108352379B (zh) 2015-12-21 2022-05-17 英特尔公司 系统级封装装置以及用于形成系统级封装装置的方法
US9859258B2 (en) * 2016-05-17 2018-01-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and method of manufacture
US9972565B1 (en) 2016-06-07 2018-05-15 National Technology & Engineering Solutions Of Sandia, Llc Lateral vias for connections to buried microconductors
US10541226B2 (en) * 2016-07-29 2020-01-21 Taiwan Semiconductor Manufacturing Co., Ltd. Package structure and method of forming the same
KR102711053B1 (ko) 2016-10-04 2024-09-30 스카이워크스 솔루션즈, 인코포레이티드 오버몰드 구조체를 갖는 양면 라디오-주파수 패키지
JP2018073890A (ja) * 2016-10-25 2018-05-10 イビデン株式会社 プリント配線板およびプリント配線板の製造方法
JP2019054160A (ja) 2017-09-15 2019-04-04 東芝メモリ株式会社 半導体装置
KR101982056B1 (ko) * 2017-10-31 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지 모듈
US10957672B2 (en) * 2017-11-13 2021-03-23 Taiwan Semiconductor Manufacturing Company, Ltd. Package structure and method of manufacturing the same
US20190287872A1 (en) * 2018-03-19 2019-09-19 Intel Corporation Multi-use package architecture
US10510645B2 (en) * 2018-04-30 2019-12-17 Taiwan Semiconductor Manufacturing Company, Ltd. Planarizing RDLs in RDL-first processes through CMP process
KR102662556B1 (ko) 2018-11-29 2024-05-03 삼성전자주식회사 패키지 모듈
US11069605B2 (en) * 2019-04-30 2021-07-20 Advanced Semiconductor Engineering, Inc. Wiring structure having low and high density stacked structures
US11139268B2 (en) 2019-08-06 2021-10-05 Advanced Semiconductor Engineering, Inc. Semiconductor package structure and method of manufacturing the same
US11728282B2 (en) * 2019-10-17 2023-08-15 Advanced Semiconductor Engineering, Inc. Package structure, assembly structure and method for manufacturing the same
CN115699302A (zh) * 2020-07-23 2023-02-03 华为技术有限公司 一种芯片封装结构、电子设备
US11756886B2 (en) * 2020-12-08 2023-09-12 Intel Corporation Hybrid manufacturing of microeletronic assemblies with first and second integrated circuit structures
US11817442B2 (en) 2020-12-08 2023-11-14 Intel Corporation Hybrid manufacturing for integrated circuit devices and assemblies

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077134A (ja) * 1993-02-08 1995-01-10 General Electric Co <Ge> 集積回路モジュール
JP2001044280A (ja) * 1999-07-27 2001-02-16 Matsushita Electronics Industry Corp 多層配線構造及びその製造方法
JP2002343931A (ja) * 2001-05-17 2002-11-29 Hitachi Ltd 配線基板およびその製造方法、マルチチップモジュールおよびその製造方法並びにマルチチップモジュール実装構造体
JP2003163323A (ja) * 2001-11-27 2003-06-06 Sony Corp 回路モジュール及びその製造方法
JP2003179053A (ja) * 2001-12-13 2003-06-27 Semiconductor Leading Edge Technologies Inc 絶縁膜の形成方法および半導体装置

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS577147A (en) 1980-06-17 1982-01-14 Citizen Watch Co Ltd Mounting construction of semiconductor device
JPS5978590A (ja) 1982-10-28 1984-05-07 日立化成工業株式会社 チツプ部品搭載用基板
JP2740028B2 (ja) 1989-12-20 1998-04-15 株式会社東芝 多層印刷配線基板
JPH047147A (ja) 1990-04-24 1992-01-10 San Chem Kk 内装材
JP2996510B2 (ja) 1990-11-30 2000-01-11 株式会社日立製作所 電子回路基板
JPH06268101A (ja) 1993-03-17 1994-09-22 Hitachi Ltd 半導体装置及びその製造方法、電子装置、リ−ドフレ−ム並びに実装基板
US6204074B1 (en) * 1995-01-09 2001-03-20 International Business Machines Corporation Chip design process for wire bond and flip-chip package
JP2842378B2 (ja) 1996-05-31 1999-01-06 日本電気株式会社 電子回路基板の高密度実装構造
JPH11126978A (ja) 1997-10-24 1999-05-11 Kyocera Corp 多層配線基板
JP4013339B2 (ja) 1998-06-29 2007-11-28 株式会社デンソー バンプを有する電子部品の製造方法
JP2001024150A (ja) 1999-07-06 2001-01-26 Sony Corp 半導体装置
JP2001053413A (ja) 1999-08-16 2001-02-23 Sony Corp 電子部品内蔵基板および多層電子部品内蔵基板ならびにそれらの製造方法
JP2001102479A (ja) 1999-09-27 2001-04-13 Toshiba Corp 半導体集積回路装置およびその製造方法
KR100389925B1 (ko) * 2001-03-05 2003-07-04 삼성전자주식회사 반도체 메모리 소자 및 그의 제조 방법
JP4715014B2 (ja) 2001-04-09 2011-07-06 凸版印刷株式会社 多層配線基板及びその製造方法
US6831370B2 (en) * 2001-07-19 2004-12-14 Micron Technology, Inc. Method of using foamed insulators in three dimensional multichip structures
JP2003060031A (ja) * 2001-08-14 2003-02-28 Oki Electric Ind Co Ltd 半導体装置及びその製造方法。
US6861757B2 (en) * 2001-09-03 2005-03-01 Nec Corporation Interconnecting substrate for carrying semiconductor device, method of producing thereof and package of semiconductor device
JP3959264B2 (ja) * 2001-09-29 2007-08-15 株式会社東芝 積層型半導体装置
JP3861669B2 (ja) * 2001-11-22 2006-12-20 ソニー株式会社 マルチチップ回路モジュールの製造方法
JP2003204030A (ja) 2002-01-07 2003-07-18 Hitachi Ltd 半導体装置およびその製造方法
JP3773896B2 (ja) * 2002-02-15 2006-05-10 Ｎｅｃエレクトロニクス株式会社 半導体装置の製造方法
SG121707A1 (en) * 2002-03-04 2006-05-26 Micron Technology Inc Method and apparatus for flip-chip packaging providing testing capability
TWI256719B (en) * 2002-03-06 2006-06-11 Via Tech Inc Semiconductor device package module and manufacturing method thereof
JP2003264368A (ja) 2002-03-08 2003-09-19 Sony Corp 多層電気配線回路基板及びその製造方法
JP2003273317A (ja) 2002-03-19 2003-09-26 Nec Electronics Corp 半導体装置及びその製造方法
JP3925378B2 (ja) 2002-09-30 2007-06-06 ソニー株式会社 高周波モジュール装置の製造方法。
JP2004179295A (ja) 2002-11-26 2004-06-24 Hitachi Metals Ltd パッケージの製造方法
JP3950807B2 (ja) 2003-03-12 2007-08-01 アルプス電気株式会社 薄膜磁気ヘッド
JP2005072328A (ja) 2003-08-26 2005-03-17 Kyocera Corp 多層配線基板
CN1856875A (zh) 2003-09-24 2006-11-01 皇家飞利浦电子股份有限公司 半导体器件及其制造方法、识别标签和信息载体
JP2005109037A (ja) 2003-09-29 2005-04-21 Sanyo Electric Co Ltd 半導体装置
JP2005123542A (ja) * 2003-10-20 2005-05-12 Genusion:Kk 半導体装置のパッケージ構造およびパッケージ化方法
JP3896112B2 (ja) 2003-12-25 2007-03-22 エルピーダメモリ株式会社 半導体集積回路装置
JP4865197B2 (ja) 2004-06-30 2012-02-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP4343044B2 (ja) 2004-06-30 2009-10-14 新光電気工業株式会社 インターポーザ及びその製造方法並びに半導体装置
JP4003767B2 (ja) 2004-09-02 2007-11-07 株式会社トッパンＮｅｃサーキットソリューションズ 半導体装置、及び印刷配線板の製造方法
JP4016984B2 (ja) 2004-12-21 2007-12-05 セイコーエプソン株式会社 半導体装置、半導体装置の製造方法、回路基板、及び電子機器
JP2007081157A (ja) * 2005-09-14 2007-03-29 Shinko Electric Ind Co Ltd 多層配線基板及びその製造方法
JP2008091638A (ja) 2006-10-02 2008-04-17 Nec Electronics Corp 電子装置およびその製造方法
JP2016025198A (ja) 2014-07-18 2016-02-08 マイクロン テクノロジー， インク． 半導体装置の製造方法
US10373884B2 (en) 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH077134A (ja) * 1993-02-08 1995-01-10 General Electric Co <Ge> 集積回路モジュール
JP2001044280A (ja) * 1999-07-27 2001-02-16 Matsushita Electronics Industry Corp 多層配線構造及びその製造方法
JP2002343931A (ja) * 2001-05-17 2002-11-29 Hitachi Ltd 配線基板およびその製造方法、マルチチップモジュールおよびその製造方法並びにマルチチップモジュール実装構造体
JP2003163323A (ja) * 2001-11-27 2003-06-06 Sony Corp 回路モジュール及びその製造方法
JP2003179053A (ja) * 2001-12-13 2003-06-27 Semiconductor Leading Edge Technologies Inc 絶縁膜の形成方法および半導体装置

Cited By (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10580763B2 (en) 2006-10-02 2020-03-03 Renesas Electronics Corporation Electronic device
US10224318B2 (en) 2006-10-02 2019-03-05 Renesas Electronics Corporation Electronic device
US10879227B2 (en) 2006-10-02 2020-12-29 Renesas Electronics Corporation Electronic device
US9640414B2 (en) 2012-08-31 2017-05-02 Renesas Electronics Corporation Method of manufacturing semiconductor device
US9355869B2 (en) 2012-08-31 2016-05-31 Renesas Electronics Corporation Method of manufacturing semiconductor device
JP2014049592A (ja) * 2012-08-31 2014-03-17 Renesas Electronics Corp 半導体装置の製造方法
US9129828B2 (en) 2012-09-14 2015-09-08 Renesas Electronics Corporation Semiconductor device with chip having a different number of front surface electrodes and back surface electrodes
JP2014216650A (ja) * 2013-04-23 2014-11-17 巨擘科技股▲ふん▼有限公司Ｐｒｉｎｃｏ Ｃｏｒｐ． 電気システム及びそのコアモジュール
JP2017506001A (ja) * 2014-02-14 2017-02-23 クアルコム，インコーポレイテッド 再分配層上に積層ダイを備える集積デバイス
KR101872510B1 (ko) * 2014-02-14 2018-06-28 퀄컴 인코포레이티드 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스
KR20160122769A (ko) * 2014-02-14 2016-10-24 퀄컴 인코포레이티드 재배선 층들 상에 스택된 다이들을 포함하는 통합 디바이스
JP2017507495A (ja) * 2014-03-04 2017-03-16 クアルコム，インコーポレイテッド 高密度インターコネクトおよび再分配層を備える集積デバイス
JP2015188052A (ja) * 2014-03-14 2015-10-29 株式会社東芝 半導体装置及びその製造方法
JP2017069524A (ja) * 2015-10-02 2017-04-06 新光電気工業株式会社 配線基板及びその製造方法
JP2018050077A (ja) * 2017-12-14 2018-03-29 ルネサスエレクトロニクス株式会社 電子装置
JP2022140618A (ja) * 2018-01-04 2022-09-26 長瀬産業株式会社 電子装置及びその製造方法
JP7319436B2 (ja) 2018-01-04 2023-08-01 長瀬産業株式会社 電子装置及びその製造方法
WO2021038986A1 (ja) * 2019-08-29 2021-03-04 昭和電工マテリアルズ株式会社 電子部品装置を製造する方法、及び電子部品装置
JP6885527B1 (ja) * 2019-08-29 2021-06-16 昭和電工マテリアルズ株式会社 電子部品装置を製造する方法、及び電子部品装置
TWI839521B (zh) * 2019-08-29 2024-04-21 日商力森諾科股份有限公司 製造電子零件裝置的方法以及電子零件裝置
JP7556505B2 (ja) 2020-12-25 2024-09-26 国立大学法人東京工業大学 半導体装置及びその製造方法

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US8633591B2 (en) 2014-01-21

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