JP2003163323A - 回路モジュール及びその製造方法 - Google Patents
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Abstract
(57)【要約】
【課題】 層間ビアや配線パターンの微細化と全体の薄
型化を図り、半導体チップの配線長を短縮化して高速処
理化や信頼性の向上を図る。 【解決手段】 各単位配線層８〜１２が、感光性絶縁材
からなる絶縁層２４のビア１３と回路パターン２５の対
応部位に露光量を異にする第１の露光処理と第２の露光
処理との２段階露光処理と、露光部位を除去する現像処
理とを施した後に全面に導体層２８を形成しかつこの導
体層２８を絶縁層２４が露出するまで研磨して表面を平
坦化することにより、絶縁層２４内に微細かつ高密度の
ビア１３と回路パターン２５とを形成する。
型化を図り、半導体チップの配線長を短縮化して高速処
理化や信頼性の向上を図る。 【解決手段】 各単位配線層８〜１２が、感光性絶縁材
からなる絶縁層２４のビア１３と回路パターン２５の対
応部位に露光量を異にする第１の露光処理と第２の露光
処理との２段階露光処理と、露光部位を除去する現像処
理とを施した後に全面に導体層２８を形成しかつこの導
体層２８を絶縁層２４が露出するまで研磨して表面を平
坦化することにより、絶縁層２４内に微細かつ高密度の
ビア１３と回路パターン２５とを形成する。
Description
【０００１】
【発明の属する技術分野】本発明は、薄型化と高密度配
線化が図られた回路モジュール及びその製造方法に関す
る。
線化が図られた回路モジュール及びその製造方法に関す
る。
【０００２】
【従来の技術】例えばパーソナルコンピュータ、携帯電
話機、ビデオ機器、オーディオ機器等の各種デジタル電
子機器には、各種のＩＣ素子やＬＳＩ素子等の半導体チ
ップを搭載したマルチチップ回路モジュールが備えられ
ている。各種デジタル電子機器においては、回路パター
ンの微細化、ＩＣパッケージの小型化や集積規模の飛躍
的向上、多ピン化或いは実装方法の改善等によってマル
チチップ回路モジュールの小型化、高機能化が図られる
ことによって、小型軽量化或いは薄型化が図られるとと
もに高性能化、高機能化、多機能化、高速処理化等が図
られている。
話機、ビデオ機器、オーディオ機器等の各種デジタル電
子機器には、各種のＩＣ素子やＬＳＩ素子等の半導体チ
ップを搭載したマルチチップ回路モジュールが備えられ
ている。各種デジタル電子機器においては、回路パター
ンの微細化、ＩＣパッケージの小型化や集積規模の飛躍
的向上、多ピン化或いは実装方法の改善等によってマル
チチップ回路モジュールの小型化、高機能化が図られる
ことによって、小型軽量化或いは薄型化が図られるとと
もに高性能化、高機能化、多機能化、高速処理化等が図
られている。
【０００３】マルチチップ回路モジュールには、例えば
ロジック機能とメモリ機能或いはアナログ機能とデジタ
ル機能等のように異なる機能を混載したいわゆるシステ
ムＬＳＩを構成したものもある。マルチチップ回路モジ
ュールには、各プロセスの機能ブロックを個別の半導体
チップとして製造し、これら半導体チップを同一基板上
に実装したいわゆるマルチチップ回路モジュールを構成
したものもある。
ロジック機能とメモリ機能或いはアナログ機能とデジタ
ル機能等のように異なる機能を混載したいわゆるシステ
ムＬＳＩを構成したものもある。マルチチップ回路モジ
ュールには、各プロセスの機能ブロックを個別の半導体
チップとして製造し、これら半導体チップを同一基板上
に実装したいわゆるマルチチップ回路モジュールを構成
したものもある。
【０００４】ところで、マルチチップ回路モジュールに
おいては、さらに性能向上を図るためにはマイクロプロ
セッサやメモリチップ間の信号配線の高速化、高密度化
がネックとなっており、また配線遅延の問題に対する対
応も図らなければならない。マルチチップ回路モジュー
ルにおいては、各素子（チップ）内でＧＨｚを超えるク
ロック周波数の実現が図られても、チップ間での配線に
よる信号遅延や反射等の問題のためにクロック周波数を
一桁単位で下げなければならない。また、マルチチップ
回路モジュールにおいては、信号配線の高速化、高密度
化を図ることにより、例えば電磁妨害雑音（EMI:electo
romagnetic interfefence）や電磁整合（EMC:electorom
agnetic compatibility）の対策も必要となる。したが
って、マルチチップ回路モジュールにおいては、チップ
技術ばかりでなく、パッケージやボード等の実装技術を
含めたシステム技術として全体で高集積化や高性能化を
図る必要がある。
おいては、さらに性能向上を図るためにはマイクロプロ
セッサやメモリチップ間の信号配線の高速化、高密度化
がネックとなっており、また配線遅延の問題に対する対
応も図らなければならない。マルチチップ回路モジュー
ルにおいては、各素子（チップ）内でＧＨｚを超えるク
ロック周波数の実現が図られても、チップ間での配線に
よる信号遅延や反射等の問題のためにクロック周波数を
一桁単位で下げなければならない。また、マルチチップ
回路モジュールにおいては、信号配線の高速化、高密度
化を図ることにより、例えば電磁妨害雑音（EMI:electo
romagnetic interfefence）や電磁整合（EMC:electorom
agnetic compatibility）の対策も必要となる。したが
って、マルチチップ回路モジュールにおいては、チップ
技術ばかりでなく、パッケージやボード等の実装技術を
含めたシステム技術として全体で高集積化や高性能化を
図る必要がある。
【０００５】従来例として図３９に示したマルチチップ
回路モジュールは、インタポーザ１０１の主面１０１ａ
上に複数個の半導体チップ１０２Ａ、１０２Ｂを搭載し
てなるフリップチップ型のマルチチップ回路モジュール
１００である。マルチチップ回路モジュール１００は、
インタポーザ１０１の表裏主面１０１ａ、１０１ｂに図
示を省略するがそれぞれ適宜の回路パターンやランド、
入出力端子等が形成されている。マルチチップ回路モジ
ュール１００は、インタポーザ１０１の主面１０１ａに
各半導体チップ１０２を所定のランド１０３上にそれぞ
れフリップチップ接続して搭載するとともに、アンダフ
ィル１０４によって接続部位を被覆してなる。マルチチ
ップ回路モジュール１００には、インタポーザ１０１の
主面１０１ｂに形成したランドにそれぞれはんだボール
１０５が搭載されており、例えばマザー基板等に載置し
た状態でリフローはんだ処理を施してはんだボール１０
５を溶融・固化することにより実装される。
回路モジュールは、インタポーザ１０１の主面１０１ａ
上に複数個の半導体チップ１０２Ａ、１０２Ｂを搭載し
てなるフリップチップ型のマルチチップ回路モジュール
１００である。マルチチップ回路モジュール１００は、
インタポーザ１０１の表裏主面１０１ａ、１０１ｂに図
示を省略するがそれぞれ適宜の回路パターンやランド、
入出力端子等が形成されている。マルチチップ回路モジ
ュール１００は、インタポーザ１０１の主面１０１ａに
各半導体チップ１０２を所定のランド１０３上にそれぞ
れフリップチップ接続して搭載するとともに、アンダフ
ィル１０４によって接続部位を被覆してなる。マルチチ
ップ回路モジュール１００には、インタポーザ１０１の
主面１０１ｂに形成したランドにそれぞれはんだボール
１０５が搭載されており、例えばマザー基板等に載置し
た状態でリフローはんだ処理を施してはんだボール１０
５を溶融・固化することにより実装される。
【０００６】
【発明が解決しようとする課題】ところで、上述したよ
うに従来のマルチチップ回路モジュール１００は、複数
個の半導体チップ１０２がインタポーザ１０１の主面１
０１ａに横並び状態に配列して実装されるが、各半導体
チップ１０２間を接続する配線がインタポーザ１０１側
に形成される回路パターンによって制約を受ける。マル
チチップ回路モジュール１００は、装置の多機能化、高
速化等に伴って多くの半導体チップ１０２を備えるよう
になりますます多くの配線数が必要となっている。マル
チチップ回路モジュール１００は、一般的な基板製造技
術で製造されるインタポーザ１０１に形成する配線パス
のピッチが、製造条件等の制約によって最小でも約１０
０ｕｍ程度と大きいことから、複数の半導体チップ１０
２間で多くの接続を行う場合に大きな面積或いは多層化
されたインタポーザ１０１を必要とするといった問題が
あった。
うに従来のマルチチップ回路モジュール１００は、複数
個の半導体チップ１０２がインタポーザ１０１の主面１
０１ａに横並び状態に配列して実装されるが、各半導体
チップ１０２間を接続する配線がインタポーザ１０１側
に形成される回路パターンによって制約を受ける。マル
チチップ回路モジュール１００は、装置の多機能化、高
速化等に伴って多くの半導体チップ１０２を備えるよう
になりますます多くの配線数が必要となっている。マル
チチップ回路モジュール１００は、一般的な基板製造技
術で製造されるインタポーザ１０１に形成する配線パス
のピッチが、製造条件等の制約によって最小でも約１０
０ｕｍ程度と大きいことから、複数の半導体チップ１０
２間で多くの接続を行う場合に大きな面積或いは多層化
されたインタポーザ１０１を必要とするといった問題が
あった。
【０００７】マルチチップ回路モジュール１００におい
ては、多層化されたインタポーザ１０１を用いる場合
に、ビアを介しての層間接続や各半導体チップ１０２間
の接続が行われるが、加工条件からその孔径が最小でも
約５０ｕｍ程度であり、さらにランド径も最小で約５０
ｕｍ程度であるために大型のインタポーザ１０１を必要
とするといった問題があった。マルチチップ回路モジュ
ール１００は、このために各半導体チップ１０２間を接
続するインタポーザ１０１に形成される配線パスが長く
なるとともに多くのビアが形成され、Ｌ・Ｃ・Ｒ成分が
大きくなるといった問題があった。
ては、多層化されたインタポーザ１０１を用いる場合
に、ビアを介しての層間接続や各半導体チップ１０２間
の接続が行われるが、加工条件からその孔径が最小でも
約５０ｕｍ程度であり、さらにランド径も最小で約５０
ｕｍ程度であるために大型のインタポーザ１０１を必要
とするといった問題があった。マルチチップ回路モジュ
ール１００は、このために各半導体チップ１０２間を接
続するインタポーザ１０１に形成される配線パスが長く
なるとともに多くのビアが形成され、Ｌ・Ｃ・Ｒ成分が
大きくなるといった問題があった。
【０００８】マルチチップ回路モジュール１００は、イ
ンタポーザ１０１の一方主面に複数個の半導体チップ１
０２を実装するとともに、他方主面がマザー基板等に実
装するための実装面とされて多数個の接続用バンプが形
成される。したがって、マルチチップ回路モジュール１
００は、実装面側に半導体チップ１０２や他の電子部品
等が実装されない片面実装型として構成されるために、
半導体チップ１０２の周辺回路の取り込みや高密度実装
化が困難であるといった問題があった。
ンタポーザ１０１の一方主面に複数個の半導体チップ１
０２を実装するとともに、他方主面がマザー基板等に実
装するための実装面とされて多数個の接続用バンプが形
成される。したがって、マルチチップ回路モジュール１
００は、実装面側に半導体チップ１０２や他の電子部品
等が実装されない片面実装型として構成されるために、
半導体チップ１０２の周辺回路の取り込みや高密度実装
化が困難であるといった問題があった。
【０００９】したがって、本発明は、微細かつ高密度の
回路パターンを有する単位配線層が多層に積層形成され
るとともに、各単位配線層間を最短配線長を以って層間
接続することにより、高速処理化や信頼性の向上を図っ
た回路モジュール及びその製造方法を提供することを目
的に提案されたものである。
回路パターンを有する単位配線層が多層に積層形成され
るとともに、各単位配線層間を最短配線長を以って層間
接続することにより、高速処理化や信頼性の向上を図っ
た回路モジュール及びその製造方法を提供することを目
的に提案されたものである。
【００１０】
【課題を解決するための手段】上述した目的を達成する
本発明にかかる回路モジュールは、多数の単位配線層が
ビアホールを介して互いに層間接続されて積層されるこ
とにより構成された多層配線部の少なくともいずれか一
方の最外層単位配線層に半導体チップを実装してなる。
回路モジュールは、各単位配線層が、感光性絶縁樹脂材
からなる絶縁層に対して、ビアホール形成部位に絶縁層
を貫通する露光を行う第１の露光処理と回路パターン形
成部位に絶縁層の途中まで露光を行う第２の露光処理と
からなる２段階露光処理及び露光部位を除去する現像処
理とを有するホトリソグラフィ処理が施されてビアホー
ル形成部位に貫通孔が形成されるとともに回路パターン
形成部位に凹溝がパターン形成され、これら貫通孔と凹
溝の内部にも充填されるようにして主面全体に導体層が
形成されるとともにこの導体層が絶縁層の主面が露出す
るまで研磨されてなる。
本発明にかかる回路モジュールは、多数の単位配線層が
ビアホールを介して互いに層間接続されて積層されるこ
とにより構成された多層配線部の少なくともいずれか一
方の最外層単位配線層に半導体チップを実装してなる。
回路モジュールは、各単位配線層が、感光性絶縁樹脂材
からなる絶縁層に対して、ビアホール形成部位に絶縁層
を貫通する露光を行う第１の露光処理と回路パターン形
成部位に絶縁層の途中まで露光を行う第２の露光処理と
からなる２段階露光処理及び露光部位を除去する現像処
理とを有するホトリソグラフィ処理が施されてビアホー
ル形成部位に貫通孔が形成されるとともに回路パターン
形成部位に凹溝がパターン形成され、これら貫通孔と凹
溝の内部にも充填されるようにして主面全体に導体層が
形成されるとともにこの導体層が絶縁層の主面が露出す
るまで研磨されてなる。
【００１１】以上のように構成された本発明にかかる回
路モジュールによれば、絶縁層のビアホール形成部位と
回路パターン形成部位とに露光量を異にする第１の露光
処理と第２の露光処理との２段階露光処理と露光部位を
除去する現像処理とを施してパターン形成を行うととも
に、全面に導体層を形成しかつこの導体層が研磨される
ことによって絶縁層内に微細かつ高密度のビアホールと
回路パターンとが簡易な工程により形成される。回路モ
ジュールによれば、各単位配線層が、それぞれのビアホ
ールの開口導体部と回路パターンとが絶縁層の主面と同
一面を構成して平坦化されていることにより、より精密
に多層化されるとともに薄型化が図られた多層配線部が
形成される。回路モジュールによれば、多層配線部が各
単位配線層をビア−オン−ビア構造により互いに層間接
続して積層形成するとともに薄型化されている構造であ
ることから、大容量、高速、高密度バスの対応が図られ
るようになる。回路モジュールによれば、各単位配線層
が絶縁層に対して露光量を異にする２段階露光処理を施
してビアホールと回路パターンとを形成するようにした
ことから、高精度かつ微細なパターン形成が行われる。
路モジュールによれば、絶縁層のビアホール形成部位と
回路パターン形成部位とに露光量を異にする第１の露光
処理と第２の露光処理との２段階露光処理と露光部位を
除去する現像処理とを施してパターン形成を行うととも
に、全面に導体層を形成しかつこの導体層が研磨される
ことによって絶縁層内に微細かつ高密度のビアホールと
回路パターンとが簡易な工程により形成される。回路モ
ジュールによれば、各単位配線層が、それぞれのビアホ
ールの開口導体部と回路パターンとが絶縁層の主面と同
一面を構成して平坦化されていることにより、より精密
に多層化されるとともに薄型化が図られた多層配線部が
形成される。回路モジュールによれば、多層配線部が各
単位配線層をビア−オン−ビア構造により互いに層間接
続して積層形成するとともに薄型化されている構造であ
ることから、大容量、高速、高密度バスの対応が図られ
るようになる。回路モジュールによれば、各単位配線層
が絶縁層に対して露光量を異にする２段階露光処理を施
してビアホールと回路パターンとを形成するようにした
ことから、高精度かつ微細なパターン形成が行われる。
【００１２】また、上述した目的を達成する本発明にか
かる回路モジュールの製造方法は、平坦な主面を有する
ベース基板上にビアホールを介して互いに層間接続され
た単位配線層を多層に積層して多層配線部を形成し、こ
の多層配線部の少なくともいずれか一方の最外層単位配
線層に半導体チップを実装してなる回路モジュールを製
造する。回路モジュールの製造方法は、各単位配線層の
形成工程が、感光性絶縁樹脂材によって絶縁層を形成す
る工程と、絶縁層に対して貫通するに足る露光を行う第
１の露光処理と絶縁層の途中までを露光する第２の露光
処理とからなる２段階露光処理工程と、露光処理された
絶縁層を除去してビアホールを構成する貫通孔と回路パ
ターンを構成する凹溝とをパターン形成する現像工程
と、絶縁層に対して貫通孔と凹溝の内部にも充填される
ようにして主面全体に導体層を形成する工程と、導体層
に対して絶縁層の主面が露出するまで研磨することによ
りビアホールの開口導体部と回路パターンの導体部とが
絶縁層の主面と同一面を構成するように平坦化する工程
とからなる。回路モジュールの製造方法は、平坦化され
た下層単位配線層の主面上に各工程を経て上層単位配線
層を順次積層形成する工程とを経て多層配線部を形成
し、この多層配線部の最上層単位配線層上に少なくとも
１個以上の半導体チップを実装する工程とを有してな
る。
かる回路モジュールの製造方法は、平坦な主面を有する
ベース基板上にビアホールを介して互いに層間接続され
た単位配線層を多層に積層して多層配線部を形成し、こ
の多層配線部の少なくともいずれか一方の最外層単位配
線層に半導体チップを実装してなる回路モジュールを製
造する。回路モジュールの製造方法は、各単位配線層の
形成工程が、感光性絶縁樹脂材によって絶縁層を形成す
る工程と、絶縁層に対して貫通するに足る露光を行う第
１の露光処理と絶縁層の途中までを露光する第２の露光
処理とからなる２段階露光処理工程と、露光処理された
絶縁層を除去してビアホールを構成する貫通孔と回路パ
ターンを構成する凹溝とをパターン形成する現像工程
と、絶縁層に対して貫通孔と凹溝の内部にも充填される
ようにして主面全体に導体層を形成する工程と、導体層
に対して絶縁層の主面が露出するまで研磨することによ
りビアホールの開口導体部と回路パターンの導体部とが
絶縁層の主面と同一面を構成するように平坦化する工程
とからなる。回路モジュールの製造方法は、平坦化され
た下層単位配線層の主面上に各工程を経て上層単位配線
層を順次積層形成する工程とを経て多層配線部を形成
し、この多層配線部の最上層単位配線層上に少なくとも
１個以上の半導体チップを実装する工程とを有してな
る。
【００１３】以上の工程を有する本発明にかかる回路モ
ジュールの製造方法によれば、平坦面のベース基板上に
積層形成される各単位配線層が、絶縁層に対して２段階
露光処理を施すことにより絶縁層内に微細かつ高密度の
ビアホールと回路パターンとがパターン形成される。回
路モジュールの製造方法によれば、各単位配線層が表面
を平坦化されることにより、精密に多層化されるととも
にビア−オン−ビア構造が採用されて薄型化が図られた
多層配線部が形成される。したがって、回路モジュール
の製造方法によれば、多層配線部に実装された半導体チ
ップがこの多層配線部内に形成された微細で高密度の回
路パターンを介してビア−オン−ビア構造により最短で
接続されることによって伝送される信号の減衰が低減さ
れるとともに信号遅延が最小限とされた回路モジュール
を製造する。
ジュールの製造方法によれば、平坦面のベース基板上に
積層形成される各単位配線層が、絶縁層に対して２段階
露光処理を施すことにより絶縁層内に微細かつ高密度の
ビアホールと回路パターンとがパターン形成される。回
路モジュールの製造方法によれば、各単位配線層が表面
を平坦化されることにより、精密に多層化されるととも
にビア−オン−ビア構造が採用されて薄型化が図られた
多層配線部が形成される。したがって、回路モジュール
の製造方法によれば、多層配線部に実装された半導体チ
ップがこの多層配線部内に形成された微細で高密度の回
路パターンを介してビア−オン−ビア構造により最短で
接続されることによって伝送される信号の減衰が低減さ
れるとともに信号遅延が最小限とされた回路モジュール
を製造する。
【００１４】
【発明の実施の形態】以下、本発明の実施の形態につい
て、図面を参照して詳細に説明する。実施の形態として
示したマルチチップ回路モジュール（以下、単に回路モ
ジュールと略称する）１は、例えば情報通信機能やスト
レージ機能等を有して、パーソナルコンピュータ、携帯
電話機或いはオーディオ機器等の各種電子機器に搭載さ
れ、或いはオプションとして挿脱される超小型通信機能
モジュール体の高周波回路を構成する。回路モジュール
１は、詳細を省略するが、送受信信号からいったん中間
周波数に変換するようにしたスーパーへテロダイン方式
による高周波送受信回路部或いは中間周波数への変換を
行わずに情報信号の送受信を行うようにしたダイレクト
コンバージョン方式による高周波送受信回路部等が形成
されてなる。
て、図面を参照して詳細に説明する。実施の形態として
示したマルチチップ回路モジュール（以下、単に回路モ
ジュールと略称する）１は、例えば情報通信機能やスト
レージ機能等を有して、パーソナルコンピュータ、携帯
電話機或いはオーディオ機器等の各種電子機器に搭載さ
れ、或いはオプションとして挿脱される超小型通信機能
モジュール体の高周波回路を構成する。回路モジュール
１は、詳細を省略するが、送受信信号からいったん中間
周波数に変換するようにしたスーパーへテロダイン方式
による高周波送受信回路部或いは中間周波数への変換を
行わずに情報信号の送受信を行うようにしたダイレクト
コンバージョン方式による高周波送受信回路部等が形成
されてなる。
【００１５】回路モジュール１は、図１に示すように、
第１の主面２ａにインタポーザ３上に実装するための多
数個の実装用バンプ４が形成された多層配線部２と、こ
の多層配線部２の第２の主面２ｂに形成された多数個の
半導体実装用バンプ５を介して搭載された複数個（図で
は２個）の半導体チップ（ＬＳＩ）６Ａ、６Ｂと、これ
ら半導体チップ６を封止する封止樹脂層７とから構成さ
れる。回路モジュール１は、多層配線部２が、詳細を後
述する工程を経て第１層単位配線層８の主面上に第２層
単位配線層９を積層形成し、以下第２層単位配線層９の
主面上に第３層単位配線層１０乃至第５層単位配線層１
２が順次積層形成さることによって例えば５層構造によ
って構成されている。
第１の主面２ａにインタポーザ３上に実装するための多
数個の実装用バンプ４が形成された多層配線部２と、こ
の多層配線部２の第２の主面２ｂに形成された多数個の
半導体実装用バンプ５を介して搭載された複数個（図で
は２個）の半導体チップ（ＬＳＩ）６Ａ、６Ｂと、これ
ら半導体チップ６を封止する封止樹脂層７とから構成さ
れる。回路モジュール１は、多層配線部２が、詳細を後
述する工程を経て第１層単位配線層８の主面上に第２層
単位配線層９を積層形成し、以下第２層単位配線層９の
主面上に第３層単位配線層１０乃至第５層単位配線層１
２が順次積層形成さることによって例えば５層構造によ
って構成されている。
【００１６】回路モジュール１は、多層配線部２が、第
１層単位配線層８乃至第５層単位配線層１２の全層或い
は上下層や複数層を貫通する適宜のビア１３によって所
定の層間接続がなされている。回路モジュール１は、詳
細を後述するように多層配線部２の各単位配線層８乃至
１２に、下層単位配線層のビア上に上層単位配線層のビ
アを直接形成するいわゆるビア−オン−ビア（Via-on-V
ia）構造が備えられている。回路モジュール１は、イン
タポーザ３に実装されることによってこのインタポーザ
３側の回路部から多層配線部２に所定の信号や電源の供
給が行われる。
１層単位配線層８乃至第５層単位配線層１２の全層或い
は上下層や複数層を貫通する適宜のビア１３によって所
定の層間接続がなされている。回路モジュール１は、詳
細を後述するように多層配線部２の各単位配線層８乃至
１２に、下層単位配線層のビア上に上層単位配線層のビ
アを直接形成するいわゆるビア−オン−ビア（Via-on-V
ia）構造が備えられている。回路モジュール１は、イン
タポーザ３に実装されることによってこのインタポーザ
３側の回路部から多層配線部２に所定の信号や電源の供
給が行われる。
【００１７】したがって、回路モジュール１は、インタ
ポーザ３と多層配線部２の第２の主面２ｂ上に実装され
た各半導体チップ６とがビア１３を介して直接接続され
ることによって配線長の短縮化が図られてなる。回路モ
ジュール１は、インタポーザ３と各半導体チップ６との
間の伝送信号の減衰が低減されるとともに、信号遅延を
最小限とした接続が行われる。
ポーザ３と多層配線部２の第２の主面２ｂ上に実装され
た各半導体チップ６とがビア１３を介して直接接続され
ることによって配線長の短縮化が図られてなる。回路モ
ジュール１は、インタポーザ３と各半導体チップ６との
間の伝送信号の減衰が低減されるとともに、信号遅延を
最小限とした接続が行われる。
【００１８】回路モジュール１は、詳細を後述するよう
に半導体チップ６と封止樹脂層７とに研磨処理を施して
薄型化することにより、全体の薄型化が図られている。
回路モジュール１は、詳細を後述するように多層配線部
２が、平坦な主面を有する剥離層２１を設けた第１のベ
ース基板２０上に第１層単位配線層８乃至第５層単位配
線層１２が積層形成される。第１のベース基板２０は、
所定の工程を経た後に多層配線部２が剥離層２１を介し
て剥離される。第１のベース基板２０は、必要に応じて
再利用される。
に半導体チップ６と封止樹脂層７とに研磨処理を施して
薄型化することにより、全体の薄型化が図られている。
回路モジュール１は、詳細を後述するように多層配線部
２が、平坦な主面を有する剥離層２１を設けた第１のベ
ース基板２０上に第１層単位配線層８乃至第５層単位配
線層１２が積層形成される。第１のベース基板２０は、
所定の工程を経た後に多層配線部２が剥離層２１を介し
て剥離される。第１のベース基板２０は、必要に応じて
再利用される。
【００１９】回路モジュール１は、多層配線部２が、詳
細を後述するように第１層単位配線層８乃至第５層単位
配線層１２がそれぞれの主面に平坦化処理を施され、平
坦化された主面上に上層の単位配線層がそれぞれ積層形
成されてなる。したがって、回路モジュール１は、各単
位配線層がその回路パターンを高精度にかつ高密度化に
形成されるとともに、薄型化が図られてなる。回路モジ
ュール１は、多層配線部２が薄型化されることによっ
て、各半導体チップ６の配線長がさらに短縮化されてな
る。
細を後述するように第１層単位配線層８乃至第５層単位
配線層１２がそれぞれの主面に平坦化処理を施され、平
坦化された主面上に上層の単位配線層がそれぞれ積層形
成されてなる。したがって、回路モジュール１は、各単
位配線層がその回路パターンを高精度にかつ高密度化に
形成されるとともに、薄型化が図られてなる。回路モジ
ュール１は、多層配線部２が薄型化されることによっ
て、各半導体チップ６の配線長がさらに短縮化されてな
る。
【００２０】回路モジュール１には、多層配線部２内
に、薄膜技術や厚膜技術によってキャパシタ素子１４や
抵抗体素子１５或いはインダクタ素子１６が成膜形成さ
れてなる。キャパシタ素子１４は、例えばデカップリン
グキャパシタやＤＣカット用のキャパシタであり、タン
タルオキサイト（ＴａＯ）膜や窒化タンタル（ＴａＮ）
膜により構成される。抵抗体素子１５は、例えば終端抵
抗用の抵抗体であり、ＴａＮ膜により構成される。回路
モジュール１は、上述したように第１層単位配線層８乃
至第５層単位配線層１２がそれぞれ表面に平坦化処理を
施した下層の単位配線層上に積層形成されることから、
高精度のキャパシタ素子１４や抵抗体素子１５或いはイ
ンダクタ素子１６の形成が可能となる。回路モジュール
１は、従来チップ部品によって対応していたキャパシタ
や抵抗体或いはインダクタ素子等の受動素子を多層配線
部２内に薄膜形成することにより、極めて小型でかつ高
性能の受動素子の搭載が可能である。
に、薄膜技術や厚膜技術によってキャパシタ素子１４や
抵抗体素子１５或いはインダクタ素子１６が成膜形成さ
れてなる。キャパシタ素子１４は、例えばデカップリン
グキャパシタやＤＣカット用のキャパシタであり、タン
タルオキサイト（ＴａＯ）膜や窒化タンタル（ＴａＮ）
膜により構成される。抵抗体素子１５は、例えば終端抵
抗用の抵抗体であり、ＴａＮ膜により構成される。回路
モジュール１は、上述したように第１層単位配線層８乃
至第５層単位配線層１２がそれぞれ表面に平坦化処理を
施した下層の単位配線層上に積層形成されることから、
高精度のキャパシタ素子１４や抵抗体素子１５或いはイ
ンダクタ素子１６の形成が可能となる。回路モジュール
１は、従来チップ部品によって対応していたキャパシタ
や抵抗体或いはインダクタ素子等の受動素子を多層配線
部２内に薄膜形成することにより、極めて小型でかつ高
性能の受動素子の搭載が可能である。
【００２１】回路モジュール１は、詳細を後述するよう
に各単位配線層８乃至１２が、それぞれ絶縁層と、この
絶縁層に形成された上述した各受動素子を含む回路パタ
ーンとからなる。回路モジュール１は、回路パターンが
絶縁層上に導電性に優れたＣｕめっき処理を施して形成
されてなる。回路モジュール１は、各単位配線層８乃至
１２が、回路パターンの対応部位を微細な凹溝によって
形成した後に表面全体にＣｕめっき処理を施し、めっき
層とともに絶縁層を研磨して主面を平坦化してなる。各
単位配線層８乃至１２には、絶縁層の所定の位置に予め
ビアホールが形成されており、回路パターンの対応部位
と同時にＣｕめっき処理を施すことによってこれらビア
ホール内にもＣｕめっき層が形成されて層間接続用のビ
ア１３が形成される。
に各単位配線層８乃至１２が、それぞれ絶縁層と、この
絶縁層に形成された上述した各受動素子を含む回路パタ
ーンとからなる。回路モジュール１は、回路パターンが
絶縁層上に導電性に優れたＣｕめっき処理を施して形成
されてなる。回路モジュール１は、各単位配線層８乃至
１２が、回路パターンの対応部位を微細な凹溝によって
形成した後に表面全体にＣｕめっき処理を施し、めっき
層とともに絶縁層を研磨して主面を平坦化してなる。各
単位配線層８乃至１２には、絶縁層の所定の位置に予め
ビアホールが形成されており、回路パターンの対応部位
と同時にＣｕめっき処理を施すことによってこれらビア
ホール内にもＣｕめっき層が形成されて層間接続用のビ
ア１３が形成される。
【００２２】回路モジュール１は、詳細を後述するよう
に各単位配線層８乃至１２が、絶縁層に対してビアホー
ルに対応した貫通孔を形成するための露光量の多い第１
の露光処理と、回路パターンに対応した凹溝を形成する
するための露光量の少ない第２の露光処理とを有するホ
トリソグラフィ工程を経てパターン形成が行われる。回
路モジュール１は、各単位配線層８乃至１２が、絶縁層
に対してかかる２段階の露光処理を有するホトリソグラ
フィ工程を施した後に上述したＣｕめっき処理が施され
るとともに平坦化処理が施されて形成される。回路モジ
ュール１は、絶縁層に対して２段階露光処理を施してパ
ターン形成を行うことから、従来の開口マスクによるパ
ターニング工程とエッチング工程を経る方法と比較して
より高解像度の露光処理が施されて高精度の回路パター
ンやビアホールとが形成される。
に各単位配線層８乃至１２が、絶縁層に対してビアホー
ルに対応した貫通孔を形成するための露光量の多い第１
の露光処理と、回路パターンに対応した凹溝を形成する
するための露光量の少ない第２の露光処理とを有するホ
トリソグラフィ工程を経てパターン形成が行われる。回
路モジュール１は、各単位配線層８乃至１２が、絶縁層
に対してかかる２段階の露光処理を有するホトリソグラ
フィ工程を施した後に上述したＣｕめっき処理が施され
るとともに平坦化処理が施されて形成される。回路モジ
ュール１は、絶縁層に対して２段階露光処理を施してパ
ターン形成を行うことから、従来の開口マスクによるパ
ターニング工程とエッチング工程を経る方法と比較して
より高解像度の露光処理が施されて高精度の回路パター
ンやビアホールとが形成される。
【００２３】以上のように構成された回路モジュール１
は、第１のベース基板２０上に第１層単位配線層８乃至
第５層単位配線層１２を積層して上述した多層配線部２
を形成する多層配線部形成工程と、この多層配線部２上
に半導体チップ６を実装する半導体チップ実装工程と、
半導体チップ６を封止樹脂層７によって封止する封止樹
脂層形成工程とを経て製造される。さらに、回路モジュ
ール１は、半導体チップ６と封止樹脂層７とを同時に研
磨する研磨工程と、第１のベース基板２０から多層配線
部２を剥離する剥離工程とを経て製造される。
は、第１のベース基板２０上に第１層単位配線層８乃至
第５層単位配線層１２を積層して上述した多層配線部２
を形成する多層配線部形成工程と、この多層配線部２上
に半導体チップ６を実装する半導体チップ実装工程と、
半導体チップ６を封止樹脂層７によって封止する封止樹
脂層形成工程とを経て製造される。さらに、回路モジュ
ール１は、半導体チップ６と封止樹脂層７とを同時に研
磨する研磨工程と、第１のベース基板２０から多層配線
部２を剥離する剥離工程とを経て製造される。
【００２４】回路モジュール１は、第１のベース基板２
０の剥離工程の前工程として表面研磨された封止樹脂層
７上に第２のベース基板４０が接合され、この第２のベ
ース基板４０を支持基板として後処理工程が施される。
回路モジュール１は、詳細を後述する各工程を経て製造
されることにより、従来の配線基板の製造工程に採用さ
れる印刷法や湿式エッチング法等と比較して面積サイズ
を約１／１０程度まで縮小することが可能とされるとと
もに、使用限界周波数帯域を２０ＧＨｚまで高めた高周
波回路の製造を可能とする。
０の剥離工程の前工程として表面研磨された封止樹脂層
７上に第２のベース基板４０が接合され、この第２のベ
ース基板４０を支持基板として後処理工程が施される。
回路モジュール１は、詳細を後述する各工程を経て製造
されることにより、従来の配線基板の製造工程に採用さ
れる印刷法や湿式エッチング法等と比較して面積サイズ
を約１／１０程度まで縮小することが可能とされるとと
もに、使用限界周波数帯域を２０ＧＨｚまで高めた高周
波回路の製造を可能とする。
【００２５】回路モジュール１は、多層配線部２を構成
する第１層単位配線層８乃至第５層単位配線層１２が例
えば５μｍ程度の厚みを以って形成することが可能であ
ることから、多層配線部２の全体の厚みも数十μｍ程度
までに押さえることが可能となる。回路モジュール１
は、半導体チップ６も精密かつ最大限に研磨して１００
μｍ程度の厚みとすることが可能であることから、大幅
な薄型化が図られるようになる。回路モジュール１は、
後述するように絶縁層に対して２段階露光処理を有する
ホトリソグラフィ工程を経てパターン形成が行われる。
回路モジュール１は、ビア径も数μｍと微小かつ精密に
形成することが可能であるとともに、回路パターンもピ
ッチを数μｍレベルと非常に微細に形成することが可能
である。回路モジュール１は、平坦化されて多層に形成
された第１層単位配線層８乃至第５層単位配線層１２を
備えることで、例えば上下層をグランドで挟まれたマイ
クロストリップラインを形成する等のインピーダンス制
御された回路パターンを容易に形成することが可能であ
る。
する第１層単位配線層８乃至第５層単位配線層１２が例
えば５μｍ程度の厚みを以って形成することが可能であ
ることから、多層配線部２の全体の厚みも数十μｍ程度
までに押さえることが可能となる。回路モジュール１
は、半導体チップ６も精密かつ最大限に研磨して１００
μｍ程度の厚みとすることが可能であることから、大幅
な薄型化が図られるようになる。回路モジュール１は、
後述するように絶縁層に対して２段階露光処理を有する
ホトリソグラフィ工程を経てパターン形成が行われる。
回路モジュール１は、ビア径も数μｍと微小かつ精密に
形成することが可能であるとともに、回路パターンもピ
ッチを数μｍレベルと非常に微細に形成することが可能
である。回路モジュール１は、平坦化されて多層に形成
された第１層単位配線層８乃至第５層単位配線層１２を
備えることで、例えば上下層をグランドで挟まれたマイ
クロストリップラインを形成する等のインピーダンス制
御された回路パターンを容易に形成することが可能であ
る。
【００２６】回路モジュール１の製造工程においては、
図２に示した第１のベース基板２０が供給される。第１
のベース基板２０は、絶縁特性、耐熱特性或いは耐薬品
特性を有し、高精度の平坦面の形成が可能であるととも
に機械的剛性を有する例えばＳｉ基板やガラス基板、石
英基板等の基板材によって形成される。第１のベース基
板２０は、かかる基板材を用いることによって、後述す
るスパッタリング処理時の表面温度の上昇に対して熱変
化が抑制され、またリソグラフ処理時の焦点深度の保
持、マスキングのコンタクトアライメント特性の向上が
図られるようにして高精度の回路モジュール１が製造さ
れるようにする。なお、第１のベース基板２０は、上述
した基板材ばかりでなく平坦化処理を施された他の適宜
の基板材を用いてもよい。
図２に示した第１のベース基板２０が供給される。第１
のベース基板２０は、絶縁特性、耐熱特性或いは耐薬品
特性を有し、高精度の平坦面の形成が可能であるととも
に機械的剛性を有する例えばＳｉ基板やガラス基板、石
英基板等の基板材によって形成される。第１のベース基
板２０は、かかる基板材を用いることによって、後述す
るスパッタリング処理時の表面温度の上昇に対して熱変
化が抑制され、またリソグラフ処理時の焦点深度の保
持、マスキングのコンタクトアライメント特性の向上が
図られるようにして高精度の回路モジュール１が製造さ
れるようにする。なお、第１のベース基板２０は、上述
した基板材ばかりでなく平坦化処理を施された他の適宜
の基板材を用いてもよい。
【００２７】第１のベース基板２０は、研磨処理を施し
て主面２０ａが高精度の平坦面として構成されてなり、
この主面２０ａ上に剥離層２１が成膜形成される。剥離
層２１は、例えばスパッタリング法や化学蒸着法（CVD:
Chemical Vapor Deposition）等によって第１のベース
基板２０の主面２０ａ上に１０００Å程度の均一な厚み
を有して全面に亘って形成された銅やアルミニウム等の
金属薄膜層２２と、この金属薄膜層２２上に例えばスピ
ンコート法等によって１ｕｍ〜２ｕｍ程度の厚みを有し
て全面に亘って形成されたポリイミド樹脂等の樹脂薄膜
層２３からなる。剥離層２１は、後述する剥離工程にお
いて、第１層単位配線層８を剥離面として多層配線部２
が第１のベース基板２０から剥離されるようにする。
て主面２０ａが高精度の平坦面として構成されてなり、
この主面２０ａ上に剥離層２１が成膜形成される。剥離
層２１は、例えばスパッタリング法や化学蒸着法（CVD:
Chemical Vapor Deposition）等によって第１のベース
基板２０の主面２０ａ上に１０００Å程度の均一な厚み
を有して全面に亘って形成された銅やアルミニウム等の
金属薄膜層２２と、この金属薄膜層２２上に例えばスピ
ンコート法等によって１ｕｍ〜２ｕｍ程度の厚みを有し
て全面に亘って形成されたポリイミド樹脂等の樹脂薄膜
層２３からなる。剥離層２１は、後述する剥離工程にお
いて、第１層単位配線層８を剥離面として多層配線部２
が第１のベース基板２０から剥離されるようにする。
【００２８】第１層単位配線層８の製造工程は、図３に
示すように第１のベース基板２０の剥離層２１上に第１
の絶縁層２４を成膜形成する工程を第１の工程とする。
絶縁層２４は、ポジ型感光性樹脂材が用いられ、塗布均
一性、厚み制御性を保持することが可能な例えばスピン
コート法、カーテンコート法、ロールコート法或いはデ
ィップコート法等によって剥離層２１上に全面に亘って
成膜形成される。絶縁層２４は、平坦な剥離層２１上に
成膜されることによって、均一な厚みで形成される。絶
縁層２４には、ポジ型感光性樹脂材として、例えば住友
ベークライト社製のＰＢＯ（ポリベンザオキサドール）
樹脂「ＣＲＣ−８３２０」が用いられ、約６μｍの厚み
を以って成膜形成される。
示すように第１のベース基板２０の剥離層２１上に第１
の絶縁層２４を成膜形成する工程を第１の工程とする。
絶縁層２４は、ポジ型感光性樹脂材が用いられ、塗布均
一性、厚み制御性を保持することが可能な例えばスピン
コート法、カーテンコート法、ロールコート法或いはデ
ィップコート法等によって剥離層２１上に全面に亘って
成膜形成される。絶縁層２４は、平坦な剥離層２１上に
成膜されることによって、均一な厚みで形成される。絶
縁層２４には、ポジ型感光性樹脂材として、例えば住友
ベークライト社製のＰＢＯ（ポリベンザオキサドール）
樹脂「ＣＲＣ−８３２０」が用いられ、約６μｍの厚み
を以って成膜形成される。
【００２９】第１層単位配線層８の製造工程は、露光装
置によって第１の絶縁層２４に対して露光処理を施す工
程を第２の工程とする。露光処理は、絶縁層２４に対し
て、そのビアホール形成部位に施す第１の露光処理と、
回路パターン形成部位に施す第２の露光処理との露光量
を異にする２段階露光処理からなる。露光処理は、第１
の露光処理が絶縁層２４を所定の領域を厚み方向に対し
てその全域に亘って露光するに足る露光を行うととも
に、第２の露光処理が絶縁層２４を所定の領域を厚み方
向に対して所定の深さ位置まで露光する足る露光を行
う。
置によって第１の絶縁層２４に対して露光処理を施す工
程を第２の工程とする。露光処理は、絶縁層２４に対し
て、そのビアホール形成部位に施す第１の露光処理と、
回路パターン形成部位に施す第２の露光処理との露光量
を異にする２段階露光処理からなる。露光処理は、第１
の露光処理が絶縁層２４を所定の領域を厚み方向に対し
てその全域に亘って露光するに足る露光を行うととも
に、第２の露光処理が絶縁層２４を所定の領域を厚み方
向に対して所定の深さ位置まで露光する足る露光を行
う。
【００３０】露光処理は、例えばＸ−Ｙ方向に動作制御
されるレーザ光を照射する方法や、水銀ランプ等からの
出射光をパターン化して照射する方法等の適宜の方法が
採用される。露光処理は、例えば同一の露光光源を用い
て、出射光の出力を制御したり露光時間を制御する等の
方法によって２段階露光を行う。また、露光処理は、例
えば半透過性の露光制御シートを用いて２段階露光を行
うようにしてもよい。
されるレーザ光を照射する方法や、水銀ランプ等からの
出射光をパターン化して照射する方法等の適宜の方法が
採用される。露光処理は、例えば同一の露光光源を用い
て、出射光の出力を制御したり露光時間を制御する等の
方法によって２段階露光を行う。また、露光処理は、例
えば半透過性の露光制御シートを用いて２段階露光を行
うようにしてもよい。
【００３１】上述した絶縁層２４には、各ビアホール形
成部位に対して、例えば６００ｍＪ／ｃｍ２の処理光を
照射する第１の露光処理が施される。絶縁層２４には、
この第１の露光処理が施されることによって、図４に示
すように厚み方向の全域が露光された第１の露光部位２
４ａが形成される。絶縁層２４には、回路パータン形成
部位に対して、例えば６０ｍＪ／ｃｍ２の処理光を照射
する第２の露光処理が施される。絶縁層２４には、この
第２の露光処理が施されることによって、図５に示すよ
うに厚み方向に対して表層から約２．５μｍの深さ位置
までが露光された第２の露光部位２４ｂが形成される。
成部位に対して、例えば６００ｍＪ／ｃｍ２の処理光を
照射する第１の露光処理が施される。絶縁層２４には、
この第１の露光処理が施されることによって、図４に示
すように厚み方向の全域が露光された第１の露光部位２
４ａが形成される。絶縁層２４には、回路パータン形成
部位に対して、例えば６０ｍＪ／ｃｍ２の処理光を照射
する第２の露光処理が施される。絶縁層２４には、この
第２の露光処理が施されることによって、図５に示すよ
うに厚み方向に対して表層から約２．５μｍの深さ位置
までが露光された第２の露光部位２４ｂが形成される。
【００３２】なお、露光処理工程については、上述した
第１の露光処理と第２の露光処理の順序に限定されず
に、例えば回路パターン形成部位に露光処理を施す第２
の露光処理を先行して実施するようにしてよい。また、
露光処理については、絶縁層２４に対して上述したよう
に処理光を連続して制御しながら第１の露光処理と第２
の露光処理とを同時に行うようにすることも可能であ
る。
第１の露光処理と第２の露光処理の順序に限定されず
に、例えば回路パターン形成部位に露光処理を施す第２
の露光処理を先行して実施するようにしてよい。また、
露光処理については、絶縁層２４に対して上述したよう
に処理光を連続して制御しながら第１の露光処理と第２
の露光処理とを同時に行うようにすることも可能であ
る。
【００３３】第１層単位配線層８の製造工程は、上述し
た第１の露光処理と第２の露光処理を施した第１の絶縁
層２４に現像処理を施す工程を第３の工程とする。現像
処理は、例えば露光処理を施した第１のベース基板２０
をアルカリ溶液中に漬けることにより絶縁層２４の露光
部分を除去する。絶縁層２４には、厚み方向の全域に亘
って露光された第１の露光部位２４ａが除去されること
によって、図６に示すように剥離層２１に達する貫通孔
２６が形成される。絶縁層２４には、所定の深さ位置ま
で露光された第２の露光部位２４ｂが除去されることに
よって、同図に示すように第１の回路パターン２５に対
応して剥離層２１上に第１の絶縁層２４の一部を残す深
さの配線溝２７が形成される。
た第１の露光処理と第２の露光処理を施した第１の絶縁
層２４に現像処理を施す工程を第３の工程とする。現像
処理は、例えば露光処理を施した第１のベース基板２０
をアルカリ溶液中に漬けることにより絶縁層２４の露光
部分を除去する。絶縁層２４には、厚み方向の全域に亘
って露光された第１の露光部位２４ａが除去されること
によって、図６に示すように剥離層２１に達する貫通孔
２６が形成される。絶縁層２４には、所定の深さ位置ま
で露光された第２の露光部位２４ｂが除去されることに
よって、同図に示すように第１の回路パターン２５に対
応して剥離層２１上に第１の絶縁層２４の一部を残す深
さの配線溝２７が形成される。
【００３４】第１層単位配線層８の製造工程は、上述し
た工程を経て配線溝２７が形成された第１の絶縁層２４
に金属めっき処理を施す工程を第４の工程とする。第１
の回路パターン２５は、例えば回路モジュール１におい
てグランドや電源部を構成する場合にはある程度の厚み
を有することが好ましく、金属めっき処理によって厚膜
形成される。金属めっき処理は、電解めっき或いは無電
解めっきのいずれであってもよく、図７に示すように配
線溝２７を含む第１の絶縁層２４の全面及びその貫通孔
２６を介して露出された剥離層２１上までの全域に亘っ
て所定の厚みを有する金属めっき層２８を形成する。金
属めっき処理は、電解めっきによって金属めっき層２８
を形成する場合に、剥離層２１が電圧印加電極として作
用する。金属めっき処理は、導電率に優れた銅めっき層
２８を形成する銅めっきによって行われる。
た工程を経て配線溝２７が形成された第１の絶縁層２４
に金属めっき処理を施す工程を第４の工程とする。第１
の回路パターン２５は、例えば回路モジュール１におい
てグランドや電源部を構成する場合にはある程度の厚み
を有することが好ましく、金属めっき処理によって厚膜
形成される。金属めっき処理は、電解めっき或いは無電
解めっきのいずれであってもよく、図７に示すように配
線溝２７を含む第１の絶縁層２４の全面及びその貫通孔
２６を介して露出された剥離層２１上までの全域に亘っ
て所定の厚みを有する金属めっき層２８を形成する。金
属めっき処理は、電解めっきによって金属めっき層２８
を形成する場合に、剥離層２１が電圧印加電極として作
用する。金属めっき処理は、導電率に優れた銅めっき層
２８を形成する銅めっきによって行われる。
【００３５】第１層単位配線層８の製造工程は、銅めっ
き層２８を研磨して表面を平坦化する工程を第５の工程
とする。平坦化処理は、銅めっき層２８と第１の絶縁層
２４の一部を研磨することによって、図８に示すように
第１層単位配線層８の表面８ａを精度の高い平坦面に形
成する。研磨工程には、材質を異にする第１の絶縁層２
４と銅めっき層２８とに同時に研磨を施すことから、例
えば化学ー機械研磨方法（CMP:Chemical-Mechanical Po
lishing）が採用される。ＣＭＰ法は、銅めっき層２８
の研磨レートを大きくするような研磨の大きな選択性を
有しており、高精度の平坦性を有する研磨面を構成す
る。
き層２８を研磨して表面を平坦化する工程を第５の工程
とする。平坦化処理は、銅めっき層２８と第１の絶縁層
２４の一部を研磨することによって、図８に示すように
第１層単位配線層８の表面８ａを精度の高い平坦面に形
成する。研磨工程には、材質を異にする第１の絶縁層２
４と銅めっき層２８とに同時に研磨を施すことから、例
えば化学ー機械研磨方法（CMP:Chemical-Mechanical Po
lishing）が採用される。ＣＭＰ法は、銅めっき層２８
の研磨レートを大きくするような研磨の大きな選択性を
有しており、高精度の平坦性を有する研磨面を構成す
る。
【００３６】第１層単位配線層８は、上述したように第
１の絶縁層２４に配線溝２７が凹設され、全面に亘って
成膜形成した銅めっき層２８を第１の絶縁層２４が露出
するまでＣＭＰ処理を施すことにより、平坦化された第
１の回路パターン２５が形成される。第１層単位配線層
８は、図８に示すようにビアに対応する貫通孔２６にも
銅めっきが充填されることにより層間接続ビア１３が同
時に形成される。
１の絶縁層２４に配線溝２７が凹設され、全面に亘って
成膜形成した銅めっき層２８を第１の絶縁層２４が露出
するまでＣＭＰ処理を施すことにより、平坦化された第
１の回路パターン２５が形成される。第１層単位配線層
８は、図８に示すようにビアに対応する貫通孔２６にも
銅めっきが充填されることにより層間接続ビア１３が同
時に形成される。
【００３７】第１層単位配線層８は、これら層間接続ビ
ア１３の表面も高精度に平坦化されることによって、後
述する各単位配線層製造工程を経てその上部に上層の第
２単位配線層９乃至第５単位配線層１２の層間接続ビア
を直接形成することが可能となり、上述したようにビア
−オン−ビア構造を構成することを可能とする。かかる
ビア−オン−ビア構造は、第１の単位配線層８乃至第５
単位配線層１２間を最短の配線長を以って接続すること
で、多層配線部２とインタポーザ３とを最短の配線長と
する。
ア１３の表面も高精度に平坦化されることによって、後
述する各単位配線層製造工程を経てその上部に上層の第
２単位配線層９乃至第５単位配線層１２の層間接続ビア
を直接形成することが可能となり、上述したようにビア
−オン−ビア構造を構成することを可能とする。かかる
ビア−オン−ビア構造は、第１の単位配線層８乃至第５
単位配線層１２間を最短の配線長を以って接続すること
で、多層配線部２とインタポーザ３とを最短の配線長と
する。
【００３８】多層基板の製造工程は、従来一般的に、ビ
アを形成した後に配線溝を形成するための開口マスクを
パターニング形成してドライエッチング処理等を施す工
程が採用されている。第１層単位配線層８の製造工程
は、上述したように開口マスクのパターニング工程やエ
ッチング工程を不要として層間接続ビア１３と回路パタ
ーン２５とを同時に形成することから、工程の簡略化が
図られる。第１層単位配線層８の製造工程は、絶縁層２
４を直接露光処理して層間接続ビア１３や回路パターン
２５を形成することから、解像度が劣化することなくよ
り高精度で微細な層間接続ビア１３や回路パターン２５
の形成が可能となる。
アを形成した後に配線溝を形成するための開口マスクを
パターニング形成してドライエッチング処理等を施す工
程が採用されている。第１層単位配線層８の製造工程
は、上述したように開口マスクのパターニング工程やエ
ッチング工程を不要として層間接続ビア１３と回路パタ
ーン２５とを同時に形成することから、工程の簡略化が
図られる。第１層単位配線層８の製造工程は、絶縁層２
４を直接露光処理して層間接続ビア１３や回路パターン
２５を形成することから、解像度が劣化することなくよ
り高精度で微細な層間接続ビア１３や回路パターン２５
の形成が可能となる。
【００３９】第１層単位配線層８には、素子形成工程が
施されて、その表面８ａ上にキャパシタ素子１４と抵抗
体素子１５とが成膜形成される。なお、素子形成工程に
おいては、必要に応じてインダクタ素子も成膜形成する
ようにしてもよい。素子形成工程は、例えば陽極酸化Ｔ
ａＯキャパシタ素子１４及びＴａＮ抵抗体素子１５とを
成膜形成する。素子形成工程は、例えばスパッタリング
法やＣＶＤ法等によって、図９に示すように第１層単位
配線層８の表面８ａ上に全面に亘って窒化タンタル（Ｔ
ａＮ）層３０を成膜形成する工程を第１の工程とする。
施されて、その表面８ａ上にキャパシタ素子１４と抵抗
体素子１５とが成膜形成される。なお、素子形成工程に
おいては、必要に応じてインダクタ素子も成膜形成する
ようにしてもよい。素子形成工程は、例えば陽極酸化Ｔ
ａＯキャパシタ素子１４及びＴａＮ抵抗体素子１５とを
成膜形成する。素子形成工程は、例えばスパッタリング
法やＣＶＤ法等によって、図９に示すように第１層単位
配線層８の表面８ａ上に全面に亘って窒化タンタル（Ｔ
ａＮ）層３０を成膜形成する工程を第１の工程とする。
【００４０】素子形成工程は、図１０に示すようにＴａ
Ｎ層３０上に、キャパシタ素子１４の形成領域に対応し
て開口部３１ａが形成された素子形成用マスク３１を形
成する工程を第２の工程とする。素子形成用マスク３１
は、一般的なフォトレジスト材をＴａＮ層３０上にコー
ティングすることによって形成され、厚さが約１０ｕｍ
以上に厚膜形成される。素子形成工程は、ＴａＮ層３０
に陽極酸化処理を施すことによって、図１１に示すよう
に第１の回路パターン２５の一部に形成されたキャパシ
タ素子１４の下電極上にＴａＯ層３２を形成する工程を
第３の工程とする。陽極酸化処理は、例えばホウ酸アン
モニウム溶液中でＴａＮ層３０をシードメタル材として
５０Ｖ乃至２００Ｖ程度の電圧を印加することによっ
て、素子形成用マスク３１の開口部３１ａに対応したＴ
ａＮ層３０上にＴａＯ層３２を成膜形成する。ＴａＯ層
３２は、キャパシタ素子１４の誘電体膜を構成する。
Ｎ層３０上に、キャパシタ素子１４の形成領域に対応し
て開口部３１ａが形成された素子形成用マスク３１を形
成する工程を第２の工程とする。素子形成用マスク３１
は、一般的なフォトレジスト材をＴａＮ層３０上にコー
ティングすることによって形成され、厚さが約１０ｕｍ
以上に厚膜形成される。素子形成工程は、ＴａＮ層３０
に陽極酸化処理を施すことによって、図１１に示すよう
に第１の回路パターン２５の一部に形成されたキャパシ
タ素子１４の下電極上にＴａＯ層３２を形成する工程を
第３の工程とする。陽極酸化処理は、例えばホウ酸アン
モニウム溶液中でＴａＮ層３０をシードメタル材として
５０Ｖ乃至２００Ｖ程度の電圧を印加することによっ
て、素子形成用マスク３１の開口部３１ａに対応したＴ
ａＮ層３０上にＴａＯ層３２を成膜形成する。ＴａＯ層
３２は、キャパシタ素子１４の誘電体膜を構成する。
【００４１】素子形成工程は、ＴａＮ層３０に所定のパ
ターニング処理を施してキャパシタ素子１４と抵抗体素
子１５とをパターン形成する工程を第４の工程とする。
パターニング処理は、例えばＴａＮ層３０に必要なパタ
ーンに対応してマスキングを行い、フォトリソグラフィ
技術によって不要なＴａＮ層３０を除去する。第１層単
位配線層８には、図１２に示すようにその表面８ａ上に
キャパシタ素子１４の形成領域に対応してＴａＯ層３２
が形成されるとともに、抵抗体素子１５の形成領域に対
応してＴａＮ層３０の一部が残されて抵抗体素子パター
ン３３が形成される。
ターニング処理を施してキャパシタ素子１４と抵抗体素
子１５とをパターン形成する工程を第４の工程とする。
パターニング処理は、例えばＴａＮ層３０に必要なパタ
ーンに対応してマスキングを行い、フォトリソグラフィ
技術によって不要なＴａＮ層３０を除去する。第１層単
位配線層８には、図１２に示すようにその表面８ａ上に
キャパシタ素子１４の形成領域に対応してＴａＯ層３２
が形成されるとともに、抵抗体素子１５の形成領域に対
応してＴａＮ層３０の一部が残されて抵抗体素子パター
ン３３が形成される。
【００４２】素子形成工程は、図１３に示すようにキャ
パシタ素子１４の形成領域に対応した部位に、上部電極
３４を形成する工程を第５の工程とする。上部電極形成
工程は、例えばキャパシタ素子１４の形成領域に対応し
た部位を開口したマスキングを施した状態で、リフトオ
フ法によって銅層とニッケル層とからなる上部電極３４
を形成する。素子形成工程においては、上述したように
第１層単位配線層８の表面８ａ上にキャパシタ素子１４
と抵抗体素子１５とが同時に成膜形成される。
パシタ素子１４の形成領域に対応した部位に、上部電極
３４を形成する工程を第５の工程とする。上部電極形成
工程は、例えばキャパシタ素子１４の形成領域に対応し
た部位を開口したマスキングを施した状態で、リフトオ
フ法によって銅層とニッケル層とからなる上部電極３４
を形成する。素子形成工程においては、上述したように
第１層単位配線層８の表面８ａ上にキャパシタ素子１４
と抵抗体素子１５とが同時に成膜形成される。
【００４３】回路モジュール１の製造工程においては、
上述したように絶縁特性、耐熱特性或いは耐薬品特性を
有し高精度の平坦面を以って構成された第１のベース基
板２０上に第１層単位配線層８を形成するとともに、こ
の第１層単位配線層８に平坦化処理を施してなる。した
がって、素子形成工程は、スパッタリング時の熱やエッ
チングの薬品等による影響を受けることなく、フォトリ
ソグラフィ時の焦点深度やマスキング時のコンタクトア
ライメントが保持されて、第１層単位配線層８上に高精
度のキャパシタ素子１４と抵抗体素子１５とが同時に成
膜形成される。
上述したように絶縁特性、耐熱特性或いは耐薬品特性を
有し高精度の平坦面を以って構成された第１のベース基
板２０上に第１層単位配線層８を形成するとともに、こ
の第１層単位配線層８に平坦化処理を施してなる。した
がって、素子形成工程は、スパッタリング時の熱やエッ
チングの薬品等による影響を受けることなく、フォトリ
ソグラフィ時の焦点深度やマスキング時のコンタクトア
ライメントが保持されて、第１層単位配線層８上に高精
度のキャパシタ素子１４と抵抗体素子１５とが同時に成
膜形成される。
【００４４】素子形成工程は、上述した第１の工程乃至
第５の工程に限定に限定されものでは無く、例えばＴａ
Ｎ層３０を成膜形成した後に素子形成用マスク３１を用
いずにキャパシタ素子１４と抵抗体素子１５とを同時に
成膜形成することも可能である。素子形成工程において
は、ＴａＮ層３０を成膜形成した第１層単位配線層８に
対して陽極酸化処理を施すことにより、図１４に示すよ
うにＴａＮ層３０上に全面に亘って所定の厚みを有する
ＴａＯ層３５を成膜形成する。素子形成工程において
は、ＴａＮ層３０とＴａＯ層３５に対して所定のパター
ニング処理を施すことによって、図１５に示すようにキ
ャパシタ素子１４の上電極３４を形成することによっ
て、キャパシタ素子１４と抵抗体素子１５とを同時に成
膜形成する。なお、抵抗体素子１５は、ＴａＯ膜付のＴ
ａＮ層３０によって構成される。
第５の工程に限定に限定されものでは無く、例えばＴａ
Ｎ層３０を成膜形成した後に素子形成用マスク３１を用
いずにキャパシタ素子１４と抵抗体素子１５とを同時に
成膜形成することも可能である。素子形成工程において
は、ＴａＮ層３０を成膜形成した第１層単位配線層８に
対して陽極酸化処理を施すことにより、図１４に示すよ
うにＴａＮ層３０上に全面に亘って所定の厚みを有する
ＴａＯ層３５を成膜形成する。素子形成工程において
は、ＴａＮ層３０とＴａＯ層３５に対して所定のパター
ニング処理を施すことによって、図１５に示すようにキ
ャパシタ素子１４の上電極３４を形成することによっ
て、キャパシタ素子１４と抵抗体素子１５とを同時に成
膜形成する。なお、抵抗体素子１５は、ＴａＯ膜付のＴ
ａＮ層３０によって構成される。
【００４５】素子形成工程は、後述する各単位配線層内
にキャパシタ素子１４と抵抗体素子１５とが存在しない
場合には、これら素子をそれぞれ独自の工程によって成
膜形成することは勿論である。キャパシタ素子１４は、
誘電体層を例えばスパッタリング法やＣＶＤ法等によっ
て回路パターン上に直接薄膜形成するようにしてもよ
い。また、抵抗体素子１５も、例えば回路パターンの形
成部位にＴａＮやＴａ或いはＮｉ−Ｃｒ、ＲｕＯ２等の
抵抗体素子形成材料をフォトリソグラフィ技術、スパッ
タリング法或いはＣＶＤ法等によって、キャパシタ素子
１４と別工程により成膜形成される。
にキャパシタ素子１４と抵抗体素子１５とが存在しない
場合には、これら素子をそれぞれ独自の工程によって成
膜形成することは勿論である。キャパシタ素子１４は、
誘電体層を例えばスパッタリング法やＣＶＤ法等によっ
て回路パターン上に直接薄膜形成するようにしてもよ
い。また、抵抗体素子１５も、例えば回路パターンの形
成部位にＴａＮやＴａ或いはＮｉ−Ｃｒ、ＲｕＯ２等の
抵抗体素子形成材料をフォトリソグラフィ技術、スパッ
タリング法或いはＣＶＤ法等によって、キャパシタ素子
１４と別工程により成膜形成される。
【００４６】回路モジュール１の製造工程においては、
上述した第１層単位配線層８の製造工程と同様に、第２
の絶縁層形成工程−露光工程−現像工程−めっき工程−
平坦化工程とを経て第２層単位配線層９が積層形成され
る。キャパシタ素子１４と抵抗体素子１５は、第２層単
位配線層９を構成する第２の絶縁層３６によって被覆さ
れる。第２の絶縁層３６は、配線溝が形成されるととも
に平坦化工程によるＣＭＰ処理が施されるが、キャパシ
タ素子１４や抵抗体素子１５が配線溝や表面に露出され
ずに被覆状態を保持される厚みを以って形成される。第
２層単位配線層９にも、第２の回路パターンの一部にキ
ャパシタ素子１４Ｂと抵抗体素子１５Ｂとが成膜形成さ
れるとともに、凹設したスパイラルパターンにめっき処
理を施してなるインダクタ素子１６Ｂが形成されてい
る。
上述した第１層単位配線層８の製造工程と同様に、第２
の絶縁層形成工程−露光工程−現像工程−めっき工程−
平坦化工程とを経て第２層単位配線層９が積層形成され
る。キャパシタ素子１４と抵抗体素子１５は、第２層単
位配線層９を構成する第２の絶縁層３６によって被覆さ
れる。第２の絶縁層３６は、配線溝が形成されるととも
に平坦化工程によるＣＭＰ処理が施されるが、キャパシ
タ素子１４や抵抗体素子１５が配線溝や表面に露出され
ずに被覆状態を保持される厚みを以って形成される。第
２層単位配線層９にも、第２の回路パターンの一部にキ
ャパシタ素子１４Ｂと抵抗体素子１５Ｂとが成膜形成さ
れるとともに、凹設したスパイラルパターンにめっき処
理を施してなるインダクタ素子１６Ｂが形成されてい
る。
【００４７】多層配線部２の製造工程においては、第２
層単位配線層９の平坦化された表面上に上述した各工程
を経て第３層単位配線層１０が積層形成されるととも
に、以下第３層単位配線層１０上に第４層単位配線層１
１が積層形成され、第４層単位配線層１１上に第５層単
位配線層１２が積層形成されることによって、図１６に
示すように第１のベース基板２０上に５層の単位配線層
からなる多層配線部２が構成される。
層単位配線層９の平坦化された表面上に上述した各工程
を経て第３層単位配線層１０が積層形成されるととも
に、以下第３層単位配線層１０上に第４層単位配線層１
１が積層形成され、第４層単位配線層１１上に第５層単
位配線層１２が積層形成されることによって、図１６に
示すように第１のベース基板２０上に５層の単位配線層
からなる多層配線部２が構成される。
【００４８】多層配線部２には、第３層単位配線層１０
の第３の回路パターン内にキャパシタ素子１４Ｃと抵抗
体素子１５Ｃとが成膜形成されている。多層配線部２に
は、第４層単位配線層１１の第４の回路パターン内にイ
ンダクタ素子１６Ｄが形成されるとともに、キャパシタ
素子１４Ｄと抵抗体素子１５Ｄとが成膜形成されてい
る。第５層単位配線層１２は、その表面１２ａが多層配
線部２の第２の主面２ｂを構成し、第５の回路パターン
が絶縁層と同一面を構成して形成されている。多層配線
部２には、第５層単位配線層１２の第５の回路パターン
内に後述する実装工程により半導体チップ６を実装する
ための多数個の電極パッド３７や他の電子部品或いは他
のモジュールとの接続等を行うための接続端子部３８が
形成されている。
の第３の回路パターン内にキャパシタ素子１４Ｃと抵抗
体素子１５Ｃとが成膜形成されている。多層配線部２に
は、第４層単位配線層１１の第４の回路パターン内にイ
ンダクタ素子１６Ｄが形成されるとともに、キャパシタ
素子１４Ｄと抵抗体素子１５Ｄとが成膜形成されてい
る。第５層単位配線層１２は、その表面１２ａが多層配
線部２の第２の主面２ｂを構成し、第５の回路パターン
が絶縁層と同一面を構成して形成されている。多層配線
部２には、第５層単位配線層１２の第５の回路パターン
内に後述する実装工程により半導体チップ６を実装する
ための多数個の電極パッド３７や他の電子部品或いは他
のモジュールとの接続等を行うための接続端子部３８が
形成されている。
【００４９】多層配線部２の製造工程においては、上述
したように平坦化処理を施した下層の単位配線層の表面
上に上層の単位配線層を積層形成することから、下層の
回路パターンの厚みが累積して上層に形成される単位配
線層に影響を及ぼすことは無く、反りやうねり或いは凹
凸の無い第５層単位配線層１２が形成される。したがっ
て、多層配線部２の製造工程においては、さらに多層の
単位配線層を備えた多層配線部２を、高精度にかつ薄型
化を図って形成することを可能とする。多層配線部２の
製造工程においては、第５層単位配線層１２が、第４層
単位配線層１１の平坦化処理を施した表面１１ａ上に積
層形成されることから狭ピッチ化を図った電極パッド３
７を高精度に形成することを可能とする。なお、多層配
線部２の製造工程においては、電極パッド３７と接続端
子部３８とに対して例えば無電解ニッケル／銅メッキを
施して端子形成が行われる。
したように平坦化処理を施した下層の単位配線層の表面
上に上層の単位配線層を積層形成することから、下層の
回路パターンの厚みが累積して上層に形成される単位配
線層に影響を及ぼすことは無く、反りやうねり或いは凹
凸の無い第５層単位配線層１２が形成される。したがっ
て、多層配線部２の製造工程においては、さらに多層の
単位配線層を備えた多層配線部２を、高精度にかつ薄型
化を図って形成することを可能とする。多層配線部２の
製造工程においては、第５層単位配線層１２が、第４層
単位配線層１１の平坦化処理を施した表面１１ａ上に積
層形成されることから狭ピッチ化を図った電極パッド３
７を高精度に形成することを可能とする。なお、多層配
線部２の製造工程においては、電極パッド３７と接続端
子部３８とに対して例えば無電解ニッケル／銅メッキを
施して端子形成が行われる。
【００５０】以上の工程を経て製造された多層配線部２
には、第２の主面２ｂ、すなわち第５層単位配線層１２
の表面１２ａ上に各半導体チップ６を実装する半導体チ
ップ実装工程が施される。半導体チップ実装工程は、第
５層単位配線層１２に形成した各電極パッド３７にそれ
ぞれはんだバンプ３９を取り付ける工程と、半導体チッ
プ６を位置決めして載置した後にはんだ処理を施す工程
とからなる。半導体チップ実装工程は、これら工程を経
て、図１７に示すように第５層単位配線層１２上に各半
導体チップ６を実装する。各半導体チップ６は、高精度
に形成された第５層単位配線層１２の表面１２ａ上にフ
リップチップボンディング法により高精度に実装され
る。なお、半導体チップ実装工程は、かかるフリップチ
ップボンディング法ばかりでなく、例えばＴＡＢ（Tape
Automated Bonding）法やビームリードボンディング法
等のフェースダウン実装法等によって第５層単位配線層
１２上に半導体チップ６を実装するようにしてもよい。
には、第２の主面２ｂ、すなわち第５層単位配線層１２
の表面１２ａ上に各半導体チップ６を実装する半導体チ
ップ実装工程が施される。半導体チップ実装工程は、第
５層単位配線層１２に形成した各電極パッド３７にそれ
ぞれはんだバンプ３９を取り付ける工程と、半導体チッ
プ６を位置決めして載置した後にはんだ処理を施す工程
とからなる。半導体チップ実装工程は、これら工程を経
て、図１７に示すように第５層単位配線層１２上に各半
導体チップ６を実装する。各半導体チップ６は、高精度
に形成された第５層単位配線層１２の表面１２ａ上にフ
リップチップボンディング法により高精度に実装され
る。なお、半導体チップ実装工程は、かかるフリップチ
ップボンディング法ばかりでなく、例えばＴＡＢ（Tape
Automated Bonding）法やビームリードボンディング法
等のフェースダウン実装法等によって第５層単位配線層
１２上に半導体チップ６を実装するようにしてもよい。
【００５１】回路モジュール１の製造工程は、半導体チ
ップ実装工程の後工程として、封止樹脂層７によって各
半導体チップ６を封止する封止樹脂層形成工程が施され
る。封止樹脂層形成工程は、例えばトランスファーモー
ルド法や印刷法等によって、図１８に示すように各半導
体チップ６を含んで多層配線部２の第２の主面２ｂを所
定の厚みを以って全面に亘って封止する封止樹脂層７を
形成する。封止樹脂層７には、例えばエポキシ系樹脂等
のように熱硬化収縮率の小さな樹脂材が用いられること
により、硬化後に第１のベース基板２０に反り等を生じ
させる応力の発生が抑制されるようにする。
ップ実装工程の後工程として、封止樹脂層７によって各
半導体チップ６を封止する封止樹脂層形成工程が施され
る。封止樹脂層形成工程は、例えばトランスファーモー
ルド法や印刷法等によって、図１８に示すように各半導
体チップ６を含んで多層配線部２の第２の主面２ｂを所
定の厚みを以って全面に亘って封止する封止樹脂層７を
形成する。封止樹脂層７には、例えばエポキシ系樹脂等
のように熱硬化収縮率の小さな樹脂材が用いられること
により、硬化後に第１のベース基板２０に反り等を生じ
させる応力の発生が抑制されるようにする。
【００５２】回路モジュール１の製造工程においては、
多層配線部２の第２の主面２ｂ上に形成した封止樹脂層
７を所定の厚みまで研磨する研磨工程が施される。研磨
工程は、例えばグラインダを用いた機械研磨法、ウェッ
トエッチングによる化学研磨法或いは機械研磨法と化学
研磨法とを併用したＣＭＰ等によって行われ、封止樹脂
層７とともに各半導体チップ６を機能に支障の無い最大
範囲でその表面を研磨することにより図１９に示すよう
に薄型化する。研磨工程は、第１のベース基板２０を支
持基板として各半導体チップ６を封止樹脂層７によって
封止した状態で研磨処理を施すことにより、各半導体チ
ップ６にエッジ欠け等の損傷を生じさせることなく最大
限でかつ精密な研磨が行われる。
多層配線部２の第２の主面２ｂ上に形成した封止樹脂層
７を所定の厚みまで研磨する研磨工程が施される。研磨
工程は、例えばグラインダを用いた機械研磨法、ウェッ
トエッチングによる化学研磨法或いは機械研磨法と化学
研磨法とを併用したＣＭＰ等によって行われ、封止樹脂
層７とともに各半導体チップ６を機能に支障の無い最大
範囲でその表面を研磨することにより図１９に示すよう
に薄型化する。研磨工程は、第１のベース基板２０を支
持基板として各半導体チップ６を封止樹脂層７によって
封止した状態で研磨処理を施すことにより、各半導体チ
ップ６にエッジ欠け等の損傷を生じさせることなく最大
限でかつ精密な研磨が行われる。
【００５３】回路モジュール１の製造工程においては、
図２０に示すように研磨処理が施された封止樹脂層７の
表面７ａ上に、剥離層４１を介して第２のベース基板４
０を接合する工程が施される。第２のベース基板４０
は、機械的剛性を有し、その主面４０ａが平坦面として
構成されてなる。第２のベース基板４０は、後述するよ
うに多層配線部２の第１の主面２ａに接続端子部の形成
等の所定の処理を施す後工程に際して支持基板を構成す
ることから、その処理内容に対して所定の耐性を有する
基板材によって形成される。第２のベース基板４０は、
例えばＳｉ基板やガラス基板、石英基板等を用いてもよ
いが、特にその材質に限定されるものでは無く適宜の材
質からなる基板材によって形成される。
図２０に示すように研磨処理が施された封止樹脂層７の
表面７ａ上に、剥離層４１を介して第２のベース基板４
０を接合する工程が施される。第２のベース基板４０
は、機械的剛性を有し、その主面４０ａが平坦面として
構成されてなる。第２のベース基板４０は、後述するよ
うに多層配線部２の第１の主面２ａに接続端子部の形成
等の所定の処理を施す後工程に際して支持基板を構成す
ることから、その処理内容に対して所定の耐性を有する
基板材によって形成される。第２のベース基板４０は、
例えばＳｉ基板やガラス基板、石英基板等を用いてもよ
いが、特にその材質に限定されるものでは無く適宜の材
質からなる基板材によって形成される。
【００５４】剥離層４１も、上述した第１のベース基板
２０の剥離層２１と同様に、例えばスパッタリング法や
ＣＶＤ法等によって第２のベース基板４０の主面４０ａ
上に均一な厚みを有して形成された銅やアルミニウム等
の金属薄膜層４２と、この金属薄膜層４２上に例えばス
ピンコート法等によって均一な厚みを有して形成された
ポリイミド樹脂等の樹脂薄膜層４３からなる。剥離層４
１は、樹脂薄膜層４３が封止樹脂層７の表面７ａと接合
されるとともに、後述する剥離工程において封止樹脂層
７の表面７ａを剥離面として多層配線部２が第２のベー
ス基板４０から剥離されるようにする。
２０の剥離層２１と同様に、例えばスパッタリング法や
ＣＶＤ法等によって第２のベース基板４０の主面４０ａ
上に均一な厚みを有して形成された銅やアルミニウム等
の金属薄膜層４２と、この金属薄膜層４２上に例えばス
ピンコート法等によって均一な厚みを有して形成された
ポリイミド樹脂等の樹脂薄膜層４３からなる。剥離層４
１は、樹脂薄膜層４３が封止樹脂層７の表面７ａと接合
されるとともに、後述する剥離工程において封止樹脂層
７の表面７ａを剥離面として多層配線部２が第２のベー
ス基板４０から剥離されるようにする。
【００５５】回路モジュール１の製造工程においては、
図２１に示すように多層配線部２から第１のベース基板
２０を剥離する剥離工程が施される。剥離工程において
は、上述した各工程を経て製造された回路モジュール１
の中間体を例えば塩酸等の酸性溶液中に浸漬させる。回
路モジュール１の中間体は、剥離層２１の金属薄膜層２
２と樹脂薄膜層２３との界面で剥離が進行し、多層配線
部２が第１の主面２ａに樹脂薄膜層２３を残した状態で
第１のベース基板２０から剥離される。
図２１に示すように多層配線部２から第１のベース基板
２０を剥離する剥離工程が施される。剥離工程において
は、上述した各工程を経て製造された回路モジュール１
の中間体を例えば塩酸等の酸性溶液中に浸漬させる。回
路モジュール１の中間体は、剥離層２１の金属薄膜層２
２と樹脂薄膜層２３との界面で剥離が進行し、多層配線
部２が第１の主面２ａに樹脂薄膜層２３を残した状態で
第１のベース基板２０から剥離される。
【００５６】なお、剥離工程は、回路モジュール１の中
間体を例えば硝酸溶液中に浸漬させた場合に、硝酸溶液
が金属薄膜層２２をわずかに溶解させつつ樹脂薄膜層２
３との間に浸入することによって多層配線部２と第１の
ベース基板２０との剥離を行う。したがって、回路モジ
ュール１には、第１層単位配線層８に予め保護層を形成
するようにしてもよい。また、剥離工程は、例えばレー
ザアブレーション処理を施すことによって、多層配線部
２を第１のベース基板２０から剥離するようにしてもよ
い。
間体を例えば硝酸溶液中に浸漬させた場合に、硝酸溶液
が金属薄膜層２２をわずかに溶解させつつ樹脂薄膜層２
３との間に浸入することによって多層配線部２と第１の
ベース基板２０との剥離を行う。したがって、回路モジ
ュール１には、第１層単位配線層８に予め保護層を形成
するようにしてもよい。また、剥離工程は、例えばレー
ザアブレーション処理を施すことによって、多層配線部
２を第１のベース基板２０から剥離するようにしてもよ
い。
【００５７】回路モジュール１の製造工程においては、
上述したように剥離工程により第１のベース基板２０か
ら剥離された多層配線部２の第１の主面２ａに残留した
樹脂薄膜層２３の除去処理が施される。除去処理は、例
えば酸素プラズマによるドライエッチング法等によって
行われる。多層配線部２は、これによって第１層単位配
線層８の第１の回路パターン２５内に形成され接続端子
部２５ａやランド２５ｂが外方に露出する。多層配線部
２は、上述したように第１層単位配線層８が第１のベー
ス基板２０の平坦面とされた主面２０ａ上に形成される
ために、この第１層単位配線層８の露出された第２の表
面８ｂも高精度の平坦面として構成されてなる。
上述したように剥離工程により第１のベース基板２０か
ら剥離された多層配線部２の第１の主面２ａに残留した
樹脂薄膜層２３の除去処理が施される。除去処理は、例
えば酸素プラズマによるドライエッチング法等によって
行われる。多層配線部２は、これによって第１層単位配
線層８の第１の回路パターン２５内に形成され接続端子
部２５ａやランド２５ｂが外方に露出する。多層配線部
２は、上述したように第１層単位配線層８が第１のベー
ス基板２０の平坦面とされた主面２０ａ上に形成される
ために、この第１層単位配線層８の露出された第２の表
面８ｂも高精度の平坦面として構成されてなる。
【００５８】回路モジュール１の製造工程においては、
多層配線部２の第１の主面２ａに端子形成処理が施され
る。すなわち、多層配線部２には、図２２に示すように
露出された第１層単位配線層８の接続端子部２５ａやラ
ンド２５ｂ上にそれぞれ接続用のはんだバンプ４４が取
り付けられる。はんだバンプ４４は、回路モジュール１
をインタポーザ３に実装する際の接続材を構成し、例え
ば電解めっきや無電解めっきにより表面にＡｕ−Ｎｉ層
を形成するようにしてもよい。回路モジュール１の製造
工程においては、上述したように第２のベース基板４０
を支持基板として多層配線部２に撓みの無い状態に保持
し、高精度の第１層単位配線層８に各はんだバンプ４４
の取り付けが行われるようにする。
多層配線部２の第１の主面２ａに端子形成処理が施され
る。すなわち、多層配線部２には、図２２に示すように
露出された第１層単位配線層８の接続端子部２５ａやラ
ンド２５ｂ上にそれぞれ接続用のはんだバンプ４４が取
り付けられる。はんだバンプ４４は、回路モジュール１
をインタポーザ３に実装する際の接続材を構成し、例え
ば電解めっきや無電解めっきにより表面にＡｕ−Ｎｉ層
を形成するようにしてもよい。回路モジュール１の製造
工程においては、上述したように第２のベース基板４０
を支持基板として多層配線部２に撓みの無い状態に保持
し、高精度の第１層単位配線層８に各はんだバンプ４４
の取り付けが行われるようにする。
【００５９】回路モジュール１の製造工程においては、
上述した第１のベース基板２０の剥離工程と同様にし
て、図２３に示すように多層配線部２を第２のベース基
板４０から剥離する剥離工程が施される。すなわち、剥
離工程は、回路モジュール１の中間体を塩酸等の酸性溶
液中に浸漬させ、剥離層４１の金属薄膜層４２と樹脂薄
膜層４３との界面で、多層配線部２がその第２の主面２
ｂに樹脂薄膜層４３を残した状態で第２のベース基板４
０から剥離される。さらに、回路モジュール１の製造工
程においては、ドライエッチング法等によって第２の主
面２ｂに残留した樹脂薄膜層４３が除去処理されて、図
１に示した多層配線部２が製造される。
上述した第１のベース基板２０の剥離工程と同様にし
て、図２３に示すように多層配線部２を第２のベース基
板４０から剥離する剥離工程が施される。すなわち、剥
離工程は、回路モジュール１の中間体を塩酸等の酸性溶
液中に浸漬させ、剥離層４１の金属薄膜層４２と樹脂薄
膜層４３との界面で、多層配線部２がその第２の主面２
ｂに樹脂薄膜層４３を残した状態で第２のベース基板４
０から剥離される。さらに、回路モジュール１の製造工
程においては、ドライエッチング法等によって第２の主
面２ｂに残留した樹脂薄膜層４３が除去処理されて、図
１に示した多層配線部２が製造される。
【００６０】ところで、回路モジュール１の製造工程に
おいては、一般に比較的大型のベース基板２０、４０が
用いられ、多数個の回路モジュール１が連結部を介して
相互に連結された状態で一括して形成される。したがっ
て、回路モジュール１の製造工程においては、上述した
第２のベース基板４０からの剥離工程の前工程において
各多層配線部２を分離する連結部のカッティング処理が
施される。各多層配線部２は、相互に切り分けられる
が、第２のベース基板４０上に形成された状態に保持さ
れている。回路モジュール１の製造工程においては、上
述した剥離工程を施すことによって、１個ずつの多層配
線部２が製造される。
おいては、一般に比較的大型のベース基板２０、４０が
用いられ、多数個の回路モジュール１が連結部を介して
相互に連結された状態で一括して形成される。したがっ
て、回路モジュール１の製造工程においては、上述した
第２のベース基板４０からの剥離工程の前工程において
各多層配線部２を分離する連結部のカッティング処理が
施される。各多層配線部２は、相互に切り分けられる
が、第２のベース基板４０上に形成された状態に保持さ
れている。回路モジュール１の製造工程においては、上
述した剥離工程を施すことによって、１個ずつの多層配
線部２が製造される。
【００６１】ところで、第２のベース基板４０は、上述
したカッティング処理の際にカッタによりその主面４０
ａに各多層配線部２の切断痕が残って平坦性が損なわれ
再利用することが不能な状態となる。したがって、第２
のベース基板４０は、剥離層４１との間に合成樹脂等に
よって平坦性を有するダミー層を予め形成するようにし
てもよい。第２のベース基板４０は、カッタの先端部が
このダミー層で停止されるように制御されてカッティン
グ処理が行われ、各多層配線部２を剥離した後にダミー
層を除去するとともに新たなダミー層が再形成される。
回路モジュール１の製造工程においては、比較的高価な
第２のベース基板４０が再利用されることでコスト低減
と時間短縮が図られるようになる。
したカッティング処理の際にカッタによりその主面４０
ａに各多層配線部２の切断痕が残って平坦性が損なわれ
再利用することが不能な状態となる。したがって、第２
のベース基板４０は、剥離層４１との間に合成樹脂等に
よって平坦性を有するダミー層を予め形成するようにし
てもよい。第２のベース基板４０は、カッタの先端部が
このダミー層で停止されるように制御されてカッティン
グ処理が行われ、各多層配線部２を剥離した後にダミー
層を除去するとともに新たなダミー層が再形成される。
回路モジュール１の製造工程においては、比較的高価な
第２のベース基板４０が再利用されることでコスト低減
と時間短縮が図られるようになる。
【００６２】以上のように構成された回路モジュール１
は、図２４に示すように第１層単位配線層８の第２の表
面８ｂを実装面として他のチップ部品４７Ａ、４７Ｂと
同様にインタポーザ４６上にフェースダウン実装される
実装部品として用いられてデジタル回路モジュール装置
４５を形成することも可能である。デジタル回路モジュ
ール装置４５は、一般的な多層基板製造工程を経て製造
されたインタポーザ４６を備えている。インタポーザ４
６は、内部に電源回路パターン４８やグランドパターン
４９が形成されるとともに、部品実装面４６ａにレジス
ト等によって成膜形成される保護層５０から露出されて
多数個の接続端子部５１が形成されている。
は、図２４に示すように第１層単位配線層８の第２の表
面８ｂを実装面として他のチップ部品４７Ａ、４７Ｂと
同様にインタポーザ４６上にフェースダウン実装される
実装部品として用いられてデジタル回路モジュール装置
４５を形成することも可能である。デジタル回路モジュ
ール装置４５は、一般的な多層基板製造工程を経て製造
されたインタポーザ４６を備えている。インタポーザ４
６は、内部に電源回路パターン４８やグランドパターン
４９が形成されるとともに、部品実装面４６ａにレジス
ト等によって成膜形成される保護層５０から露出されて
多数個の接続端子部５１が形成されている。
【００６３】なお、インタポーザ４６は、部品実装面４
６ａと対向する一方の主面が装置側の基板等に搭載され
る搭載面４６ｂを構成してなる。インタポーザ４６は、
搭載面４６ｂ側にも装置側から信号や電源等が供給され
る多数個の接続端子部５２が形成されるとともに、これ
ら接続端子部５２を外方に露出させて保護層５３が成膜
形成されている。インタポーザ４６は、部品実装面４６
ａ側の接続端子部５１や内層の電源回路パターン４８及
びグランドパターン４９或いは搭載面４６ｂ側の接続端
子部５２が多数個のスルーホール５４によって適宜接続
されてなる。
６ａと対向する一方の主面が装置側の基板等に搭載され
る搭載面４６ｂを構成してなる。インタポーザ４６は、
搭載面４６ｂ側にも装置側から信号や電源等が供給され
る多数個の接続端子部５２が形成されるとともに、これ
ら接続端子部５２を外方に露出させて保護層５３が成膜
形成されている。インタポーザ４６は、部品実装面４６
ａ側の接続端子部５１や内層の電源回路パターン４８及
びグランドパターン４９或いは搭載面４６ｂ側の接続端
子部５２が多数個のスルーホール５４によって適宜接続
されてなる。
【００６４】インタポーザ４６には、部品実装面４６ａ
上に、各接続端子部５１に対して接続端子を構成する各
はんだバンプ４４が対応位置されて回路モジュール１が
位置決めして搭載される。インタポーザ４６には、回路
モジュール１を搭載した状態において、多層配線部２の
第２の主面２ｂと部品実装面４６ａとの間にアンダフィ
ル５５が充填される。インタポーザ４６は、この状態で
例えばリフローはんだ槽に供給されることにより各はん
だバンプ４４が相対する各接続端子部５１に接合固定さ
れて回路モジュール１を実装し、デジタル回路モジュー
ル装置４５を製造する。
上に、各接続端子部５１に対して接続端子を構成する各
はんだバンプ４４が対応位置されて回路モジュール１が
位置決めして搭載される。インタポーザ４６には、回路
モジュール１を搭載した状態において、多層配線部２の
第２の主面２ｂと部品実装面４６ａとの間にアンダフィ
ル５５が充填される。インタポーザ４６は、この状態で
例えばリフローはんだ槽に供給されることにより各はん
だバンプ４４が相対する各接続端子部５１に接合固定さ
れて回路モジュール１を実装し、デジタル回路モジュー
ル装置４５を製造する。
【００６５】デジタル回路モジュール装置４５において
は、回路モジュール１に対してインタポーザ４６側に電
源回路やグランドが形成されるとともに制御信号等の低
速信号等が供給され、各半導体チップ６間の高速信号が
回路モジュール１内において処理される。デジタル回路
モジュール装置４５においては、回路モジュール１内に
成膜形成することができなかった受動素子等について、
上述したようにインタポーザ４６の部品実装面４６ａ上
に回路モジュール１とともに実装されることにより配線
長が短縮されたチップ部品４７によって補完される。デ
ジタル回路モジュール装置４５は、薄型化が図られた多
機能の回路モジュール１を備えることによって、全体が
薄型化、多機能化が図られて構成される。デジタル回路
モジュール装置４５は、インタポーザ４６側に充分な面
積を有する電源回路パターン４８やグランドパターン４
９が形成されることにより、レギュレーションの高い電
源供給が行われるれようになる。
は、回路モジュール１に対してインタポーザ４６側に電
源回路やグランドが形成されるとともに制御信号等の低
速信号等が供給され、各半導体チップ６間の高速信号が
回路モジュール１内において処理される。デジタル回路
モジュール装置４５においては、回路モジュール１内に
成膜形成することができなかった受動素子等について、
上述したようにインタポーザ４６の部品実装面４６ａ上
に回路モジュール１とともに実装されることにより配線
長が短縮されたチップ部品４７によって補完される。デ
ジタル回路モジュール装置４５は、薄型化が図られた多
機能の回路モジュール１を備えることによって、全体が
薄型化、多機能化が図られて構成される。デジタル回路
モジュール装置４５は、インタポーザ４６側に充分な面
積を有する電源回路パターン４８やグランドパターン４
９が形成されることにより、レギュレーションの高い電
源供給が行われるれようになる。
【００６６】ところで、回路モジュール１の製造工程に
おいては、上述したように多層配線部２の第１の主面２
ａ側に端子形成を行うために封止樹脂層７の表面７ａに
剥離層４１を介して適宜の基板材によって形成された第
２のベース基板４０が接合される。回路モジュール１の
製造工程においては、端子形成を行った後に、第２のベ
ース基板４０が剥離される。回路モジュール１は、第２
のベース基板４０が多層配線部２の第２の主面２ｂ上に
そのまま残されて他の部品の搭載用部材として用いるよ
うにしてもよい。回路モジュール１は、使用状態におい
て半導体チップ６から熱が発生することがあり、図２５
に示すように第２のベース基板４０が放熱部材５６の搭
載部材として利用される。
おいては、上述したように多層配線部２の第１の主面２
ａ側に端子形成を行うために封止樹脂層７の表面７ａに
剥離層４１を介して適宜の基板材によって形成された第
２のベース基板４０が接合される。回路モジュール１の
製造工程においては、端子形成を行った後に、第２のベ
ース基板４０が剥離される。回路モジュール１は、第２
のベース基板４０が多層配線部２の第２の主面２ｂ上に
そのまま残されて他の部品の搭載用部材として用いるよ
うにしてもよい。回路モジュール１は、使用状態におい
て半導体チップ６から熱が発生することがあり、図２５
に示すように第２のベース基板４０が放熱部材５６の搭
載部材として利用される。
【００６７】すなわち、回路モジュール１は、例えばア
ルミ等の金属材或いは金属粉を混入した樹脂材材等の熱
伝導率が大きな適宜の基材によって形成された第２のベ
ース基板５７が用いられて形成される。回路モジュール
１は、第２のベース基板５７が剥離されることなく多層
配線部２の第２の主面２ｂ上にそのまま残され、この第
２のベース基板５７の主面上にヒートシンク等の放熱部
材５６が接合固定される。回路モジュール１は、半導体
チップ６から発生した熱が第２のベース基板５７に効率
よく伝達され、この第２のベース基板５７を介して放熱
部材５６により放熱される。したがって、回路モジュー
ル１は、半導体チップ６からの熱により特性が劣化する
といった不都合の発生が防止され、安定した信号処理が
行われるようになる。
ルミ等の金属材或いは金属粉を混入した樹脂材材等の熱
伝導率が大きな適宜の基材によって形成された第２のベ
ース基板５７が用いられて形成される。回路モジュール
１は、第２のベース基板５７が剥離されることなく多層
配線部２の第２の主面２ｂ上にそのまま残され、この第
２のベース基板５７の主面上にヒートシンク等の放熱部
材５６が接合固定される。回路モジュール１は、半導体
チップ６から発生した熱が第２のベース基板５７に効率
よく伝達され、この第２のベース基板５７を介して放熱
部材５６により放熱される。したがって、回路モジュー
ル１は、半導体チップ６からの熱により特性が劣化する
といった不都合の発生が防止され、安定した信号処理が
行われるようになる。
【００６８】回路モジュール１は、上述したように多層
配線部２の第２の主面２ｂ上に半導体チップ６が実装さ
れて構成されるが、第２のベース基板４０を支持基板と
して多層配線部２の第１の主面２ａ側にも複数個の第２
の半導体チップ６１Ａ、６１Ｂを実装した図２６に示す
両面実装型の回路モジュール６０にも展開される。回路
モジュール６０は、上述したように多層配線部２が、多
数層の単位配線層８乃至１２を高精度に積層形成すると
ともに平坦化された第１の主面２ａと第２の主面２ｂと
を有することから、第２の主面２ｂ側に複数個の第１の
半導体チップ６が実装されるとともに第１の主面２ａ側
にも複数個の第２の半導体チップ６１が高精度に実装さ
れてなる。
配線部２の第２の主面２ｂ上に半導体チップ６が実装さ
れて構成されるが、第２のベース基板４０を支持基板と
して多層配線部２の第１の主面２ａ側にも複数個の第２
の半導体チップ６１Ａ、６１Ｂを実装した図２６に示す
両面実装型の回路モジュール６０にも展開される。回路
モジュール６０は、上述したように多層配線部２が、多
数層の単位配線層８乃至１２を高精度に積層形成すると
ともに平坦化された第１の主面２ａと第２の主面２ｂと
を有することから、第２の主面２ｂ側に複数個の第１の
半導体チップ６が実装されるとともに第１の主面２ａ側
にも複数個の第２の半導体チップ６１が高精度に実装さ
れてなる。
【００６９】回路モジュール６０は、複数個の第１の半
導体チップ６と第２の半導体チップ６１とが、同一主面
上ばかりでなく厚み方向に対面実装することで、小型
化、薄型化が図られる。回路モジュール６０も、多層配
線部２を構成する第１層単位配線層８乃至第５層単位配
線層１２がそれぞれ５μｍ程度の厚みで形成され、数μ
ｍ径に形成されたビア１３によりいわゆるビア−オン−
ビア構造を以って互いに層間接続が図られている。した
がって、回路モジュール６０は、第１の半導体チップ６
間や第２の半導体チップ６１間とともに、これらの間に
おいてもそれぞれの配線長が短縮化され、高機能化が図
られるとともにさらに高速処理化が図られるようにな
る。
導体チップ６と第２の半導体チップ６１とが、同一主面
上ばかりでなく厚み方向に対面実装することで、小型
化、薄型化が図られる。回路モジュール６０も、多層配
線部２を構成する第１層単位配線層８乃至第５層単位配
線層１２がそれぞれ５μｍ程度の厚みで形成され、数μ
ｍ径に形成されたビア１３によりいわゆるビア−オン−
ビア構造を以って互いに層間接続が図られている。した
がって、回路モジュール６０は、第１の半導体チップ６
間や第２の半導体チップ６１間とともに、これらの間に
おいてもそれぞれの配線長が短縮化され、高機能化が図
られるとともにさらに高速処理化が図られるようにな
る。
【００７０】回路モジュール６０には、図２６に示すよ
うに第１の半導体チップ６を実装した多層配線部２の第
２の主面２ｂ上に、第１の半導体チップ６の実装領域の
外側に位置して多数個の第１の接続端子部６２が設けら
れている。回路モジュール６０は、詳細を後述するよう
に第１の各接続端子部６２が第１の半導体チップ６と同
様に研磨処理が施されて薄型化されるとともに平坦化さ
れた表面６２ａが第１の封止樹脂層７と同一面を構成し
て露出される。回路モジュール６０は、第１の半導体チ
ップ６が第１の各接続端子部６２とともに約０．０５ｍ
ｍ程度の厚みまで研磨されている。なお、第１の各接続
端子部６２には、必要に応じてそれぞれの表面６２ａに
例えば金めっき等を施して接続端子６３を形成するよう
にしてもよい。
うに第１の半導体チップ６を実装した多層配線部２の第
２の主面２ｂ上に、第１の半導体チップ６の実装領域の
外側に位置して多数個の第１の接続端子部６２が設けら
れている。回路モジュール６０は、詳細を後述するよう
に第１の各接続端子部６２が第１の半導体チップ６と同
様に研磨処理が施されて薄型化されるとともに平坦化さ
れた表面６２ａが第１の封止樹脂層７と同一面を構成し
て露出される。回路モジュール６０は、第１の半導体チ
ップ６が第１の各接続端子部６２とともに約０．０５ｍ
ｍ程度の厚みまで研磨されている。なお、第１の各接続
端子部６２には、必要に応じてそれぞれの表面６２ａに
例えば金めっき等を施して接続端子６３を形成するよう
にしてもよい。
【００７１】回路モジュール６０は、多層配線部２の第
１の主面２ａ側にも第２の封止樹脂層６４によって封止
された第２の半導体チップ６１が実装されるとともに、
これら第２の半導体チップ６１の実装領域の外側に位置
して多数個の第２の接続端子部６５が設けられている。
回路モジュール６０は、第２の半導体チップ６１や第２
の接続端子部６５が第１の半導体チップ６や第１の各接
続端子部６２と同様に第２の封止樹脂層６４に研磨処理
を施すことによって薄型化されるとともに平坦化され、
その表面が第２の封止樹脂層６４と同一面を構成して露
出されている。回路モジュール６０は、第２の半導体チ
ップ６１と第２の各接続端子部６５とが約０．０５ｍｍ
程度の厚みまで研磨されることによって、全体で約１５
０μｍ程度まで薄型化が図られている。なお、第２の各
接続端子部６５にも、必要に応じてそれぞれの表面６５
ａに例えば金めっき等を施して接続端子６６を形成する
ようにしてもよい。
１の主面２ａ側にも第２の封止樹脂層６４によって封止
された第２の半導体チップ６１が実装されるとともに、
これら第２の半導体チップ６１の実装領域の外側に位置
して多数個の第２の接続端子部６５が設けられている。
回路モジュール６０は、第２の半導体チップ６１や第２
の接続端子部６５が第１の半導体チップ６や第１の各接
続端子部６２と同様に第２の封止樹脂層６４に研磨処理
を施すことによって薄型化されるとともに平坦化され、
その表面が第２の封止樹脂層６４と同一面を構成して露
出されている。回路モジュール６０は、第２の半導体チ
ップ６１と第２の各接続端子部６５とが約０．０５ｍｍ
程度の厚みまで研磨されることによって、全体で約１５
０μｍ程度まで薄型化が図られている。なお、第２の各
接続端子部６５にも、必要に応じてそれぞれの表面６５
ａに例えば金めっき等を施して接続端子６６を形成する
ようにしてもよい。
【００７２】回路モジュール６０は、第１の接続端子部
６２や第２の接続端子部６５を介して例えば制御基板等
のインタポーザ側の信号入出力端子とそれぞれ接続され
ることによって制御信号等が入出力される。回路モジュ
ール６０は、インタポーザ側から電源・グランドや制御
信号等の低速信号等が供給されるとともに、第１の半導
体チップ６と第２の半導体チップ６１間の高速信号が多
層配線部２内において処理される。回路モジュール６０
は、薄型化が図られるとともに平坦化された第１の主面
２ａと第２の主面２ｂを有する多層配線部２を備える。
したがって、回路モジュール６０は、全体が薄型化、多
機能化が図られて構成されるとともに上下をグランドで
挟まれたマイクロストリップラインを形成するなどイン
ピーダンス制御された回路パターンを容易に形成し、レ
ギュレーションの高い電源供給が行われるれようにな
る。
６２や第２の接続端子部６５を介して例えば制御基板等
のインタポーザ側の信号入出力端子とそれぞれ接続され
ることによって制御信号等が入出力される。回路モジュ
ール６０は、インタポーザ側から電源・グランドや制御
信号等の低速信号等が供給されるとともに、第１の半導
体チップ６と第２の半導体チップ６１間の高速信号が多
層配線部２内において処理される。回路モジュール６０
は、薄型化が図られるとともに平坦化された第１の主面
２ａと第２の主面２ｂを有する多層配線部２を備える。
したがって、回路モジュール６０は、全体が薄型化、多
機能化が図られて構成されるとともに上下をグランドで
挟まれたマイクロストリップラインを形成するなどイン
ピーダンス制御された回路パターンを容易に形成し、レ
ギュレーションの高い電源供給が行われるれようにな
る。
【００７３】以上のように構成された回路モジュール６
０の製造工程について、以下図２７乃至図３４を参照し
て説明する。なお、回路モジュール６０は、その他の構
成については上述した回路モジュール１と同様とするこ
とから、対応する部位に同一符号を付すことにより詳細
な説明を省略する。
０の製造工程について、以下図２７乃至図３４を参照し
て説明する。なお、回路モジュール６０は、その他の構
成については上述した回路モジュール１と同様とするこ
とから、対応する部位に同一符号を付すことにより詳細
な説明を省略する。
【００７４】回路モジュール６０の製造工程は、上述し
た回路モジュール１の製造工程における図１６に示した
第１のベース基板２０上に多層配線部２を形成した状態
で、第５層単位配線層１２に形成した各電極パッド３７
にそれぞれはんだバンプ３９を取り付け、フリップチッ
プ実装法等により第１の半導体チップ６の実装工程が施
される。回路モジュール６０の製造工程においては、第
１の半導体チップ６を実装するとともに、図２７に示す
ように多層配線部２の第５層単位配線層１２に形成され
た接続端子部３８上に第１の接続端子部６２を形成す
る。第１の接続端子部６２は、例えば露出された接続端
子部３８上にＣｕメッキ処理を施して厚膜形成されたＣ
ｕバンプからなる。第１の接続端子部６２は、例えば接
続端子部３８上にはんだボールを接合したりはんだめっ
きを施して形成してもよい。
た回路モジュール１の製造工程における図１６に示した
第１のベース基板２０上に多層配線部２を形成した状態
で、第５層単位配線層１２に形成した各電極パッド３７
にそれぞれはんだバンプ３９を取り付け、フリップチッ
プ実装法等により第１の半導体チップ６の実装工程が施
される。回路モジュール６０の製造工程においては、第
１の半導体チップ６を実装するとともに、図２７に示す
ように多層配線部２の第５層単位配線層１２に形成され
た接続端子部３８上に第１の接続端子部６２を形成す
る。第１の接続端子部６２は、例えば露出された接続端
子部３８上にＣｕメッキ処理を施して厚膜形成されたＣ
ｕバンプからなる。第１の接続端子部６２は、例えば接
続端子部３８上にはんだボールを接合したりはんだめっ
きを施して形成してもよい。
【００７５】回路モジュール６０の製造工程において
は、第１の半導体チップ６の実装工程の後工程として、
図２８に示すように第１の封止樹脂層７によって第１の
半導体チップ６と第１の接続端子部６２とを封止する第
１の封止樹脂層形成工程が施される。第１の封止樹脂層
形成工程は、回路モジュール１の製造工程と同様に、例
えばトランスファーモールド法や印刷法等によって第１
の半導体チップ６と第１の接続端子部６２とを含んで多
層配線部２の第２の主面２ｂを所定の厚みを以って全面
に亘り封止する第１の封止樹脂層７を形成する。
は、第１の半導体チップ６の実装工程の後工程として、
図２８に示すように第１の封止樹脂層７によって第１の
半導体チップ６と第１の接続端子部６２とを封止する第
１の封止樹脂層形成工程が施される。第１の封止樹脂層
形成工程は、回路モジュール１の製造工程と同様に、例
えばトランスファーモールド法や印刷法等によって第１
の半導体チップ６と第１の接続端子部６２とを含んで多
層配線部２の第２の主面２ｂを所定の厚みを以って全面
に亘り封止する第１の封止樹脂層７を形成する。
【００７６】回路モジュール６０の製造工程において
も、多層配線部２の第２の主面２ｂ上に形成した第１の
封止樹脂層７を所定の厚みまで研磨する研磨工程が施さ
れる。研磨工程は、例えばグラインダを用いた機械研磨
法、ウェットエッチングによる化学研磨法或いはこれら
機械研磨法と化学研磨法とを併用したＣＭＰ等によって
行われ、第１の封止樹脂層７とともに第１の半導体チッ
プ６と第１の接続端子部６２とを研磨して平坦化する。
第１の半導体チップ６は、機能に支障の無い最大範囲で
その表面を研磨されることにより図２９に示すように薄
型化されて第１の封止樹脂層７の表面７ａと同一面を構
成する。第１の接続端子部６２も、薄型化されて第１の
半導体チップ６と同様に第１の封止樹脂層７の表面７ａ
と同一面を構成する。
も、多層配線部２の第２の主面２ｂ上に形成した第１の
封止樹脂層７を所定の厚みまで研磨する研磨工程が施さ
れる。研磨工程は、例えばグラインダを用いた機械研磨
法、ウェットエッチングによる化学研磨法或いはこれら
機械研磨法と化学研磨法とを併用したＣＭＰ等によって
行われ、第１の封止樹脂層７とともに第１の半導体チッ
プ６と第１の接続端子部６２とを研磨して平坦化する。
第１の半導体チップ６は、機能に支障の無い最大範囲で
その表面を研磨されることにより図２９に示すように薄
型化されて第１の封止樹脂層７の表面７ａと同一面を構
成する。第１の接続端子部６２も、薄型化されて第１の
半導体チップ６と同様に第１の封止樹脂層７の表面７ａ
と同一面を構成する。
【００７７】回路モジュール６０の製造工程において
は、図３０に示すように研磨処理が施されることにより
平坦化された第１の封止樹脂層７の表面７ａ上に、剥離
層４１を介して第２のベース基板４０を接合する接合工
程が施される。第２のベース基板４０は、後述するよう
に多層配線部２の第１の主面２ａ側に所定の処理を施す
際に支持基板を構成することから、その主面４０ａが平
坦面とされるとともに機械的剛性を有している。剥離層
４１も、上述した第１のベース基板２０の剥離層２１と
同様に、スパッタリング法やＣＶＤ法等によって第２の
ベース基板４０の主面４０ａ上に均一な厚みを有して形
成された銅やアルミニウム等の金属薄膜層４２と、この
金属薄膜層４２上に例えばスピンコート法等によって均
一な厚みを有して形成されたポリイミド樹脂等の樹脂薄
膜層４３からなる。剥離層４１は、樹脂薄膜層４３が第
１の封止樹脂層７の表面７ａと接合されるとともに、後
述する剥離工程においてこの表面７ａを剥離面として多
層配線部２が第２のベース基板４０から剥離されるよう
にする。
は、図３０に示すように研磨処理が施されることにより
平坦化された第１の封止樹脂層７の表面７ａ上に、剥離
層４１を介して第２のベース基板４０を接合する接合工
程が施される。第２のベース基板４０は、後述するよう
に多層配線部２の第１の主面２ａ側に所定の処理を施す
際に支持基板を構成することから、その主面４０ａが平
坦面とされるとともに機械的剛性を有している。剥離層
４１も、上述した第１のベース基板２０の剥離層２１と
同様に、スパッタリング法やＣＶＤ法等によって第２の
ベース基板４０の主面４０ａ上に均一な厚みを有して形
成された銅やアルミニウム等の金属薄膜層４２と、この
金属薄膜層４２上に例えばスピンコート法等によって均
一な厚みを有して形成されたポリイミド樹脂等の樹脂薄
膜層４３からなる。剥離層４１は、樹脂薄膜層４３が第
１の封止樹脂層７の表面７ａと接合されるとともに、後
述する剥離工程においてこの表面７ａを剥離面として多
層配線部２が第２のベース基板４０から剥離されるよう
にする。
【００７８】回路モジュール６０の製造工程において
は、第２のベース基板４０を接合した後に、多層配線部
２から第１のベース基板２０を剥離する剥離工程が施さ
れる。剥離工程は、例えば第１のベース基板２０側を塩
酸等の酸性溶液中に浸漬することによってこの第１のベ
ース基板２０のみを多層配線部２から剥離するようにす
る。剥離工程においては、剥離層２１の金属薄膜層２２
と樹脂薄膜層２３との界面で剥離が進行し、図３１に示
すように多層配線部２が第１の主面２ａに樹脂薄膜層２
３を残した状態で第１のベース基板２０から剥離され
る。なお、剥離工程は、酸性溶液が第２のベース基板４
０側に流れ込まないようにして行われる。また、剥離工
程は、レーザアブレーションにより多層配線部２と第１
のベース基板２０とを剥離処理するようにしてもよい。
第１のベース基板２０は、剥離層２１を再形成すること
によって、再利用することが可能である。
は、第２のベース基板４０を接合した後に、多層配線部
２から第１のベース基板２０を剥離する剥離工程が施さ
れる。剥離工程は、例えば第１のベース基板２０側を塩
酸等の酸性溶液中に浸漬することによってこの第１のベ
ース基板２０のみを多層配線部２から剥離するようにす
る。剥離工程においては、剥離層２１の金属薄膜層２２
と樹脂薄膜層２３との界面で剥離が進行し、図３１に示
すように多層配線部２が第１の主面２ａに樹脂薄膜層２
３を残した状態で第１のベース基板２０から剥離され
る。なお、剥離工程は、酸性溶液が第２のベース基板４
０側に流れ込まないようにして行われる。また、剥離工
程は、レーザアブレーションにより多層配線部２と第１
のベース基板２０とを剥離処理するようにしてもよい。
第１のベース基板２０は、剥離層２１を再形成すること
によって、再利用することが可能である。
【００７９】回路モジュール６０の製造工程において
は、後述するように多層配線部２の第１の主面２ａに各
工程を施す際に、第２のベース基板４０が支持基板を構
成してその処理が施される。したがって、回路モジュー
ル６０の製造工程においては、多層配線部２を損傷する
ことなくその第１の主面２ａ側に施される樹脂薄膜層２
３の除去処理や研磨処理等が効率的かつ高精度に行われ
るようになる。
は、後述するように多層配線部２の第１の主面２ａに各
工程を施す際に、第２のベース基板４０が支持基板を構
成してその処理が施される。したがって、回路モジュー
ル６０の製造工程においては、多層配線部２を損傷する
ことなくその第１の主面２ａ側に施される樹脂薄膜層２
３の除去処理や研磨処理等が効率的かつ高精度に行われ
るようになる。
【００８０】回路モジュール６０の製造工程において
は、例えば酸素プラズマによるドライエッチング法等に
よって、上述した剥離工程により第１のベース基板２０
から剥離された多層配線部２の第１の主面２ａに残留し
た樹脂薄膜層２３の除去処理が施される。回路モジュー
ル６０の製造工程においては、樹脂薄膜層２３の除去処
理により外方に露出された第１層単位配線層８の第１の
回路パターン２５内に形成された接続端子部２５ａやラ
ンド２５ｂに、図３２に示すように第２の半導体チップ
６１や第２の接続端子部６５が実装される。第２の半導
体チップ６１は、各ランド２５ｂ上にそれぞれはんだバ
ンプ４４を取り付けてフリップチップ実装法等により多
層配線部２の第１の主面２ａ上に実装される。第２の接
続端子部６５は、各接続端子部２５ａにＣｕめっき処理
を施すことによって形成される。
は、例えば酸素プラズマによるドライエッチング法等に
よって、上述した剥離工程により第１のベース基板２０
から剥離された多層配線部２の第１の主面２ａに残留し
た樹脂薄膜層２３の除去処理が施される。回路モジュー
ル６０の製造工程においては、樹脂薄膜層２３の除去処
理により外方に露出された第１層単位配線層８の第１の
回路パターン２５内に形成された接続端子部２５ａやラ
ンド２５ｂに、図３２に示すように第２の半導体チップ
６１や第２の接続端子部６５が実装される。第２の半導
体チップ６１は、各ランド２５ｂ上にそれぞれはんだバ
ンプ４４を取り付けてフリップチップ実装法等により多
層配線部２の第１の主面２ａ上に実装される。第２の接
続端子部６５は、各接続端子部２５ａにＣｕめっき処理
を施すことによって形成される。
【００８１】回路モジュール６０の製造工程において
は、第２の封止樹脂層６４によって第２の半導体チップ
６１と第２の接続端子部６５とを封止する第２の封止樹
脂層形成工程が施される。第２の封止樹脂層形成工程
は、第１の封止樹脂層形成工程と同様に例えばトランス
ファーモールド法や印刷法等によって第２の半導体チッ
プ６１と第２の接続端子部６５とを含んで多層配線部２
の第１の主面２ａを所定の厚みを以って全面に亘り封止
する第２の封止樹脂層６４を形成する。
は、第２の封止樹脂層６４によって第２の半導体チップ
６１と第２の接続端子部６５とを封止する第２の封止樹
脂層形成工程が施される。第２の封止樹脂層形成工程
は、第１の封止樹脂層形成工程と同様に例えばトランス
ファーモールド法や印刷法等によって第２の半導体チッ
プ６１と第２の接続端子部６５とを含んで多層配線部２
の第１の主面２ａを所定の厚みを以って全面に亘り封止
する第２の封止樹脂層６４を形成する。
【００８２】回路モジュール６０の製造工程において
も、第２の封止樹脂層６４を所定の厚みまで研磨する研
磨工程が施される。研磨工程は、例えばグラインダを用
いた機械研磨法、ウェットエッチングによる化学研磨法
或いは機械研磨法と化学研磨法とを併用したＣＭＰ等に
よって行われ、図３３に示すように第２の封止樹脂層６
４とともに第２の半導体チップ６１と第２の接続端子部
６５とを研磨して薄型化するとともにこの第２の封止樹
脂層６４の表面６４ａを平坦化する。第２の半導体チッ
プ６１は、機能に支障の無い最大範囲でその表面を研磨
されることにより同図に示すように薄型化されて第２の
封止樹脂層６４の表面６４ａと同一面を構成する。第２
の接続端子部６５も、薄型化されて第２の半導体チップ
６１と同様に第２の封止樹脂層６４の表面６４ａと同一
面を構成する。研磨工程は、第２のベース基板４０を支
持基板として第２の封止樹脂層６４を研磨することによ
り、高精度の研磨処理を施すことが可能である。
も、第２の封止樹脂層６４を所定の厚みまで研磨する研
磨工程が施される。研磨工程は、例えばグラインダを用
いた機械研磨法、ウェットエッチングによる化学研磨法
或いは機械研磨法と化学研磨法とを併用したＣＭＰ等に
よって行われ、図３３に示すように第２の封止樹脂層６
４とともに第２の半導体チップ６１と第２の接続端子部
６５とを研磨して薄型化するとともにこの第２の封止樹
脂層６４の表面６４ａを平坦化する。第２の半導体チッ
プ６１は、機能に支障の無い最大範囲でその表面を研磨
されることにより同図に示すように薄型化されて第２の
封止樹脂層６４の表面６４ａと同一面を構成する。第２
の接続端子部６５も、薄型化されて第２の半導体チップ
６１と同様に第２の封止樹脂層６４の表面６４ａと同一
面を構成する。研磨工程は、第２のベース基板４０を支
持基板として第２の封止樹脂層６４を研磨することによ
り、高精度の研磨処理を施すことが可能である。
【００８３】回路モジュール６０の製造工程において
は、上述した工程を経て多層配線部２から第２のベース
基板４０を剥離する剥離工程が施される。剥離工程は、
例えば回路モジュール６０の中間体を塩酸等の酸性溶液
中に浸漬することによってこの第２のベース基板４０を
多層配線部２から剥離するようにする。剥離工程におい
ては、剥離層４１の金属薄膜層４２と樹脂薄膜層４３と
の界面で剥離が進行し、図３４に示すように多層配線部
２が第２の主面２ｂに樹脂薄膜層４３を残した状態で第
２のベース基板４０から剥離される。なお、剥離工程
は、例えばレーザアブレーションにより多層配線部２と
第２のベース基板４０とを剥離処理するようにしてもよ
い。
は、上述した工程を経て多層配線部２から第２のベース
基板４０を剥離する剥離工程が施される。剥離工程は、
例えば回路モジュール６０の中間体を塩酸等の酸性溶液
中に浸漬することによってこの第２のベース基板４０を
多層配線部２から剥離するようにする。剥離工程におい
ては、剥離層４１の金属薄膜層４２と樹脂薄膜層４３と
の界面で剥離が進行し、図３４に示すように多層配線部
２が第２の主面２ｂに樹脂薄膜層４３を残した状態で第
２のベース基板４０から剥離される。なお、剥離工程
は、例えばレーザアブレーションにより多層配線部２と
第２のベース基板４０とを剥離処理するようにしてもよ
い。
【００８４】回路モジュール６０の製造工程において
は、例えば酸素プラズマによるドライエッチング法等に
よって、上述した剥離工程により第２のベース基板４０
から剥離された多層配線部２の第２の主面２ｂに残留し
た樹脂薄膜層４３の除去処理が施される。回路モジュー
ル６０の製造工程においては、以上の工程を経て図２６
に示した回路モジュール６０が製造される。なお、回路
モジュール６０の製造工程においても、比較的大型のベ
ース基板２０、４０が用いられて多数個の回路モジュー
ル６０を連結部を介して相互に連結された状態で一括し
て製造するようにしてもよいことは勿論である。回路モ
ジュール６０の製造工程においては、上述した回路モジ
ュール１の製造工程と同様に、第２のベース基板４０か
らの剥離工程の前工程において各多層配線部２を分離す
る連結部のカッティング処理が施されて各回路モジュー
ル６０が相互に切り分けられる。
は、例えば酸素プラズマによるドライエッチング法等に
よって、上述した剥離工程により第２のベース基板４０
から剥離された多層配線部２の第２の主面２ｂに残留し
た樹脂薄膜層４３の除去処理が施される。回路モジュー
ル６０の製造工程においては、以上の工程を経て図２６
に示した回路モジュール６０が製造される。なお、回路
モジュール６０の製造工程においても、比較的大型のベ
ース基板２０、４０が用いられて多数個の回路モジュー
ル６０を連結部を介して相互に連結された状態で一括し
て製造するようにしてもよいことは勿論である。回路モ
ジュール６０の製造工程においては、上述した回路モジ
ュール１の製造工程と同様に、第２のベース基板４０か
らの剥離工程の前工程において各多層配線部２を分離す
る連結部のカッティング処理が施されて各回路モジュー
ル６０が相互に切り分けられる。
【００８５】以上の工程を経て製造された回路モジュー
ル６０は、上述した回路モジュール１と同様にインタポ
ーザ７０上に実装される実装部品として用いられ、例え
ば図３５に示したワイヤボンディング法により接続を行
ったデジタル回路モジュール装置６８や図３６に示した
フェースダウン実装法により接続を行ったデジタル回路
モジュール装置６９等を構成する。回路モジュール６０
は、第１の封止樹脂層７の表面７ａ或いは第２の封止樹
脂層６４の表面６４ａのいずれか一方を実装面としてイ
ンタポーザ７０上に実装可能である。回路モジュール６
０は、その他の適宜の方法によってインタポーザ７０や
適宜の回路基板に実装される。
ル６０は、上述した回路モジュール１と同様にインタポ
ーザ７０上に実装される実装部品として用いられ、例え
ば図３５に示したワイヤボンディング法により接続を行
ったデジタル回路モジュール装置６８や図３６に示した
フェースダウン実装法により接続を行ったデジタル回路
モジュール装置６９等を構成する。回路モジュール６０
は、第１の封止樹脂層７の表面７ａ或いは第２の封止樹
脂層６４の表面６４ａのいずれか一方を実装面としてイ
ンタポーザ７０上に実装可能である。回路モジュール６
０は、その他の適宜の方法によってインタポーザ７０や
適宜の回路基板に実装される。
【００８６】インタポーザ７０は、上述したデジタル回
路モジュール装置４５に用いられるインタポーザ４６と
同様の部材であり、一般的な多層基板製造工程を経て製
造されて内部に電源回路パターン７１やグランドパター
ン７２が形成されている。インタポーザ７０には、部品
実装面７０ａにレジスト等によって成膜形成される保護
層７３から露出されて多数個のランド７４が形成されて
いる。インタポーザ７０は、部品実装面７０ａと対向す
る一方の主面が装置側の基板等に搭載される搭載面７０
ｂを構成してなる。インタポーザ７０は、搭載面７０ｂ
側にも装置側から信号や電源等が供給される多数個の接
続端子部７５が形成されるとともに、これら接続端子部
７５を外方に露出させて保護層７６が成膜形成されてい
る。インタポーザ７０は、部品実装面７０ａ側のランド
７４や電源回路パターン７１及びグランドパターン７２
或いは搭載面７０ｂ側の接続端子部７５が多数個のスル
ーホール７７によって適宜接続されてなる。
路モジュール装置４５に用いられるインタポーザ４６と
同様の部材であり、一般的な多層基板製造工程を経て製
造されて内部に電源回路パターン７１やグランドパター
ン７２が形成されている。インタポーザ７０には、部品
実装面７０ａにレジスト等によって成膜形成される保護
層７３から露出されて多数個のランド７４が形成されて
いる。インタポーザ７０は、部品実装面７０ａと対向す
る一方の主面が装置側の基板等に搭載される搭載面７０
ｂを構成してなる。インタポーザ７０は、搭載面７０ｂ
側にも装置側から信号や電源等が供給される多数個の接
続端子部７５が形成されるとともに、これら接続端子部
７５を外方に露出させて保護層７６が成膜形成されてい
る。インタポーザ７０は、部品実装面７０ａ側のランド
７４や電源回路パターン７１及びグランドパターン７２
或いは搭載面７０ｂ側の接続端子部７５が多数個のスル
ーホール７７によって適宜接続されてなる。
【００８７】デジタル回路モジュール装置６８は、図３
５に示すように回路モジュール６０が例えば第２の封止
樹脂層６４側を実装面としてインタポーザ７０の部品実
装面７０ａ上の実装領域内に搭載されてなる。デジタル
回路モジュール装置６８は、回路モジュール６０の第１
の封止樹脂層７側に形成された第１の各接続端子部６２
の接続端子６３とインタポーザ７０側の実装領域を囲ん
で形成された相対するランド７４とをワイヤ７８により
それぞれ接続してなる。デジタル回路モジュール装置６
８は、回路モジュール６０を搭載した状態で、インタポ
ーザ７０の部品実装面７０ａに封止樹脂層７９を形成し
て回路モジュール６０を封止する。
５に示すように回路モジュール６０が例えば第２の封止
樹脂層６４側を実装面としてインタポーザ７０の部品実
装面７０ａ上の実装領域内に搭載されてなる。デジタル
回路モジュール装置６８は、回路モジュール６０の第１
の封止樹脂層７側に形成された第１の各接続端子部６２
の接続端子６３とインタポーザ７０側の実装領域を囲ん
で形成された相対するランド７４とをワイヤ７８により
それぞれ接続してなる。デジタル回路モジュール装置６
８は、回路モジュール６０を搭載した状態で、インタポ
ーザ７０の部品実装面７０ａに封止樹脂層７９を形成し
て回路モジュール６０を封止する。
【００８８】デジタル回路モジュール装置６９も、図３
６に示すように回路モジュール６０が例えば第２の封止
樹脂層６４側を実装面としてインタポーザ７０の部品実
装面７０ａ上の実装領域内に搭載されてなる。デジタル
回路モジュール装置６８は、インタポーザ７０側の部品
実装面７０ａに形成されたランド８０にそれぞれはんだ
バンプ８１が接合されており、回路モジュール６０が第
２の封止樹脂層６４側に形成された第２の接続端子部６
５の接続端子６６を相対する半田バンプ８１に対応位置
させるようにして位置決めして搭載される。デジタル回
路モジュール装置６８は、回路モジュール６０とインタ
ポーザ７０との間にアンダフィル８２が充填され、この
状態で例えばリフローはんだ処理を施すことによって回
路モジュール６０をインタポーザ７０に実装してなる。
６に示すように回路モジュール６０が例えば第２の封止
樹脂層６４側を実装面としてインタポーザ７０の部品実
装面７０ａ上の実装領域内に搭載されてなる。デジタル
回路モジュール装置６８は、インタポーザ７０側の部品
実装面７０ａに形成されたランド８０にそれぞれはんだ
バンプ８１が接合されており、回路モジュール６０が第
２の封止樹脂層６４側に形成された第２の接続端子部６
５の接続端子６６を相対する半田バンプ８１に対応位置
させるようにして位置決めして搭載される。デジタル回
路モジュール装置６８は、回路モジュール６０とインタ
ポーザ７０との間にアンダフィル８２が充填され、この
状態で例えばリフローはんだ処理を施すことによって回
路モジュール６０をインタポーザ７０に実装してなる。
【００８９】回路モジュール６０も、上述した回路モジ
ュール１と同様に、第２のベース基板４０が多層配線部
２の第２の主面２ｂ上にそのまま残されて他の部品の搭
載用部材として用いるようにしてもよい。回路モジュー
ル６０は、図３７に示すように第２のベース基板４０の
主面上にヒートシンク等の放熱部材５６が接合固定され
ることによって、使用状態において第１の半導体チップ
６や第２の半導体チップ６１から発生する熱を放熱する
ようにされる。
ュール１と同様に、第２のベース基板４０が多層配線部
２の第２の主面２ｂ上にそのまま残されて他の部品の搭
載用部材として用いるようにしてもよい。回路モジュー
ル６０は、図３７に示すように第２のベース基板４０の
主面上にヒートシンク等の放熱部材５６が接合固定され
ることによって、使用状態において第１の半導体チップ
６や第２の半導体チップ６１から発生する熱を放熱する
ようにされる。
【００９０】上述した各実施の形態においては、１個の
回路モジュール６０を使用するようにしたが、図３８に
示すように多数個の回路モジュール６０Ａ乃至６０Ｃを
積層して多層回路モジュール体８３を構成することも可
能である。回路モジュール６０には、上述したように第
１の封止樹脂層７の表面７ａと第２の封止樹脂層６４の
表面６４ａとにそれぞれ多数個の接続端子部６２及び接
続端子部６５が形成されている。回路モジュール６０に
は、例えば接続端子部６２及び接続端子部６５の表面に
それぞれ金めっきを施して接続端子６３、６６が形成さ
れている。
回路モジュール６０を使用するようにしたが、図３８に
示すように多数個の回路モジュール６０Ａ乃至６０Ｃを
積層して多層回路モジュール体８３を構成することも可
能である。回路モジュール６０には、上述したように第
１の封止樹脂層７の表面７ａと第２の封止樹脂層６４の
表面６４ａとにそれぞれ多数個の接続端子部６２及び接
続端子部６５が形成されている。回路モジュール６０に
は、例えば接続端子部６２及び接続端子部６５の表面に
それぞれ金めっきを施して接続端子６３、６６が形成さ
れている。
【００９１】多層回路モジュール体８３においては、第
１の回路モジュール６０Ａの第１の封止樹脂層７Ａ上に
第２の回路モジュール６０Ｂが第２の封止樹脂層６４Ｂ
側を実装面として、相対する接続端子部６２Ａと接続端
子部６５Ｂとを重ね合わせるようにして位置決めされて
積層される。多層回路モジュール体８３は、第１の回路
モジュール６０Ａと第２の回路モジュール６０Ｂとの間
にアンダフィル８４Ａが充填されることによって相互の
絶縁を保持するとともに積層状態が保持されてなる。
１の回路モジュール６０Ａの第１の封止樹脂層７Ａ上に
第２の回路モジュール６０Ｂが第２の封止樹脂層６４Ｂ
側を実装面として、相対する接続端子部６２Ａと接続端
子部６５Ｂとを重ね合わせるようにして位置決めされて
積層される。多層回路モジュール体８３は、第１の回路
モジュール６０Ａと第２の回路モジュール６０Ｂとの間
にアンダフィル８４Ａが充填されることによって相互の
絶縁を保持するとともに積層状態が保持されてなる。
【００９２】多層回路モジュール体８３は、第１の回路
モジュール６０Ａと第２の回路モジュール６０Ｂとを圧
着することによって、接続端子部６２Ａの接続端子６３
Ａと接続端子部６５Ｂ接続端子６６Ａとが金−金熱圧着
によりそれぞれ接合されることによって一体的に積層さ
れる。なお、多層回路モジュール体８３は、接続端子部
６２Ａの接続端子６３Ａと接続端子部６５Ｂ接続端子６
６Ａとを、例えば超音波接合法或いは適宜のフェースダ
ウン接合法等によって接合するようにしてもよいことは
勿論である。
モジュール６０Ａと第２の回路モジュール６０Ｂとを圧
着することによって、接続端子部６２Ａの接続端子６３
Ａと接続端子部６５Ｂ接続端子６６Ａとが金−金熱圧着
によりそれぞれ接合されることによって一体的に積層さ
れる。なお、多層回路モジュール体８３は、接続端子部
６２Ａの接続端子６３Ａと接続端子部６５Ｂ接続端子６
６Ａとを、例えば超音波接合法或いは適宜のフェースダ
ウン接合法等によって接合するようにしてもよいことは
勿論である。
【００９３】多層回路モジュール体８３は、第１の回路
モジュール６０Ａと第２の回路モジュール６０Ｂとの積
層体に対して、第２の回路モジュール６０Ｂの第１の封
止樹脂層７Ｂ上に第３の回路モジュール６０Ｃが第２の
封止樹脂層６４Ｃ側を実装面として積層される。第３の
回路モジュール６０Ｃは、第２の回路モジュール６０Ｂ
に対して、相対する接続端子部６２Ｃを接続端子部６５
Ｂに重ね合わせるようにして位置決めされて積層され
る。多層回路モジュール体８３は、第１の回路モジュー
ル６０Ａと第２の回路モジュール６０Ｂとの積層体に対
して、第３の回路モジュール６０Ｃ圧着することによっ
て各回路モジュール６０Ａ乃至６０Ｃが一体化されて積
層される。
モジュール６０Ａと第２の回路モジュール６０Ｂとの積
層体に対して、第２の回路モジュール６０Ｂの第１の封
止樹脂層７Ｂ上に第３の回路モジュール６０Ｃが第２の
封止樹脂層６４Ｃ側を実装面として積層される。第３の
回路モジュール６０Ｃは、第２の回路モジュール６０Ｂ
に対して、相対する接続端子部６２Ｃを接続端子部６５
Ｂに重ね合わせるようにして位置決めされて積層され
る。多層回路モジュール体８３は、第１の回路モジュー
ル６０Ａと第２の回路モジュール６０Ｂとの積層体に対
して、第３の回路モジュール６０Ｃ圧着することによっ
て各回路モジュール６０Ａ乃至６０Ｃが一体化されて積
層される。
【００９４】多層回路モジュール体８３は、多数個の半
導体チップ６、６１が３次元的に高密度実装してなる。
多層回路モジュール体８３は、各回路モジュール６０Ａ
乃至６０Ｃがそれぞれ薄型化されていることから、これ
らを多層化しても全体として極めて薄型に構成されてな
る。多層回路モジュール体８３は、３次元的に高密度実
装された各半導体チップ６、６１間の配線長も短縮化さ
れており、制御信号等の伝播ロスや劣化も小さく高速処
理化が図られる。
導体チップ６、６１が３次元的に高密度実装してなる。
多層回路モジュール体８３は、各回路モジュール６０Ａ
乃至６０Ｃがそれぞれ薄型化されていることから、これ
らを多層化しても全体として極めて薄型に構成されてな
る。多層回路モジュール体８３は、３次元的に高密度実
装された各半導体チップ６、６１間の配線長も短縮化さ
れており、制御信号等の伝播ロスや劣化も小さく高速処
理化が図られる。
【００９５】なお、多層回路モジュール体８３は、説明
の便宜上同一構成の回路モジュール６０Ａ乃至６０Ｃを
一体的に積層したものとして示したが、それぞれ多層配
線部２の内部構成や半導体チップの実装構成を異にした
回路モジュールが積層して構成される。また、多層回路
モジュール体８３は、半導体チップ６を片面に実装した
上述した回路モジュール１の積層体であってもよく、ま
たこの回路モジュール１を一部に含んでいてもよいこと
は勿論である。さらに、多層回路モジュール体８３にお
いては、外側の回路モジュール６０Ｃに第２のベース基
板４０Ｃが残されてこれに放熱部材５７を取り付けるよ
うにしてもよい。
の便宜上同一構成の回路モジュール６０Ａ乃至６０Ｃを
一体的に積層したものとして示したが、それぞれ多層配
線部２の内部構成や半導体チップの実装構成を異にした
回路モジュールが積層して構成される。また、多層回路
モジュール体８３は、半導体チップ６を片面に実装した
上述した回路モジュール１の積層体であってもよく、ま
たこの回路モジュール１を一部に含んでいてもよいこと
は勿論である。さらに、多層回路モジュール体８３にお
いては、外側の回路モジュール６０Ｃに第２のベース基
板４０Ｃが残されてこれに放熱部材５７を取り付けるよ
うにしてもよい。
【００９６】
【発明の効果】以上詳細に説明したように本発明によれ
ば、各単位配線層が、感光性絶縁材からなる絶縁層のビ
アホール形成部位と回路パターン形成部位とに露光量を
異にする第１の露光処理と第２の露光処理との２段階露
光処理と露光部位を除去する現像処理とを施した後に全
面に導体層を形成しかつこの導体層が研磨されることに
よって、絶縁層内に微細かつ高密度のビアホールと回路
パターンとが簡易な工程により形成され、それぞれのビ
アホールの開口導体部と回路パターンとが絶縁層の主面
と同一面を構成して平坦化された各単位配線層を積層形
成することにより多層配線部を構成し、この多層配線部
の表面に半導体チップを実装したことから、より精密に
多層化されるとともに薄型化が図られた多層配線部が簡
易な工程によって形成され、各単位配線層がビア−オン
−ビア構造によって互いに層間接続されることから半導
体チップの配線長の短縮化が図られ、大容量、高速化、
高密度バスの対応を図った回路モジュールが得られる。
ば、各単位配線層が、感光性絶縁材からなる絶縁層のビ
アホール形成部位と回路パターン形成部位とに露光量を
異にする第１の露光処理と第２の露光処理との２段階露
光処理と露光部位を除去する現像処理とを施した後に全
面に導体層を形成しかつこの導体層が研磨されることに
よって、絶縁層内に微細かつ高密度のビアホールと回路
パターンとが簡易な工程により形成され、それぞれのビ
アホールの開口導体部と回路パターンとが絶縁層の主面
と同一面を構成して平坦化された各単位配線層を積層形
成することにより多層配線部を構成し、この多層配線部
の表面に半導体チップを実装したことから、より精密に
多層化されるとともに薄型化が図られた多層配線部が簡
易な工程によって形成され、各単位配線層がビア−オン
−ビア構造によって互いに層間接続されることから半導
体チップの配線長の短縮化が図られ、大容量、高速化、
高密度バスの対応を図った回路モジュールが得られる。
【図１】本発明の実施の形態として示すマルチチップ回
路モジュールの要部縦断面図である。
路モジュールの要部縦断面図である。
【図２】同マルチチップ回路モジュールの製造工程に用
いられる主面に剥離層が形成されたベース基板の縦断面
図である。
いられる主面に剥離層が形成されたベース基板の縦断面
図である。
【図３】同ベース基板の主面上に形成される第１層単位
配線部の絶縁層の形成工程説明図である。
配線部の絶縁層の形成工程説明図である。
【図４】同絶縁層に第１の露光処理を施す工程説明図で
ある。
ある。
【図５】同絶縁層に第２の露光処理を施す工程説明図で
ある。
ある。
【図６】同絶縁層に現像処理を施して露光部位を除去す
る工程説明図である。
る工程説明図である。
【図７】同第１層単位配線部の絶縁層に金属めっきを施
す工程説明図である。
す工程説明図である。
【図８】同第１層単位配線部の絶縁層に平坦化処理を施
す工程説明図である。
す工程説明図である。
【図９】同第１層単位配線部の絶縁層上にＴａＮ層を形
成する工程説明図である。
成する工程説明図である。
【図１０】同ＴａＮ層に素子形成マスクを接合する工程
説明図である。
説明図である。
【図１１】同ＴａＮ層にキャパシタ素子の下電極膜とな
るＴａＯ膜を形成する工程説明図である。
るＴａＯ膜を形成する工程説明図である。
【図１２】同ＴａＮ層にキャパシタ素子と抵抗体素子と
をパターン形成する工程説明図である。
をパターン形成する工程説明図である。
【図１３】キャパシタ素子の上部電極を形成する工程説
明図である。
明図である。
【図１４】他の素子形成法の説明図であり、ＴａＯ膜を
形成する工程説明図である。
形成する工程説明図である。
【図１５】同キャパシタ素子と抵抗体素子とを形成する
工程説明図である。
工程説明図である。
【図１６】第１のベース基板上に多層配線部を形成した
状態の説明図である。
状態の説明図である。
【図１７】多層配線部上に半導体チップを実装する工程
説明図である。
説明図である。
【図１８】半導体チップを封止する封止樹脂層の形成工
程説明図である。
程説明図である。
【図１９】封止樹脂層の研磨工程説明図である。
【図２０】第２のベース基板の接合工程説明図である。
【図２１】第１のベース基板の剥離工程説明図である。
【図２２】接続端子部の形成工程説明図である。
【図２３】第２のベース基板の剥離工程説明図である。
【図２４】マルチチップ回路モジュールを搭載したデジ
タル回路モジュール装置の要部縦断面図である。
タル回路モジュール装置の要部縦断面図である。
【図２５】放熱部材を備えたマルチチップ回路モジュー
ルの要部縦断面図である。
ルの要部縦断面図である。
【図２６】本発明にかかるマルチチップ回路モジュール
の第２の実施の形態として示す、多層配線部の両面に半
導体チップを実装してなるマルチチップ回路モジュール
の要部縦断面図である。
の第２の実施の形態として示す、多層配線部の両面に半
導体チップを実装してなるマルチチップ回路モジュール
の要部縦断面図である。
【図２７】同マルチチップ回路モジュールの製造工程の
説明図であり、多層配線部の第２の主面上に半導体チッ
プと接続端子部とを実装する工程の説明図である。
説明図であり、多層配線部の第２の主面上に半導体チッ
プと接続端子部とを実装する工程の説明図である。
【図２８】第１の半導体チップと第１の接続端子部とを
封止する第１の封止樹脂層の形成工程説明図である。
封止する第１の封止樹脂層の形成工程説明図である。
【図２９】封止樹脂層の研磨工程説明図である。
【図３０】第２のベース基板の接合工程説明図である。
【図３１】第１のベース基板の剥離工程説明図である。
【図３２】多層配線部の第１の主面上に第２の半導体チ
ップと第２の接続端子部とを封止する封止樹脂層の形成
工程説明図である。
ップと第２の接続端子部とを封止する封止樹脂層の形成
工程説明図である。
【図３３】第２の半導体チップと第２の接続端子部とを
封止する第２の封止樹脂層を形成して、この第２の封止
樹脂層を研磨した状態の工程説明図である。
封止する第２の封止樹脂層を形成して、この第２の封止
樹脂層を研磨した状態の工程説明図である。
【図３４】第２のベース基板の剥離工程説明図である。
【図３５】マルチチップ回路モジュールをインタポーザ
上にワイヤボンディング法により実装してなるデジタル
回路モジュール装置の要部縦断面図である。
上にワイヤボンディング法により実装してなるデジタル
回路モジュール装置の要部縦断面図である。
【図３６】マルチチップ回路モジュールをインタポーザ
上にフェースダウン法により実装してなるデジタル回路
モジュール装置の要部縦断面図である。
上にフェースダウン法により実装してなるデジタル回路
モジュール装置の要部縦断面図である。
【図３７】放熱部材を備えたマルチチップ回路モジュー
ルの要部縦断面図である。
ルの要部縦断面図である。
【図３８】多層マルチチップ回路モジュール体の要部縦
断面図である。
断面図である。
【図３９】従来のマルチチップ回路モジュール体の要部
縦断面図である。
縦断面図である。
１ マルチチップ回路モジュール（回路モジュール）、
２ 多層配線部、３インタポーザ、４ 実装用バンプ、
５ 半導体実装用バンプ、６ 半導体チップ、７ 封止
樹脂層、８ 第１層単位配線層、９ 第２層単位配線
層、１０ 第３層単位配線層、１１ 第４層単位配線
層、１２ 第５層単位配線層、１３ ビア、１４ キャ
パシタ素子、１５ 抵抗体素子、１６ インダクタ素
子、２０ ベース基板、２１ 剥離層、２２ 金属薄膜
層、２３ 樹脂薄膜層、２４ 第１の絶縁層、２５ 第
１の回路パターン、２６ 貫通孔、２７ 配線溝、２８
銅めっき層、３０ ＴａＮ層、３２ ＴａＯ層、４０
第２のベース基板、４１ 剥離層、４５ デジタル回
路モジュール装置、４６ インタポーザ、４７ チップ
部品、４８ 電源回路パターン、４９ グランドパター
ン、５６ 放熱部材、６０ 回路モジュール、６１ 第
２の半導体チップ、６２ 接続端子部、６４ 封止樹脂
層、６８ デジタル回路モジュール装置、６９ デジタ
ル回路モジュール装置、７０ インタポーザ
２ 多層配線部、３インタポーザ、４ 実装用バンプ、
５ 半導体実装用バンプ、６ 半導体チップ、７ 封止
樹脂層、８ 第１層単位配線層、９ 第２層単位配線
層、１０ 第３層単位配線層、１１ 第４層単位配線
層、１２ 第５層単位配線層、１３ ビア、１４ キャ
パシタ素子、１５ 抵抗体素子、１６ インダクタ素
子、２０ ベース基板、２１ 剥離層、２２ 金属薄膜
層、２３ 樹脂薄膜層、２４ 第１の絶縁層、２５ 第
１の回路パターン、２６ 貫通孔、２７ 配線溝、２８
銅めっき層、３０ ＴａＮ層、３２ ＴａＯ層、４０
第２のベース基板、４１ 剥離層、４５ デジタル回
路モジュール装置、４６ インタポーザ、４７ チップ
部品、４８ 電源回路パターン、４９ グランドパター
ン、５６ 放熱部材、６０ 回路モジュール、６１ 第
２の半導体チップ、６２ 接続端子部、６４ 封止樹脂
層、６８ デジタル回路モジュール装置、６９ デジタ
ル回路モジュール装置、７０ インタポーザ
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０５Ｋ 3/46
Claims (8)
- 【請求項１】 多数の単位配線層がビアホールを介して
互いに層間接続されて積層されることにより構成された
多層配線部の少なくともいずれか一方の最外層単位配線
層に半導体チップを実装してなり、 上記各単位配線層が、感光性絶縁樹脂材からなる絶縁層
に、ビアホール形成部位に上記絶縁層を貫通する露光を
行う第１の露光処理と回路パターン形成部位に上記絶縁
層の途中まで露光を行う第２の露光処理とからなる２段
階露光処理及び露光された上記ビアホール形成部位と回
路パターン形成部位の上記絶縁層を除去する現像処理と
が施されて上記ビアホール形成部位に貫通孔が形成され
るとともに上記回路パターン形成部位に凹溝がパターン
形成され、上記貫通孔と凹溝の内部にも充填されるよう
にして主面全体に導体層が形成されるとともにこの導体
層が上記絶縁層の主面が露出するまで研磨されることに
より、 上記ビアホールの開口導体部と上記回路パターンの導体
部とが上記絶縁層の主面と同一面を構成して平坦化され
ていることを特徴とする回路モジュール。 - 【請求項２】 上記多層配線部が、上記各単位配線層を
平坦な主面上に剥離層が形成されたベース基板上に順次
積層形成して形成されることを特徴とする請求項１に記
載の回路モジュール。 - 【請求項３】 上記各単位配線層が、上記導体層を化学
−機械研磨法により研磨することによって主面を平坦化
されていることを特徴とする請求項１に記載の回路モジ
ュール。 - 【請求項４】 上記導体層が、銅めっき処理を施して形
成された銅膜層であることを特徴とする請求項１に記載
の回路モジュール。 - 【請求項５】 平坦な主面を有するベース基板上に、ビ
アホールを介して互いに層間接続された単位配線層を多
層に積層して多層配線部を形成するとともに、上記多層
配線部の少なくともいずれか一方の最外層単位配線層に
半導体チップを実装してなる回路モジュールの製造方法
であり、 上記各単位配線層の形成工程が、 感光性絶縁樹脂材によって絶縁層を形成する工程と、 上記絶縁層に対して、ビアホール形成部位に上記絶縁層
を貫通する露光を行う第１の露光処理と、回路パターン
形成部位に上記絶縁層の途中まで露光を行う第２の露光
処理とからなる２段階露光処理を施す工程と、 現像処理を施して露光処理が施された上記ビアホール形
成部位と回路パターン形成部位の上記絶縁層を除去して
ビアホールを構成する貫通孔と回路パターンを構成する
凹溝とをパターン形成する工程と、 上記絶縁層に対して上記貫通孔と凹溝の内部にも充填さ
れるようにして主面全体に導体層を形成する工程と、 上記導体層に対して上記絶縁層の主面が露出するまで研
磨することにより、上記貫通孔と凹溝とに充填された導
体層が上記絶縁層の主面と同一面を構成するように平坦
化されてビアホールと回路パターンとを構成する工程
と、 平坦化された下層単位配線層の主面上に、上記各工程を
経て上層単位配線層を順次積層形成する工程とを経て多
層配線部を形成し、 上記多層配線部の最上層単位配線層上に、少なくとも１
個以上の半導体チップを実装する工程とを有し、 上記各単位配線層が、上記ビアホールの開口導体部と上
記回路パターンの導体部とが上記絶縁層の主面と同一面
を構成して平坦化された主面上に順次積層形成されるこ
とにより上記多層配線部を形成することを特徴とする回
路モジュールの製造方法。 - 【請求項６】 基材の表面に剥離層を形成した上記ベー
ス基板が用いられ、 上記多層配線部を形成した後に、この多層配線部を上記
剥離層を介して剥離する工程を有することを特徴とする
請求項５に記載の回路モジュールの製造方法。 - 【請求項７】 上記各単位配線層の導体層に施す研磨工
程が、化学ー機械研磨法によって行われることを特徴と
する請求項５に記載の回路モジュールの製造方法。 - 【請求項８】 上記導体層の形成工程が、上記絶縁層に
対して銅めっき処理を施して銅膜層を形成する工程であ
ることを特徴とする請求項５に記載の回路モジュールの
製造方法。
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|---|---|
| JP (1) | JP2003163323A (ja) |
Cited By (50)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005216989A (ja) * | 2004-01-28 | 2005-08-11 | Hitachi Maxell Ltd | マルチチップモジュールの製造方法 |
| JP2006344631A (ja) * | 2005-06-07 | 2006-12-21 | Murata Mfg Co Ltd | 部品内蔵基板 |
| EP1892502A2 (en) | 2006-08-21 | 2008-02-27 | Disco Corporation | Surface position detector and laser beam processing machine |
| JP2008091639A (ja) * | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
| JP2008091638A (ja) * | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
| DE102008010934A1 (de) | 2007-02-26 | 2008-08-28 | Disco Corp. | Laserstrahl-Bestrahlungseinrichtung und Laserstrahl-Bearbeitungseinrichtung |
| US7443517B2 (en) | 2006-12-20 | 2008-10-28 | Disco Corporation | Measuring instrument and laser beam machine for wafer |
| US7471384B2 (en) | 2006-09-01 | 2008-12-30 | Disco Corporation | Via hole depth detector |
| DE102008043820A1 (de) | 2007-11-21 | 2009-05-28 | Disco Corporation | Laserstrahlbearbeitungsvorrichtung |
| US7569840B2 (en) | 2006-08-02 | 2009-08-04 | Disco Corporation | Alignment method of a laser beam processing machine |
| US7589332B2 (en) | 2006-09-20 | 2009-09-15 | Disco Corporation | Via-hole processing method |
| WO2009119680A1 (ja) * | 2008-03-25 | 2009-10-01 | イビデン株式会社 | プリント配線板及びその製造方法 |
| US7618892B2 (en) | 2006-06-29 | 2009-11-17 | Disco Corporation | Via hole forming method |
| US7625810B2 (en) | 2005-06-27 | 2009-12-01 | Disco Corporation | Wafer processing method |
| US7630421B2 (en) | 2006-08-04 | 2009-12-08 | Disco Corporation | Laser beam irradiation apparatus and laser working machine |
| US7732729B2 (en) | 2006-07-14 | 2010-06-08 | Disco Corporation | Laser processing device |
| JP2010538478A (ja) * | 2007-09-25 | 2010-12-09 | インテル・コーポレーション | 高密度ｂｌｂｕ層および低密度またはコアレス基板を備えたｉｃパッケージ |
| US7919725B2 (en) | 2006-09-14 | 2011-04-05 | Disco Corporation | Via hole forming method |
| JP2011514015A (ja) * | 2008-06-03 | 2011-04-28 | インテル コーポレイション | バンプレス・ビルド・アップ・レイヤ（ｂｂｕｌ）を使用したパッケージオンパッケージ |
| US7935910B2 (en) | 2007-01-26 | 2011-05-03 | Disco Corporation | Method of laser drilling vias |
| US8143552B2 (en) | 2006-09-12 | 2012-03-27 | Disco Corporation | Laser beam machining system |
| US8258428B2 (en) | 2006-07-11 | 2012-09-04 | Disco Corporation | Laser beam processing machine |
| JP2012238668A (ja) * | 2011-05-10 | 2012-12-06 | Hitachi Chem Co Ltd | プリント配線板及びその製造方法並びに感光性樹脂組成物 |
| JP2013012758A (ja) * | 2012-08-22 | 2013-01-17 | Renesas Electronics Corp | 電子装置 |
| JP2013033803A (ja) * | 2011-08-01 | 2013-02-14 | Ngk Spark Plug Co Ltd | 回路基板、半導体パワーモジュール、製造方法 |
| DE102012214908A1 (de) | 2011-08-24 | 2013-02-28 | Disco Corporation | Lochbildungsverfahren und Laserbearbeitungsvorrichtung |
| WO2013054790A1 (ja) * | 2011-10-11 | 2013-04-18 | 日立化成株式会社 | 導体回路を有する構造体及びその製造方法並びに熱硬化性樹脂組成物 |
| US8487208B2 (en) | 2006-08-09 | 2013-07-16 | Disco Corporation | Laser beam irradiation apparatus and laser working machine |
| CN103223558A (zh) * | 2012-01-27 | 2013-07-31 | 株式会社迪思科 | 激光加工装置 |
| DE102013202094A1 (de) | 2012-02-09 | 2013-08-14 | Disco Corporation | Laserbearbeitungsvorrichtung, die zur Ausbildung von mittels Laser bearbeiteten Öffnungen geeignet ist |
| US8513566B2 (en) | 2006-11-15 | 2013-08-20 | Disco Corporation | Laser beam processing machine |
| KR20130103357A (ko) | 2012-03-09 | 2013-09-23 | 가부시기가이샤 디스코 | 레이저 가공 방법 및 레이저 가공 장치 |
| KR20130111990A (ko) | 2012-04-02 | 2013-10-11 | 가부시기가이샤 디스코 | 레이저 가공 방법 및 레이저 가공 장치 |
| CN103733330A (zh) * | 2011-08-01 | 2014-04-16 | 日本特殊陶业株式会社 | 半导体功率模块、半导体功率模块的制造方法、电路板 |
| US8779325B2 (en) | 2007-03-06 | 2014-07-15 | Disco Corporation | Laser beam processing machine |
| KR20140109331A (ko) | 2013-03-05 | 2014-09-15 | 가부시기가이샤 디스코 | 웨이퍼 가공 방법 |
| JP2015143613A (ja) * | 2010-10-22 | 2015-08-06 | アルファ・ラバル・コーポレイト・エービー | 熱交換器プレートおよびプレート式熱交換器 |
| JP2015146467A (ja) * | 2015-05-08 | 2015-08-13 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| US9349646B2 (en) | 2013-03-01 | 2016-05-24 | Disco Corporation | Wafer processing method including a filament forming step and an etching step |
| JP2017063226A (ja) * | 2016-12-21 | 2017-03-30 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| US9735040B2 (en) | 2015-03-12 | 2017-08-15 | Disco Corporation | Method of processing single-crystal substrate |
| US10103061B2 (en) | 2015-03-06 | 2018-10-16 | Disco Corporation | Processing method of single-crystal substrate |
| JP2019036742A (ja) * | 2018-10-09 | 2019-03-07 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| KR20190132550A (ko) * | 2017-04-21 | 2019-11-27 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 패키지 처리를 위한 방법들 및 장치 |
| JP2020065049A (ja) * | 2019-09-06 | 2020-04-23 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| WO2020105633A1 (ja) * | 2018-11-20 | 2020-05-28 | 凸版印刷株式会社 | 半導体パッケージ基板およびその製造方法 |
| DE102006058536B4 (de) * | 2005-12-15 | 2020-10-08 | Disco Corp. | Laserstrahlbearbeitungsmaschine |
| WO2023032706A1 (ja) * | 2021-09-02 | 2023-03-09 | 東京エレクトロン株式会社 | レーザーリフトオフ用の積層基板、基板処理方法、及び基板処理装置 |
| JP7375274B2 (ja) | 2019-06-10 | 2023-11-08 | Ｔｏｐｐａｎホールディングス株式会社 | 配線基板及び配線基板の製造方法 |
| JP7450063B2 (ja) | 2020-06-17 | 2024-03-14 | 珠海越亜半導体股▲分▼有限公司 | 多層基板及びその製造方法 |
-
2001
- 2001-11-27 JP JP2001361692A patent/JP2003163323A/ja active Pending
Cited By (89)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005216989A (ja) * | 2004-01-28 | 2005-08-11 | Hitachi Maxell Ltd | マルチチップモジュールの製造方法 |
| JP4527991B2 (ja) * | 2004-01-28 | 2010-08-18 | 株式会社日立製作所 | マルチチップモジュールの製造方法 |
| JP2006344631A (ja) * | 2005-06-07 | 2006-12-21 | Murata Mfg Co Ltd | 部品内蔵基板 |
| US7625810B2 (en) | 2005-06-27 | 2009-12-01 | Disco Corporation | Wafer processing method |
| DE102006058536B4 (de) * | 2005-12-15 | 2020-10-08 | Disco Corp. | Laserstrahlbearbeitungsmaschine |
| US7618892B2 (en) | 2006-06-29 | 2009-11-17 | Disco Corporation | Via hole forming method |
| US8258428B2 (en) | 2006-07-11 | 2012-09-04 | Disco Corporation | Laser beam processing machine |
| US7732729B2 (en) | 2006-07-14 | 2010-06-08 | Disco Corporation | Laser processing device |
| US7569840B2 (en) | 2006-08-02 | 2009-08-04 | Disco Corporation | Alignment method of a laser beam processing machine |
| CN101116928B (zh) * | 2006-08-04 | 2011-10-19 | 株式会社迪思科 | 激光光线照射装置及激光加工器 |
| US7630421B2 (en) | 2006-08-04 | 2009-12-08 | Disco Corporation | Laser beam irradiation apparatus and laser working machine |
| US8487208B2 (en) | 2006-08-09 | 2013-07-16 | Disco Corporation | Laser beam irradiation apparatus and laser working machine |
| EP1892502A2 (en) | 2006-08-21 | 2008-02-27 | Disco Corporation | Surface position detector and laser beam processing machine |
| US7471384B2 (en) | 2006-09-01 | 2008-12-30 | Disco Corporation | Via hole depth detector |
| US8143552B2 (en) | 2006-09-12 | 2012-03-27 | Disco Corporation | Laser beam machining system |
| US7919725B2 (en) | 2006-09-14 | 2011-04-05 | Disco Corporation | Via hole forming method |
| US7589332B2 (en) | 2006-09-20 | 2009-09-15 | Disco Corporation | Via-hole processing method |
| US8354340B2 (en) | 2006-10-02 | 2013-01-15 | Renesas Electronics Corporation | Electronic device and method of manufacturing the same |
| US8975750B2 (en) | 2006-10-02 | 2015-03-10 | Renesas Electronics Corporation | Electronic device |
| US20160307875A1 (en) | 2006-10-02 | 2016-10-20 | Renesas Electronics Corporation | Electronic device |
| JP2008091638A (ja) * | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
| US10879227B2 (en) | 2006-10-02 | 2020-12-29 | Renesas Electronics Corporation | Electronic device |
| US9847325B2 (en) | 2006-10-02 | 2017-12-19 | Renesas Electronics Corporation | Electronic device |
| US9406602B2 (en) | 2006-10-02 | 2016-08-02 | Renesas Electronics Corporation | Electronic device |
| US10224318B2 (en) | 2006-10-02 | 2019-03-05 | Renesas Electronics Corporation | Electronic device |
| US8633591B2 (en) | 2006-10-02 | 2014-01-21 | Renesas Electronics Corporation | Electronic device |
| US8823174B2 (en) | 2006-10-02 | 2014-09-02 | Renesas Electronics Corporation | Electronic device |
| JP2008091639A (ja) * | 2006-10-02 | 2008-04-17 | Nec Electronics Corp | 電子装置およびその製造方法 |
| US10580763B2 (en) | 2006-10-02 | 2020-03-03 | Renesas Electronics Corporation | Electronic device |
| US8513566B2 (en) | 2006-11-15 | 2013-08-20 | Disco Corporation | Laser beam processing machine |
| US7443517B2 (en) | 2006-12-20 | 2008-10-28 | Disco Corporation | Measuring instrument and laser beam machine for wafer |
| US7935910B2 (en) | 2007-01-26 | 2011-05-03 | Disco Corporation | Method of laser drilling vias |
| DE102008010934A1 (de) | 2007-02-26 | 2008-08-28 | Disco Corp. | Laserstrahl-Bestrahlungseinrichtung und Laserstrahl-Bearbeitungseinrichtung |
| US8779325B2 (en) | 2007-03-06 | 2014-07-15 | Disco Corporation | Laser beam processing machine |
| JP2010538478A (ja) * | 2007-09-25 | 2010-12-09 | インテル・コーポレーション | 高密度ｂｌｂｕ層および低密度またはコアレス基板を備えたｉｃパッケージ |
| US9941245B2 (en) | 2007-09-25 | 2018-04-10 | Intel Corporation | Integrated circuit packages including high density bump-less build up layers and a lesser density core or coreless substrate |
| DE112008002459B4 (de) | 2007-09-25 | 2021-07-22 | Intel Corporation | Integrierte-Schaltkreis-Bausteine mit hoch-dichten bumpless bild-up layers und einem Substrat mit dichtevermindertem Kern oder einem kernlosen Substrat |
| DE102008043820A1 (de) | 2007-11-21 | 2009-05-28 | Disco Corporation | Laserstrahlbearbeitungsvorrichtung |
| WO2009119680A1 (ja) * | 2008-03-25 | 2009-10-01 | イビデン株式会社 | プリント配線板及びその製造方法 |
| JP5238801B2 (ja) * | 2008-03-25 | 2013-07-17 | イビデン株式会社 | プリント配線板及びその製造方法 |
| US8263878B2 (en) | 2008-03-25 | 2012-09-11 | Ibiden Co., Ltd. | Printed wiring board |
| DE112009000383B4 (de) * | 2008-06-03 | 2020-10-08 | Intel Corporation | Package-on-Package unter Verwendung eines löthöckerlosen Aufbauschicht (BBUL)-Bausteins |
| JP2011514015A (ja) * | 2008-06-03 | 2011-04-28 | インテル コーポレイション | バンプレス・ビルド・アップ・レイヤ（ｂｂｕｌ）を使用したパッケージオンパッケージ |
| JP2015143613A (ja) * | 2010-10-22 | 2015-08-06 | アルファ・ラバル・コーポレイト・エービー | 熱交換器プレートおよびプレート式熱交換器 |
| JP2012238668A (ja) * | 2011-05-10 | 2012-12-06 | Hitachi Chem Co Ltd | プリント配線板及びその製造方法並びに感光性樹脂組成物 |
| CN103733330A (zh) * | 2011-08-01 | 2014-04-16 | 日本特殊陶业株式会社 | 半导体功率模块、半导体功率模块的制造方法、电路板 |
| JP2013033803A (ja) * | 2011-08-01 | 2013-02-14 | Ngk Spark Plug Co Ltd | 回路基板、半導体パワーモジュール、製造方法 |
| CN102950383A (zh) * | 2011-08-24 | 2013-03-06 | 株式会社迪思科 | 穿孔方法及激光加工装置 |
| US8912464B2 (en) | 2011-08-24 | 2014-12-16 | Disco Corporation | Hole forming method and laser processing apparatus |
| DE102012214908A1 (de) | 2011-08-24 | 2013-02-28 | Disco Corporation | Lochbildungsverfahren und Laserbearbeitungsvorrichtung |
| US9661763B2 (en) | 2011-10-11 | 2017-05-23 | Hitachi Chemical Company, Ltd. | Structure containing conductor circuit, method for manufacturing same, and heat-curable resin composition |
| JPWO2013054790A1 (ja) * | 2011-10-11 | 2015-03-30 | 日立化成株式会社 | 導体回路を有する構造体及びその製造方法並びに熱硬化性樹脂組成物 |
| KR101564179B1 (ko) * | 2011-10-11 | 2015-10-28 | 히타치가세이가부시끼가이샤 | 도체 회로를 갖는 구조체 및 그 제조 방법 및 열경화성 수지 조성물 |
| US10034384B2 (en) | 2011-10-11 | 2018-07-24 | Hitachi Chemical Company, Ltd. | Structure containing conductor circuit, method for manufacturing same, and heat-curable resin composition |
| CN103858527A (zh) * | 2011-10-11 | 2014-06-11 | 日立化成株式会社 | 具有导体电路的结构体及其制造方法以及热固化性树脂组合物 |
| WO2013054790A1 (ja) * | 2011-10-11 | 2013-04-18 | 日立化成株式会社 | 導体回路を有する構造体及びその製造方法並びに熱硬化性樹脂組成物 |
| US10207369B2 (en) | 2012-01-27 | 2019-02-19 | Disco Corporation | Method for forming a laser processed hole |
| CN103223558A (zh) * | 2012-01-27 | 2013-07-31 | 株式会社迪思科 | 激光加工装置 |
| DE102013201123A1 (de) | 2012-01-27 | 2013-08-01 | Disco Corporation | Laserbearbeitungsvorrichtung |
| CN103223558B (zh) * | 2012-01-27 | 2016-08-03 | 株式会社迪思科 | 激光加工装置 |
| KR20130087360A (ko) | 2012-01-27 | 2013-08-06 | 가부시기가이샤 디스코 | 레이저 가공 장치 |
| DE102013202094A1 (de) | 2012-02-09 | 2013-08-14 | Disco Corporation | Laserbearbeitungsvorrichtung, die zur Ausbildung von mittels Laser bearbeiteten Öffnungen geeignet ist |
| US9656347B2 (en) | 2012-02-09 | 2017-05-23 | Disco Corporation | Laser processing method for forming a laser processed hole in a work piece |
| KR20130092455A (ko) | 2012-02-09 | 2013-08-20 | 가부시기가이샤 디스코 | 레이저 가공 장치 |
| KR20130103357A (ko) | 2012-03-09 | 2013-09-23 | 가부시기가이샤 디스코 | 레이저 가공 방법 및 레이저 가공 장치 |
| US9095931B2 (en) | 2012-04-02 | 2015-08-04 | Disco Corporation | Laser processing method and laser processing apparatus |
| KR20130111990A (ko) | 2012-04-02 | 2013-10-11 | 가부시기가이샤 디스코 | 레이저 가공 방법 및 레이저 가공 장치 |
| JP2013012758A (ja) * | 2012-08-22 | 2013-01-17 | Renesas Electronics Corp | 電子装置 |
| US9349646B2 (en) | 2013-03-01 | 2016-05-24 | Disco Corporation | Wafer processing method including a filament forming step and an etching step |
| KR20140109331A (ko) | 2013-03-05 | 2014-09-15 | 가부시기가이샤 디스코 | 웨이퍼 가공 방법 |
| US9305793B2 (en) | 2013-03-05 | 2016-04-05 | Disco Corporation | Wafer processing method |
| US10103061B2 (en) | 2015-03-06 | 2018-10-16 | Disco Corporation | Processing method of single-crystal substrate |
| US9735040B2 (en) | 2015-03-12 | 2017-08-15 | Disco Corporation | Method of processing single-crystal substrate |
| JP2015146467A (ja) * | 2015-05-08 | 2015-08-13 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| JP2017063226A (ja) * | 2016-12-21 | 2017-03-30 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| CN110520975B (zh) * | 2017-04-21 | 2023-09-19 | 应用材料公司 | 用于半导体封装处理的方法和设备 |
| CN110520975A (zh) * | 2017-04-21 | 2019-11-29 | 应用材料公司 | 用于半导体封装处理的方法和设备 |
| KR20190132550A (ko) * | 2017-04-21 | 2019-11-27 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 패키지 처리를 위한 방법들 및 장치 |
| KR102405192B1 (ko) * | 2017-04-21 | 2022-06-07 | 어플라이드 머티어리얼스, 인코포레이티드 | 반도체 패키지 처리를 위한 방법들 및 장치 |
| JP2019036742A (ja) * | 2018-10-09 | 2019-03-07 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| WO2020105633A1 (ja) * | 2018-11-20 | 2020-05-28 | 凸版印刷株式会社 | 半導体パッケージ基板およびその製造方法 |
| JP2020088069A (ja) * | 2018-11-20 | 2020-06-04 | 凸版印刷株式会社 | 半導体パッケージ基板およびその製造方法 |
| CN113169166A (zh) * | 2018-11-20 | 2021-07-23 | 凸版印刷株式会社 | 半导体封装基板及其制造方法 |
| EP3886161A4 (en) * | 2018-11-20 | 2022-01-26 | Toppan Printing Co., Ltd. | SEMICONDUCTOR PACKAGE SUBSTRATE AND METHOD FOR PRODUCTION THEREOF |
| JP7375274B2 (ja) | 2019-06-10 | 2023-11-08 | Ｔｏｐｐａｎホールディングス株式会社 | 配線基板及び配線基板の製造方法 |
| JP2020065049A (ja) * | 2019-09-06 | 2020-04-23 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| JP7197448B2 (ja) | 2019-09-06 | 2022-12-27 | ルネサスエレクトロニクス株式会社 | 電子装置 |
| JP7450063B2 (ja) | 2020-06-17 | 2024-03-14 | 珠海越亜半導体股▲分▼有限公司 | 多層基板及びその製造方法 |
| WO2023032706A1 (ja) * | 2021-09-02 | 2023-03-09 | 東京エレクトロン株式会社 | レーザーリフトオフ用の積層基板、基板処理方法、及び基板処理装置 |
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