JP4899604B2 - 三次元半導体パッケージ製造方法 - Google Patents

Description

本発明は、半導体ディバイスを埋め込むとともに配線層を形成した単位ウェハ層体を積層して一体化した三次元半導体パッケージ製造方法に関する。

例えば、パーソナルコンピュータ、携帯電話機、ビデオレコーダ或いはオーディオ機器等の各種の電子機器においては、小型化や多機能化或いは高機能化が図られており、これに伴ってこれら機器を構成する部品や基板における小型化、薄型化、軽量化或いは高密度実装化や低電力消費化が図られている。電子機器等においては、例えば配線層の多層化や微細化或いは多ピン化等の技術とともにベアチップを基板にダイレクト実装するフリップチップ実装法等のＣＳＰ（chip sise package）技術等の配線技術や、半導体基板上で再配線層の形成やパッケージ化するＷＬＰ（wafer-level package）或いはＷＬＣＳＰ（wafer-level chipsize package）等の半導体パッケージ化技術等が開発されている。

半導体装置においては、さらなる高集積化の対応としてＤＲＡＭ（dynamic randam-access memory）等の大規模メモリ回路や高周波信号を用いる高速アナログ回路等のような複数の異種機能回路を同時に集積する要求も大きく、いわゆるＳＯＣ（system on chip）と称される大規模な１チップ化が検討されている。しかしながら、かかるＳＯＣ技術においては、１チップ化のためのウエハ製造プロセスが非常に高度かつ複雑であり、実装されるロジック機能、メモリ機能或いはアナログ機能等の個々の機能に対する製造プロセスの最適化が困難であった。また、ＳＯＣ技術においては、マスク費用を含めて莫大な開発費用や開発期間の長期化といった問題があり、さらにリークの増加や基板ノイズ等の問題もある。したがって、ＳＯＣ技術は、非常に高い性能を追求するとともに大量生産が可能なシステムへの適用に限定される傾向にある。

半導体装置においては、例えば目的に応じた複数個の複数のＬＳＩ（large scale integration）チップや異なる半導体チップ等を３次元的に積層して１チップ化を図るＳＩＰ（system in package）技術の開発も進められている。半導体装置においては、かかるＳＩＰ技術を利用することにより、汎用半導体チップの実装や光ディバイスの混載による多機能化等の展開を図ることが可能となる。

半導体装置においては、例えば図１８に示すようにガラスエポキシ樹脂基板等からなる配線基板１０１上に複数個のＬＳＩ１０２Ａ、１０２Ｂをフリップチップ実装法等により実装したいわゆるマルチ・チップ・モジュール（ＭＣＭ）１００が提供されている。ＭＣＭ１００は、複数個のＬＳＩ１０２を備えることにより１つの半導体装置と比較して多機能化が図られ、また複数の半導体装置を組み合わせて同等の機能を実現したものとの比較において小型化が図られるとともに全体として配線長の短縮化による信号の高速伝送が図られる。

特許文献１には、親チップの活性面（電極形成面）上に直接子チップを順次接合して積層したいわゆるチップ・オン・チップ構造の三次元半導体装置が開示されている。かかる三次元半導体装置は、上述したＭＣＭ１００と比較して配線基板１０１を不要とするとともに半導体チップを三次元に実装することで集積度の大幅な向上が図られるとともに配線長の短縮化によるさらなる信号の高速伝送化が図られる。

特開２００３−１４２６４８公報

ところで、電子機器等においては、ＬＳＩの動作速度や集積規模の向上、マイクロプロセッサの高性能化やメモリチップの大容量化も急速に進んでおり、上述したＳＩＰ技術や新実装技術等を採用した半導体装置を用いることにより一層の小型化や多機能化或いは高機能化や低電力消費化の実現も見込まれる。しかしながら、半導体装置においては、信号配線の高速化や高密度化の対応がネックとなり、全体としてこれら新技術の性能が充分に発揮されるに至っていない。また、半導体装置においては、チップ内においてＧＨｚを超えるクロック周波数の実現が図られても、各チップが信号配線により接続されることから装置全体として信号遅延や反射の対応としてクロック周波数を１桁も下げざるを得ないといった問題がある。さらに、半導体装置においては、信号配線の高速化や高密度化の対応に伴って、ＥＭＩ（electromagnetic interference）やＥＭＣ（electromagnetic compatibility）の対策もますます重要となってくる。

また、上述したＭＣＭ１００においても、各ＬＳＩを接続する配線がインターポーザの配線構造により制約を受けるために微細化・高密度化の配線構造を形成することが困難である。ＭＣＭ１００においては、上述したようにＬＳＩの高速・高密度化に伴ってますます配線数も多くなり、充分な集積効率を上げることが困難であるとともにモジュール全体も厚みが大きくなってしまう。

さらに、上述した特許文献１に開示された三次元半導体装置においては、下層側の各チップに端子形成面から裏面に貫通する貫通孔を形成するとともに導電体を充填して裏面側において半田バンプ等を形成した後に、この裏面上に上層側のチップをフェースダウンして構成する。しかしながら、かかる三次元半導体装置においては、各チップにそれぞれ複数の貫通孔を形成するとともに導電体を充填する極めて面倒かつ精密な加工を行わなければならない。また、三次元半導体装置においては、かかる加工が可能なチップのみを用いた特定機能の半導体装置に限定され汎用チップ等を用いて汎用性を有する半導体装置に適用することはできない。

したがって、半導体装置においては、半導体チップやＬＳＩチップ等の半導体ディバイスの高性能化ばかりでなく、パッケージやボード等の実装構造を含めたシステム全体で高集積化や高性能化を図らなければならない。本発明は、汎用品を含む各種半導体ディバイスを三次元実装するとともに各半導体ディバイス間の配線の短縮化、微細化或いは高密度化も図った三次元半導体パッケージを簡易な工程により高精度に製造する三次元半導体パッケージ製造方法を提供することを目的とする。

上述した目的を達成する本発明にかかる三次元半導体パッケージ製造方法は、それぞれ別工程の単位ウェハ層基板体製作工程により各層単位ウェハ層体を構成する各層単位ウェハ層基板体を製作する。三次元半導体パッケージ製造方法は、第１層単位ウェハ層基板体製作工程により製作した第１層単位ウェハ層基板体から第１層単位ウェハ層体を製作し、別工程の各層製作した単位ウェハ層基板体製作工程により製作した上層単位ウェハ層基板体から製作した上層単位ウェハ層体を積層して三次元半導体パッケージを製造する。

三次元半導体パッケージ製造方法は、各層の単位ウェハ層基板体製作工程が、主面上に剥離層を形成したダミー基板を用い、剥離層上に配線層を形成する配線層形成工程と、配線層上に複数個の導電ポストを形成する導電ポスト形成工程と、少なくとも１個以上の半導体ディバイスをその電極形成面を実装面として当該電極形成面に設けられた電極と配線層に相対して形成した端子部とを接続して実装するフリップチップ実装法により配線層上に実装する半導体ディバイス実装工程と、ダミー基板上に導電ポストと半導体ディバイスを封止する封止樹脂層を形成する封止樹脂層形成工程と、封止樹脂層と半導体ディバイス及び導電ポストを研磨して導電ポストの先端部を研磨面に露出させる研磨工程と、研磨面に露出された各導電ポストの先端部にそれぞれ接続バンプを形成する接続バンプ形成工程とを有して、ダミー基板上に剥離層を介して半導体ディバイスと配線層及び各導電ポストを封止樹脂層内に埋め込みかつ各導電ポスト上に接続バンプを形成した各層単位ウェハ層基板体を製作する。

三次元半導体パッケージ製造方法は、それぞれ別工程の単位ウェハ層基板体製作工程により製作された複数の単位ウェハ層基板体を、単位ウェハ層基板体積層工程により順次積層するとともに単位ウェハ層体製作工程を施すことによって単位ウェハ層体を多層に積層した三次元半導体モジュールを製造する。三次元半導体パッケージ製造方法は、第１層単位ウェハ層基板体に対して、剥離層を介してダミー基板を剥離して配線層を露出させるダミー基板剥離工程と、剥離層を除去する剥離層除去工程と、剥離層が除去されて露出した配線層上に接着層を形成する接着層形成工程とを有する単位ウェハ層体製作工程とを有する第１層単位ウェハ層体製作工程を施して第１層単位ウェハ層体を製作する。

三次元半導体パッケージ製造方法は、第２層単位ウェハ層基板体積層工程により、第１層単位ウェハ層体の接着層上に別工程の単位ウェハ層基板体製作工程により製作した第２層単位ウェハ層基板体を積層する。三次元半導体パッケージ製造方法は、第２層単位ウェハ層基板体積層工程により、研磨面側を積層面として各導電ポストに設けた接続バンプを第１層単位ウェハ層体の配線層に相対して設けた接続端子部上に位置合わせして積層した状態で接着層を介して接合する。

三次元半導体パッケージ製造方法は、第１層単位ウェハ層体に積層した第２層単位ウェハ層基板体に対して、上述した第１層単位ウェハ層体製作工程と同等の第２層単位ウェハ層体製作工程を施して第１層単位ウェハ層体に積層されて積層中間体を構成する第２層単位ウェハ層体を製作する。三次元半導体パッケージ製造方法は、積層中間体に対して、それぞれ別工程の上層単位ウェハ層基板体製作工程により製作した上層単位ウェハ層基板体を積層する上層単位ウェハ層基板体積層工程と、当該上層単位ウェハ層基板体に上層単位ウェハ層体製作工程を順次施すことにより、単位ウェハ層体を多層に積層した三次元半導体パッケージを製造する。

また、三次元半導体パッケージ製造方法は、各単位ウェハ層基板体製作工程において、１個又は複数個の同一及び異なる半導体ディバイスを実装した単位ウェハ層基板体を製作することにより、各単位ウェハ層体或いは各層単位ウェハ層体毎に、複数個の同一及び異なる半導体ディバイスを実装した三次元半導体パッケージを製造する。

さらに、三次元半導体パッケージ製造方法は、最上層単位ウェハ層体積層工程により最上層に単位ウェハ層基板体を積層した後に、外付け部品実装工程により当該最上層単位ウェハ層基板体の配線層上に外付け部品を実装する。三次元半導体パッケージ製造方法は、最上層に積層した最上層単位ウェハ層基板体に対して、ダミー基板剥離工程と剥離層除去工程とを施して露出された配線層上に、ソルダレジスト層を形成するソルダレジスト層形成工程と、ソルダレジスト層に対して配線層に設けた実装用端子部を露出させる部品実装開口を形成する部品実装開口形成工程とを施して、部品実装開口を介して配線層上に外付け部品を実装する。

上述した工程を有する本発明にかかる三次元半導体パッケージ製造方法によれば、それぞれ別工程の各層単位ウェハ層基板体製作工程によりダミー基板上に剥離層を介して半導体ディバイスと配線層及び各導電ポストを封止樹脂層内に埋め込みかつ各導電ポスト上に接続バンプを形成した単位ウェハ層基板体を製作し、ダミー基板剥離工程と剥離層除去工程と接着層形成工程を経て製作した単位ウェハ層体に対して上層の単位ウェハ層基板体を積層して同等のダミー基板剥離工程と剥離層除去工程と接着層形成工程を施して単位ウェハ層体の積層体を製作し、これを順次繰り返すことにより三次元半導体パッケージを製造する。三次元半導体パッケージ製造方法によれば、実装基板を不要として三次元に配置した複数個の半導体ディバイスを備えて高集積化が図られることにより、小型化や多機能化或いは高機能化を図るとともに配線長の短縮化により制御信号等の高速伝送化を図った三次元半導体パッケージを製造することが可能である。また、三次元半導体パッケージ製造方法によれば、単位ウェハ層基板体を個別に製作することで、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上を図った三次元半導体パッケージを製造することが可能である。さらに、三次元半導体パッケージ製造方法によれば、各単位ウェハ層基板体にそれぞれ異なる機能の半導体ディバイスを直接実装することから、汎用半導体ディバイスを用いることも可能であり、目的に応じた三次元半導体パッケージを廉価に製造することが可能である。

以下、本発明の実施の形態として図面に示した三次元半導体パッケージ（以下、半導体パッケージと略称する。）１の製造方法について説明する。実施の形態として示した半導体パッケージ１の製造方法は、電気信号と光学信号の処理機能を有する電気・光混載半導体モジュールであり、図３に示すようにそれぞれ異なる機能を有する単位ウェハ層体２Ａ〜２Ｃ（以下、個別に説明する場合を除いて単位ウェハ層体２と総称する。）を積層して一体化した３層構成の三次元半導体パッケージからなる半導体パッケージ１を製造する。なお、半導体パッケージ１の製造方法は、かかる３層構成の半導体パッケージ１に限定されずさらに多数個の単位ウェハ層体２を積層した多層半導体パッケージを製造することも可能である。

半導体パッケージ１の製造方法においては、図１に示す基本工程を共通とする詳細を後述するそれぞれ別工程の各層単位ウェハ層基板体製作工程ＡＡ〜ＡＣ（以下、個別に説明する場合を除いて単位ウェハ層基板体製作工程Ａと総称する。）により、各層単位ウェハ層基板体３Ａ〜３Ｃ（以下、個別に説明する場合を除いて単位ウェハ層基板体３と総称する。）を製作する。単位ウェハ層基板体製作工程Ａは、詳細を後述するように平坦な主面上に剥離層５を形成したダミー基板４を用いて単位ウェハ層基板体３を製作する。

半導体パッケージ１の製造方法においては、図２に示す基本工程により、単位ウェハ層基板体３に対して詳細を後述する各層単位ウェハ層体製作工程ＢＡ〜ＢＣ（以下、個別に説明する場合を除いて単位ウェハ層体製作工程Ｂと総称する。）を施して各層単位ウェハ層体２を製作する。半導体パッケージ１の製造方法は、第１層単位ウェハ層基板体３Ａに対して第１層単位ウェハ層体製作工程ＢＡを施すことにより第１層単位ウェハ層体２Ａを製作する。半導体パッケージ１の製造方法は、第１層単位ウェハ層体２Ａに対して第１積層工程Ｃ−１により第２層単位ウェハ層基板体３Ｂを積層する。半導体パッケージ１の製造方法は、第２層単位ウェハ層基板体３Ｂに対して第２層単位ウェハ層体製作工程ＢＢを施して第２層単位ウェハ層体２Ｂを製作することにより、第１層単位ウェハ層体２Ａに第２層単位ウェハ層体２Ｂが積層された第１積層中間体６を製作する。

半導体パッケージ１の製造方法は、第１積層中間体６に対して第２積層工程Ｃ−２により第３層単位ウェハ層基板体３Ｃを積層する。半導体パッケージ１の製造方法は、第３層単位ウェハ層基板体３Ｃに対して第３層単位ウェハ層体製作工程ＢＣを施して第３層単位ウェハ層体２Ｃを製作することにより、第１層単位ウェハ層体２Ａ乃至第３層単位ウェハ層体２Ｃを積層して一体化した第２積層中間体７を製作する。

半導体パッケージ１の製造方法においては、最上層を構成する第３層単位ウェハ層体２Ｃに外付け電子部品８を実装する外付け部品実装工程Ｄを施して、半導体パッケージ１を製造する。半導体パッケージ１は、図３に示すように、第１層単位ウェハ層体２Ａ側を実装面として、詳細を省略する電子機器の制御基板９上に例えばフリップチップ実装法等により実装される。

半導体パッケージ１の製造方法は、詳細を後述する単位ウェハ層基板体製作工程Ａによりダミー基板４を用いて、基本構成として半導体ディバイス１０Ａ〜１０Ｃ（以下、個別に説明する場合を除いて半導体ディバイス１０と総称する。）と、配線層１１Ａ〜１１Ｃ（以下、個別に説明する場合を除いて配線層１１と総称する。）と、多数個の導電ポスト１２Ａ〜１２Ｃ（以下、個別に説明する場合を除いて導電ポスト１２と総称する。）と、封止樹脂層１３Ａ〜１３Ｃ（以下、個別に説明する場合を除いて封止樹脂層１３と総称する。）とを備える単位ウェハ層基板体３を製作する。半導体パッケージ１の製造方法は、各層の単位ウェハ層体２にそれぞれ所定の機能を持たせることから、各単位ウェハ層体２に実装される半導体ディバイス１０の種類や個数或いは配線層１１の構成を異にした各層の単位ウェハ層基板体３を製作する。

半導体パッケージ１の製造方法は、詳細を後述する各積層工程Ｃにおいて、ダミー基板４を剥離されて極めて薄厚に構成された下層側の単位ウェハ層体２に対して上層側の単位ウェハ層基板体３が、ダミー基板４を支持基板として残した状態で積層することで機械的剛性を有してハンドリング性が保持されて積層されるようにする。したがって、半導体パッケージ１の製造方法は、各工程において単位ウェハ層体２と単位ウェハ層基板体３が良好なハンドリング性を保持して取り扱われ、極めて薄厚の半導体パッケージ１を効率よくかつ精密に製造する。

半導体パッケージ１の製造方法は、図３に示すように、それぞれ封止樹脂層１３内に半導体ディバイス１０を埋設することによってこの半導体ディバイス１０を固定保護して実装した複数個の単位ウェハ層体２を積層した半導体パッケージ１を製造する。半導体パッケージ１の製造方法は、後述するように封止樹脂層１３が配線層１１上に形成され、さらに封止樹脂層１３を貫通して導電ポスト１２が埋設されて構成された複数個の単位ウェハ層体２を積層した半導体パッケージ１を製造する。半導体パッケージ１は、第１層単位ウェハ層体２Ａ及び第２層単位ウェハ層体２Ｂにそれぞれ１個の半導体ディバイス１０Ａ、１０Ｂを実装したが、複数個を実装してもよい。半導体パッケージ１は、第３単位ウェハ層体２Ｃに、半導体ディバイス１０Ｃとして発光素子ディバイス１０Ｃ１と受光素子ディバイス１０Ｃ２（以下、個別に説明する場合を除いて光学素子ディバイス１０Ｃと総称する。）が実装される。

各単位ウェハ層体２は、半導体ディバイス１０が後述するように配線層１１に対してフリップチップ実装法により実装される。半導体ディバイス１０は、電極形成面１４Ａ〜１４Ｃ（以下、個別に説明する場合を除いて電極形成面１４と総称する。）に形成された電極１５Ａ〜１５Ｃ（以下、個別に説明する場合を除いて電極１５と総称する。）にそれぞれ実装用バンプ１６Ａ〜１６Ｃ（以下、個別に説明する場合を除いて実装用バンプ１６と総称する。）が設けられている。半導体ディバイス１０は、アンダフィル１７Ａ〜１７Ｃ（以下、個別に説明する場合を除いてアンダフィル１７と総称する。）を介して配線層１１上に固定される。

なお、第３層単位ウェハ層体２Ｃは、上述したように半導体ディバイス１０Ｃとして発光素子ディバイス１０Ｃ１と受光素子ディバイス１０Ｃ２を実装しており、これら発光素子ディバイス１０Ｃ１と受光素子ディバイス１０Ｃ２がそれぞれの電極形成面１４Ｃ１、１４Ｃ２に発光部１８Ａと受光部１８Ｂを設けている。したがって、第３層単位ウェハ層体２Ｃは、アンダフィル１７Ｃや配線層１１Ｃがそれぞれ光透過性を有しており、これらアンダフィル１７Ｃや配線層１１Ｃを透過して光学信号を授受する光導波路として構成される。なお、半導体パッケージ１は、第１層単位ウェハ層体２Ａや第２層単位ウェハ層体２Ｂも、アンダフィル１７や配線層１１を同様の素材により形成してもよいことは勿論である。

各単位ウェハ層体２は、それぞれの配線層１１が、封止樹脂層１３上に形成される第１配線パターン１９Ａ〜１９Ｃ（以下、個別に説明する場合を除いて第１配線パターン１９と総称する。）と、この第１配線パターン１９を被覆して形成される誘電絶縁層２０Ａ〜２０Ｃ（以下、個別に説明する場合を除いて誘電絶縁層２０と総称する。）と、この誘電絶縁層２０の表面側に形成される第２配線パターン２１Ａ〜２１Ｃ（以下、個別に説明する場合を除いて第２配線パターン２１と総称する。）と、誘電絶縁層２０を貫通して第１配線パターン１９と第２配線パターン２１とを層間接続するビア２２Ａ〜２２Ｃ（以下、個別に説明する場合を除いてビア２２と総称する。）とから構成される。

配線層１１は、第１配線パターン１９が、詳細を後述するように所定位置に封止樹脂層１３を貫通する導電ポスト１２を形成するとともに、半導体ディバイス１０の電極１５に対応してディバイス接続端子部２３Ａ〜２３Ｃ（以下、個別に説明する場合を除いてディバイス接続端子部２３と総称する。）が設けられている。配線層１１には、各ディバイス接続端子部２３に対して後述するようにフリップチップ実装法により実装される半導体ディバイス１０の実装用バンプ１６がそれぞれ接続されることにより、半導体ディバイス１０との接続が行われる。

配線層１１は、第１配線パターン１９や第２配線パターン２１が銅パターンにより形成される。配線層１１は、誘電絶縁層２０が例えば高周波特性に優れたベンゾシクロブテン等の誘電絶縁樹脂材によって形成される。なお、誘電絶縁層２０は、一般的な多層配線基板技術に用いられるその他の絶縁樹脂材、例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂等を用いて形成するようにしてもよい。なお、第３配線層１１Ｃは、上述したように第３層単位ウェハ層体２Ｃに実装される光ディバイス１０Ｃに入出力される光学信号の導光路を構成することから、透光性を有する誘電絶縁樹脂材によって誘電絶縁層２０が形成されるとともに発光部１８Ａや受光部１８Ｂに対向する部位が第１配線パターン１９や第２配線パターン２１の非形成領域として構成される。

第１層単位ウェハ層体２Ａ及び第２層単位ウェハ層体２Ｂは、配線層１１Ａ、１１Ｂの上面が後述するようにそれぞれ剥離層５Ａ、５Ｂを介してダミー基板４Ａ、４Ｂを剥離することにより平坦面として構成される剥離面２４Ａ、２４Ｂ（以下、個別に説明する場合を除いて剥離面２４と総称する。）からなる。第１層単位ウェハ層体２Ａ及び第２層単位ウェハ層体２Ｂは、この剥離面２４Ａ、２４Ｂ上に接着層２５Ａ、２５Ｂ（以下、個別に説明する場合を除いて接着層２５と総称する。）が形成される。接着層２５は、例えばエポキシ系樹脂、ポリイミド樹脂或いはフェノール樹脂等の絶縁樹脂材により形成される。接着層２５には、第２配線パターン２１に形成した接続端子部２６Ａ〜２６Ｃ（以下、個別に説明する場合を除いて接続端子部２６と総称する。）に対応してそれぞれを外方に臨ませるバンプ開口２７Ａ、２７Ｂ（以下、個別に説明する場合を除いてバンプ開口２７と総称する。）が形成される。

半導体パッケージ１は、第３層単位ウェハ層体２Ｃが最上層を構成して複数個の外付け電子部品８を実装する。第３層単位ウェハ層体２Ｃも、配線層１１Ｃの上面が後述するようにそれぞれ剥離層５Ｃを介してダミー基板４Ｃを剥離することにより平坦面として構成される剥離面２４Ｃ（以下、個別に説明する場合を除いて第１層単位ウェハ層体２Ａ及び第２層単位ウェハ層体２Ｂの剥離面２４Ａ、２４Ｂとともに剥離面２４と総称する。）からなる。第３層単位ウェハ層体２Ｃは、この剥離面２４Ｃ上に接着層２５に代えて配線層１１Ｃを絶縁保護するソルダレジスト層２８が全面に亘って形成される。第３層単位ウェハ層体２Ｃには、ソルダレジスト層２８に、外付け電子部品８の実装領域に対応して部品実装開口２９が形成されて第２配線パターン２１Ｃに形成した部品接続端子部３０を外方に露出させる。

ところで、単位ウェハ層体２は、後述するように薄型化を図るために封止樹脂層１３と半導体ディバイス１０の裏面及び導電ポスト１２に対して研磨工程が施され、これによりそれぞれ平坦な研磨面３１Ａ〜３１Ｃ（以下、個別に説明する場合を除いて研磨面３１と総称する。）が形成される。単位ウェハ層体２は、研磨面３１において導電ポスト１２の先端面が同一面を構成して露出され、これら導電ポスト１２の露出先端面に接続用バンプ３２Ａ〜３２Ｃ（以下、個別に説明する場合を除いて接続用バンプ３２と総称する。）が設けられる。

半導体パッケージ１は、研磨面３１を積層面として上層側の単位ウェハ層体２Ｂ、２Ｃが下層側の単位ウェハ層体２Ａ、２Ｂ上に接着層２５を介してそれぞれ積層される。半導体パッケージ１は、上層側の単位ウェハ層体２Ｂ、２Ｃに設けた接続用バンプ３２Ｂ、３２Ｃが下層側の単位ウェハ層体２Ａ、２Ｂの接着層２５Ａ、２５Ｂに相対して設けたバンプ開口２７Ａ、２７Ｂに嵌合して相対する接続端子部２６Ａ、２６Ｂと接続される。半導体パッケージ１は、第１層単位ウェハ層体２Ａが、接続用バンプ３２Ａを制御基板９に設けた図示しない実装用端子部に接続されることにより、この制御基板９に実装される。

半導体パッケージ１は、第１層単位ウェハ層体２Ａと第２層単位ウェハ層体２Ｂが、第１層単位ウェハ層体２Ａ側の第２配線パターン２１Ａに形成した接続端子部２６Ａと第２層単位ウェハ層体２Ｂ側の導電ポスト１２Ｂに設けた接続用バンプ３２Ｂとが互いに対向されるようにしてそれぞれ製作されている。半導体パッケージ１は、後述するように第１層単位ウェハ層体２Ａの接着層２５Ａ上に研磨面３１Ｂを実装面として第２層単位ウェハ層体２Ｂが接続端子部２６Ａと相対する接続用バンプ３２Ｂとを位置決めした状態で実装され、接着層２５Ａを介して積層される。

半導体パッケージ１は、第２層単位ウェハ層体２Ｂと第２層単位ウェハ層体２Ｃが、第２層単位ウェハ層体２Ｂ側の第２配線パターン２１Ｂに形成した接続端子部２６Ｂと第３層単位ウェハ層体２Ｃ側の導電ポスト１２Ｃに設けた接続用バンプ３２Ｃとが互いに対向されるようにしてそれぞれ製作されている。半導体パッケージ１は、後述するように第２層単位ウェハ層体２Ｂの接着層２５Ｂ上に研磨面３１Ｃを実装面として第３層単位ウェハ層体２Ｃが接続端子部２６Ｂと相対する接続用バンプ３２Ｃとを位置決めした状態で実装され、接着層２５Ｂを介して積層される。半導体パッケージ１は、第３層単位ウェハ層体２Ｃ上に外付け電子部品８が、部品実装開口２９から装填されてその電極と部品接続端子部３０とを接続することにより実装される。

半導体パッケージ１は、各層の単位ウェハ層体２がそれぞれ固有の機能を有することにより、全体として所定の機能を有するシステム半導体パッケージを構成する。半導体パッケージ１は、各層の単位ウェハ層体２が、それぞれの固有の機能に基づいて上述した基本構成に対して実装する半導体ディバイス１０の種類や個数或いは配線層１１の構成を変えて適宜製作される。

以上のように構成された半導体パッケージ１は、図１に示す単位ウェハ層基板体製作工程Ａにより各層の単位ウェハ層体２に対応した単位ウェハ層基板体３を製作し、これら単位ウェハ層基板体３から図２に示す単位ウェハ層体製作工程Ｂ及び積層工程Ｃを有する製造工程を経て製造される。単位ウェハ層基板体製作工程Ａには、ダミー基板４が用いられて単位ウェハ層基板体３が製作される。単位ウェハ層基板体製作工程Ａは、上述したように各層を構成する単位ウェハ層基板体３を別工程の各層単位ウェハ層基板体製作工程ＡＡ〜ＡＣにより層構成等に応じて具体的な工程を異にするが、基本的な工程を同様とする。以下、基本的な単位ウェハ層基板体４を製作する単位ウェハ層基板体製作工程Ａの詳細について、図２及び図４乃至図１０を参照して説明する。

単位ウェハ層基板体製作工程Ａは、図１に示すように工程に供給されたダミー基板４の主面上に全面に亘って剥離層５を形成する剥離層形成工程Ａ−１と、剥離層５上に配線層１１を形成する配線層形成工程Ａ−２と、配線層１１上に所定の高さを有する複数個の導電ポスト１２を一体に立設する導電ポスト形成工程Ａ−３を有する。単位ウェハ層基板体製作工程Ａは、各層工程毎に供給された所定の半導体ディバイス１０を配線層１１上にフリップチップ実装法により実装する半導体ディバイス実装工程Ａ−４と、配線層１１上に封止樹脂層１３を形成する封止樹脂層形成工程Ａ−５と、全体を薄型化する研磨工程を施す研磨工程Ａ−６と、導電ポスト１２に接続用バンプ３２を形成する接続用バンプ形成工程Ａ−７とを経て単位ウェハ層基板体３を製作する。

半導体パッケージ１の製造工程においては、後述する単位ウェハ層体製作工程Ｂにおいて単位ウェハ層基板体３にレーザ光Ｒを照射して剥離層５を介してダミー基板４を剥離するレーザ光照射剥離法を採用する。したがって、半導体パッケージ１の製造工程においては、ダミー基板４に、比較的高精度に平坦化された主面を有することにより高精度の配線層１１を形成することが可能であり、またレーザ装置から出射されるレーザ光Ｒを効率よく透過させることが可能な高光透過特性を有する基板、例えばガラス基板や石英基板が用いられる。半導体パッケージ１の製造工程においては、ダミー基板４が、ダミー基板剥離工程を経た後に洗浄処理等を施すことにより再利用される。なお、半導体パッケージ１の製造工程においては、ダミー基板剥離工程としてレーザ光照射剥離法に代えて他の適宜の剥離方法を採用する場合にレーザ光Ｒを透過させる光透過特性が不要であり、平坦な主面を有するシリコン基板等を用いるようにしてもよい。

剥離層形成工程Ａ−１は、スピンコート法等により樹脂材をダミー基板４の主面上に供給することにより、図４に示すように数μ程度の厚みと平坦性を有する樹脂層からなる剥離層５を全面に亘って形成する。剥離層形成工程Ａ−１は、ダミー基板４と線膨張係数を大きく異にする樹脂材、例えばエポキシ系樹脂、ポリイミド樹脂、フェノール樹脂、ベンゾシクロブテン樹脂等の熱可塑性樹脂や熱硬化性樹脂によって剥離層５を形成する。剥離層５は、後述する各層のダミー基板剥離工程に際して剥離犠牲層として機能してダミー基板４を剥離させて単位ウェハ層体２側の配線層１１上に残るが、ドライエッチング法等により除去される。

剥離層形成工程Ａ−１においては、上述した樹脂層上にさらにスパッタ法等により金属薄膜層を形成して剥離層５を形成するようにしてもよい。剥離層５は、ダミー基板剥離工程においてレーザ光照射剥離法によりダミー基板４を剥離する際に、何らかの理由によりスポット位置を制御されたレーザ光Ｒが剥離層５を通過して配線層１１に達してダメージを与える虞もあることから、金属薄膜層がメタルバリア層として作用してレーザ光Ｒに対して配線層１１を保護する。

剥離層形成工程Ａ−１は、剥離層５が上述した樹脂層に限定されず、例えばダミー基板４に剥離フィルムを接合して形成するようにしてもよい。剥離層形成工程Ａ−１は、剥離フィルムとして、加熱により接合力が低下してダミー基板４の剥離を可能とさせる熱剥離型剥離フィルムや、紫外線の照射により接合力が低下する紫外線型剥離フィルム或いは適当な溶液に浸すことにより接合力が低下する剥離フィルム等が用いられる。

配線層形成工程Ａ−２は、上述した剥離層５上に一般的な多層配線層形成技術により、図５に示すように第１配線パターン１９と誘電絶縁層２０と第２配線パターン２１とからなる配線層１１を形成する。配線層形成工程Ａ−２は、例えば剥離層５上にパターニングしためっきレジスト層を形成し、銅めっきを施す銅めっき法により、所定の回路パターンやディバイス接続端子部２３を有する第２配線パターン２１を形成する。なお、配線層形成工程Ａ−２は、第２配線パターン２１が上述した銅めっき法に限定されず、例えば剥離層５上に無電界銅めっき法やスパッタ法等により全面に形成した銅薄膜層を下地層としてこの銅薄膜層に対してエッチング法等による所定のパターニング処理を施し、銅めっきにより所定の厚みの銅配線パターン層を形成する等の適宜の方法により形成してもよい。

配線層形成工程Ａ−２は、第２配線パターン２１を被覆して剥離層５上に全面に亘って誘電絶縁樹脂材、例えば高周波特性に優れたベンゾシクロブテン等を用いてスピンコート法等により均一な厚みの誘電絶縁層２０を形成する。配線層形成工程Ａ−２は、誘電絶縁層２０の所定位置において、レーザ加工等により第２配線パターン２１に形成したランドを外方に臨ませるビアホールを形成する。

配線層形成工程Ａ−２は、誘電絶縁層２０上に接続端子部２６を有する第１配線パターン１９を形成するとともに、ビアホールに導電処理を施して第１配線パターン１９と第２配線パターン２１とを層間接続するビア２２を形成する。配線層形成工程Ａ−２は、各単位ウェハ層体２を多層化して半導体パッケージ１を製造することから、図５に示すように誘電絶縁層２０と第２配線パターン２１とが共同して平坦な積層表面を構成する配線層１１を形成することが好ましい。

したがって、配線層形成工程Ａ−２は、例えば感光性誘電絶縁樹脂材により形成された誘電絶縁層２０に対して第１配線パターン１９の形成部位に対応した箇所をマスキングした状態で露光処理を行った後に、エッチング処理により露光部位を除去して凹溝を形成する。配線層形成工程Ａ−２は、凹溝を形成した誘電絶縁層２０上に全面に亘って銅めっき処理を施した後に、誘電絶縁層２０が露出するまで研磨処理を施すことにより凹溝内に銅めっき層が残って誘電絶縁層２０と第１配線パターン１９とが同一面を構成する配線層１１を形成する。配線層形成工程Ａ−２は、第１配線パターン１９に形成された接続端子部２６や部品接続端子部３０の表面にＳｎ−Ａｕ層やＴｉ−Ａｕ層等からなる電極膜を形成する。

配線層形成工程Ａ−２は、例えばビアホール内に導電ペースト等による孔埋めを行った状態で、上述した第１配線パターン１９を形成する銅めっき処理が施されることによりビア形成も行われる。なお、ビア２２の形成工程は、例えば第１配線パターン１９の凹溝を形成する際に同時に誘電絶縁層２０を貫通するビアホールを形成し、銅めっき処理によりこのビアホール内に銅めっき層を形成することによりビア形成を同時に行うようにしてもよい。配線層形成工程Ａ−２は、配線層１１やビア２２の形成方法が上述した方法に限定されず、従来周知の適宜の方法により形成してもよいことは勿論である。

配線層形成工程Ａ−２は、上述したように平坦な主面を有するダミー基板４を用いて配線層１１を形成することから、誘電絶縁層２０や配線パターンの層厚が管理され、高密度で微細な第１配線パターン１９や第２配線パターン２１を形成することが可能である。また、配線層形成工程Ａ−２は、配線層１１が必要に応じて誘電絶縁層２０を介して配線パターンを多層に形成した多層配線層により構成してもよい。また、配線層形成工程Ａ−２は、必要に応じて配線層１１内に薄膜レジスタ素子や薄膜インダクタ素子或いは薄膜キャパシタ素子等の薄膜受動素子を形成することも可能である。配線層形成工程Ａ−２は、上述した工程によることから、高精度の薄膜受動素子を内部に形成することが可能である。

配線層形成工程Ａ−２は、配線層１１内の薄膜レジスタ素子形成部位に対して、例えば窒化タンタル、タンタル、クロム或いはニッケルクロム等のレジスタ素子形成材料を用いてスパッタリング法や蒸着法或いは印刷法やリソグラフィ法等の薄膜形成技術により所望の形状にパターン形成することによって薄膜レジスタ素子を形成する。また、配線層形成工程Ａ−２は、配線層１１内に、例えばラセン状銅パターンを形成することにより薄膜インダクタ素子を形成する。配線層形成工程Ａ−２は、配線層１１の高さ方向に相対する配線パターンの電極間に、例えば誘電体を成膜したり、窒化タンタル等の金属膜を陽極酸化させる方法等により誘電体層を形成することにより薄膜キャパシタ素子を形成する。

導電ポスト形成工程Ａ−３は、配線層１１の第１配線パターン１９上に、図６に示すように所定の高さを有する複数個の導電ポスト１２を形成する。導電ポスト形成工程Ａ−３は、第１配線パターン１９の所定箇所を開口したマスキングを行った状態で銅めっきによるリフトオフ法により導電ポスト１２を形成する。導電ポスト形成工程Ａ−３は、かかるリフトオフ法に限定されず、例えば銅ペーストを用いた印刷法等の適宜の方法により導電ポスト１２を形成するようにしてもよい。導電ポスト形成工程Ａ−３は、上述したように配線層１１が精密に形成されることにより、微細なピッチで複数個の導電ポスト１２を形成することが可能である。

半導体ディバイス実装工程Ａ−４は、図７に示すように配線層１１の表面上に、半導体ディバイス１０を実装する。配線層１１には、第１配線パターン１９に半導体ディバイス１０の電極形成面１４に設けられた電極１５に対応してディバイス接続端子２３が形成されている。半導体ディバイス１０には、予め各電極１５にそれぞれＣｕバンプやＡｕバンプ或いはＳｎやＳｎＡｇ等の半田バンプからなる実装用バンプ１６が設けられている。

半導体ディバイス実装工程Ａ−４は、配線層１１の半導体ディバイス実装領域にアンダフィル１７を塗布した状態で、半導体ディバイス１０が電極形成面１４を実装面として電極１５を相対するディバイス接続端子２３に位置決めした状態で実装するフリップチップ実装法により実装される。半導体ディバイス実装工程Ａ−４は、配線層１１に対して半導体ディバイス１０がアンダフィル１７により固定されるとともに、ディバイス接続端子２３に実装用バンプ１６が接合されて実装される。

半導体パッケージ１の製造工程は、第３層単位ウェハ層基板体製作工程ＡＣにおいて、半導体ディバイス実装工程Ａ−４で発光素子ディバイス１０Ｃ１と受光素子ディバイス１０Ｃ２を同時に実装する。半導体ディバイス実装工程Ａ−４は、これら発光素子ディバイス１０Ｃ１と受光素子ディバイス１０Ｃ２を上述した他の半導体ディバイス１０と同様にフリップチップ実装法により実装する。半導体ディバイス実装工程Ａ−４は、この場合に光透過性を有するアンダフィル１７Ｃを用いて発光素子ディバイス１０Ｃ１と受光素子ディバイス１０Ｃ２を固定する。

なお、単位ウェハ層基板体製作工程Ａは、導電ポスト形成工程Ａ−３の後工程として半導体ディバイス実装工程Ａ−４を実施するようにしたが、この順序が逆であってもよい。単位ウェハ層基板体製作工程Ａは、後述するように研磨工程Ａ−６により半導体ディバイス１０を機能に支障を来さない範囲で研磨して導電ポスト１２と同一の高さとする。導電ポスト形成工程Ａ−３は、厚みが大きな半導体ディバイス１０が予め配線層１１上に実装されていると、導電ポスト形成工程Ａ−３により導電ポスト１２を形成する際に邪魔になることから半導体ディバイス実装工程Ａ−４の後工程で実施することが好ましい。

封止樹脂層形成工程Ａ−５は、図８に示すように配線層１１上に封止樹脂材により半導体ディバイス１０と各導電ポスト１２を覆う厚みを有する封止樹脂層１３を形成する。封止樹脂層形成工程Ａ−５は、封止樹脂材として、半導体製造工程においてパッケージ樹脂材として一般的に用いられる例えばエポキシ系樹脂材やポリイミド樹脂或いはフィラーを含有させた樹脂材を用いて封止樹脂層１３を形成する。

研磨工程Ａ−６は、例えば機械化学研磨法等により、半導体ディバイス１０の機能を損なわない範囲でこの半導体ディバイス１０の裏面と各導電ポスト１２の先端部と封止樹脂層１３を研磨することにより、薄型化する。研磨工程Ａ−６は、図９に示すように、研磨面３１において半導体ディバイス１０の裏面と封止樹脂層１３と各導電ポスト１２の先端部が互いに同一面を構成するように研磨する。なお、研磨工程Ａ−６は、研磨面３１に導電ポスト１２の先端面を露出させればよく、例えば半導体ディバイス１０が各導電ポスト１２の高さよりも薄厚で単位ウェハ層体２が所定の厚みに保持される場合や裏面を研磨すると機能に影響が生じる場合には、この半導体ディバイス１０を露出させるまで研磨する必要は無い。

研磨工程Ａ−６は、研磨面３１に導電ポスト１２の先端面を露出させることにより、これら導電ポスト１２により各層単位ウェハ層体２間或いは制御基板９との接続電極を形成する。なお、単位ウェハ層基板体製作工程Ａは、研磨面３１に露出された導電ポスト１２の先端面にＳｎ−Ａｕ層やＴｉ−Ａｕ層等からなる電極膜を形成する処理を施すようにしてもよい。

接続バンプ形成工程Ａ−７は、例えばボールボンディング法やスタッド（ボール）バンプ接合法或いはめっき法を施すことにより、図１０に示すように研磨面３１に露出された各導電ポスト１２の先端面上に接続用バンプ３２を形成する。接続バンプ形成工程Ａ−７は、接続端子部２６と低温で共晶合金を形成する、例えばＣｕバンプやＡｕバンプ或いはＳｎやＳｎＡｇ等の半田バンプ又はこれらの材料を混合した材料により接続用バンプ３２を形成する。

半導体パッケージ１の製造工程は、上述した工程を基本工程とする単位ウェハ層基板体製作工程Ａにより、各層の機能に応じて選択された半導体ディバイス１０を実装するとともに所定の配線パターンや接続端子部を有する配線層１１を形成した単位ウェハ層基板体３を製作する。半導体パッケージ１の製造工程は、各層の単位ウェハ層基板体製作工程Ａにおいて、例えば導通検査工程を実施して、良品と判定した単位ウェハ層基板体３のみを次工程へと供給する。

半導体パッケージ１の製造工程は、それぞれ別工程の単位ウェハ層基板体製作工程ＡＡ〜ＡＣにより単位ウェハ層基板体３Ａ〜３Ｃを製作することで、リードタイムの短縮化と歩留り向上によりコスト低減と信頼性の向上を図った半導体パッケージ１を製造することが可能となる。また、半導体パッケージ１の製造工程は、薄型化を図るために半導体ディバイス１０に対して研磨処理を施すが、各層毎に個別工程とすることで汎用の半導体ディバイスを選択して実装することが可能であり目的に応じた三次元半導体パッケージ１を廉価に製造することが可能である。

半導体パッケージ１の製造工程は、図２に示すように第１層単位ウェハ層基板体製作工程ＡＡにより製作した第１層単位ウェハ層基板体３Ａに対して第１層単位ウェハ層体製作工程ＢＡを施して第１層単位ウェハ層体２Ａを製作する。半導体パッケージ１の製造工程は、後述する第１積層工程Ｃ−１により第１層単位ウェハ層体２Ａと第２層単位ウェハ層基板体製作工程ＡＢにより製作した第２層単位ウェハ層基板体３Ｂを積層するとともに、第２層単位ウェハ層基板体３Ｂに対して第２層単位ウェハ層体製作工程ＢＢを施して第１積層中間体６を製作する。半導体パッケージ１の製造工程は、第２積層工程Ｃ−２により第１積層中間体６と第３層単位ウェハ層基板体製作工程ＡＣにより製作した第３層単位ウェハ層基板体３Ｃを積層して第２積層中間体７を製作する。半導体パッケージ１の製造工程は、第２積層中間体７に対して第３層単位ウェハ層体製作工程ＢＣと外付け電子部品実装工程Ｄを施して半導体モジュール１を製造する。

第１層単位ウェハ層体製作工程ＢＡは、第１層単位ウェハ層基板体３Ａからダミー基板４Ａを剥離するダミー基板剥離工程ＢＡ−１と、配線層１１Ａから剥離層５Ａを除去する剥離層除去工程ＢＡ−２と、接着層２５Ａを形成する接着層形成工程ＢＡ−３と、バンプ開口２７Ａを形成するバンプ開口形成工程ＢＡ−４とを有し、第１層単位ウェハ層体２Ａを製作する。ダミー基板剥離工程ＢＡ−１は、第１層単位ウェハ層基板体３Ａに対して、ダミー基板４Ａの底面側からレーザ装置から出射したレーザ光Ｒを照射することにより、図１１に示すように剥離層５との界面からダミー基板４Ａを剥離する。

ダミー基板剥離工程ＢＡ−１は、上述したようにダミー基板４Ａに光透過性が良好なガラス基板や石英基板を用いたことから、ダミー基板４Ａを透過したレーザ光Ｒが効率よく剥離層５Ａに達し、この剥離層５Ａを加熱させる。ダミー基板剥離工程ＢＡ−１は、上述したように第１層単位ウェハ層基板体３Ａがダミー基板４Ａと剥離層５Ａとに熱膨張率に大きな差異があることから、加熱された剥離層５Ａがダミー基板４Ａの主面から剥離する現象が生じ、結果として図１１に示すように剥離層５Ａを介してダミー基板４Ａを効率よくかつきれいに剥離させる。

剥離層除去ＢＡ−２は、ダミー基板４Ａが剥離された配線層１１Ａ上に剥離層５Ａが残留しており、この剥離層５Ａを例えばプラズマエッチング法やイオンエッチング法等のドライエッチング法により除去する。剥離層除去ＢＡ−２は、上述したように配線層１１Ａが平坦面を有するダミー基板４Ａの主面上に形成されることから、配線層１１Ａの表面に平坦かつ高精度の剥離面２４Ａを形成する。

接着層形成工程ＢＡ−３は、第１層単位ウェハ層体３Ａを第２層単位ウェハ層基板体３Ｂ上に積層するための接着層２５Ａをダミー基板４Ａと剥離層５Ａが除去された剥離面２４Ａ上に全面に亘って形成する。接着層形成工程ＢＡ−３は、上述した配線層形成工程に用いられて誘電絶縁層２０を形成する同等の絶縁樹脂材を用いて、例えばスピンコート法等により剥離面２４Ａ上に全面に亘って均一な厚みを有する接着層２５Ａを形成する。なお、接着層形成工程ＢＡ−３は、例えば接着絶縁フィルムを剥離面２４Ａ上に接合することにより接着層接着層２５Ａを形成するようにしてもよい。

バンプ開口形成工程ＢＡ−４は、接着層２５Ａに配線層１１の第２配線パターン２１Ａに形成した接続端子部２６Ａにそれぞれ対応位置され、この接続端子部２６Ａをそれぞれ外方に露出させるバンプ開口２７Ａを形成する。バンプ開口形成工程ＢＡ−４は、開口寸法が接続用バンプ３２の断面寸法とほぼ等しいバンプ開口２７Ａを形成する。バンプ開口形成工程ＢＡ−４は、例えば接着層２５Ａが感光性絶縁樹脂材により形成される場合に、バンプ開口２７Ａの対応部位を除いてマスキングを施した状態で接着層２５Ａに露光・現像処理を施した後にエッチング処理によりバンプ開口２７Ａの対応部位を除去する周知のリソグラフィ技術によりバンプ開口２７Ａを形成する。なお、バンプ開口形成工程ＢＡ−４は、接着層２５Ａが非感光性絶縁樹脂材により形成される場合に、プラズマエッチング法等の周知のドライエッチング技術によりバンプ開口２７Ａを形成する。

第１層単位ウェハ層体製作工程ＢＡは、上述した工程を経て図１２に示す全体が薄厚化された第１層単位ウェハ層体２Ａを製作する。なお、半導体パッケージ１の製造方法は、後述するように第２層単位ウェハ層基板体３Ｂに対して、第１層単位ウェハ層体製作工程ＢＡと基本的に同等の工程からなる第２層単位ウェハ層体製作工程ＢＢを施して第２層単位ウェハ層体２Ｂを製作する。

第１積層工程Ｃ−１は、上述した第１層単位ウェハ層体製作工程ＢＡにより製作した第１層単位ウェハ層体２Ａに対して、接着層２５Ａを介して第２層単位ウェハ層基板体製作工程ＡＢにより製作した第２層単位ウェハ層基板体３Ｂを積層して一体化する。第１積層工程Ｃ−１においては、図１３に示すように第１層単位ウェハ層体２Ａの接着層２５Ａ上に第２層単位ウェハ層基板体３Ｂが、研磨面３１Ｂを接合面として相対するバンプ開口２７Ａに接続用バンプ３２Ｂを嵌合させるように位置合わせして積層される。

第１積層工程Ｃ−１は、第１層単位ウェハ層体２Ａと第２層単位ウェハ層基板体３Ｂを積層した状態で第２層単位ウェハ層基板体３Ｂ側から加熱・加圧することにより、図１４に示すように接着層２５Ａを介して第１層単位ウェハ層体２Ａと第２層単位ウェハ層基板体３Ｂとを一体化する。第１積層工程Ｃ−１は、ダミー基板４Ｂを有して機械的剛性が保持された第２層単位ウェハ層基板体３Ｂを第１層単位ウェハ層体２Ａに積層して一体化することから、第２層単位ウェハ層基板体３Ｂのハンドリング性も保持され効率よくかつ精密な位置決めが行われる。

第１積層工程Ｃ−１は、接続用バンプ３２Ｂを例えば半田系めっきバンプによって形成した場合に、半田の溶融温度以上に加熱しながら第１層単位ウェハ層体２Ａに対して第２層単位ウェハ層基板体３Ｂを加圧することにより相対する接続用バンプ３２Ｂと接続端子部２６Ａとの半田接続が行われるようにする。第１積層工程Ｃ−１は、第１層単位ウェハ層体２Ａ側の配線層１１Ａと半導体ディバイス１０Ａに対して、第２層単位ウェハ層基板体３Ｂ側の配線層１１Ｂと半導体ディバイス１０Ｂが封止樹脂層１３Ｂを貫通する導電ポスト１２Ｂを介して電気的に接続されるようにする。

第２層単位ウェハ層体製作工程ＢＢは、第１層単位ウェハ層体２Ａと一体化された第２層単位ウェハ層基板体３Ｂからダミー基板４Ｂと剥離層５Ｂを除去し、図１５に示した第１層単位ウェハ層体２Ａと第２層単位ウェハ層体２Ｂとが一体化された薄厚の第１積層中間体６を製作する。第２層単位ウェハ層体製作工程ＢＢは、上述した第１層単位ウェハ層基板体３Ａから第１層単位ウェハ層体２Ａを製作する第１層単位ウェハ層体製作工程ＢＡと同等の工程であることから詳細を省略するが、ダミー基板４Ｂを剥離するダミー基板剥離工程と、剥離層５Ｂを除去する剥離層除去工程と、接着層２５Ｂを形成する接着層形成工程と、バンプ開口２７Ｂを形成するバンプ開口形成工程とを有する。

第２積層工程Ｃ−２は、第１層単位ウェハ層体２Ａと第２層単位ウェハ層体２Ｂとを一体化した第１積層中間体６に対して、接着層２５Ｂを介して第３層単位ウェハ層基板体製作工程ＡＣにより製作した第３層単位ウェハ層基板体３Ｃを積層して一体化する。なお、第２積層工程Ｃ−２は、基本的な工程を上述した第１積層工程Ｃ−１と同等とすることから、詳細な説明については省略する。

第２積層工程Ｃ−２においては、図１６に示すように第１積層中間体６に対して第３層単位ウェハ層基板体３Ｃが、第２層単位ウェハ層体２Ｂの接着層２５Ｂ上に研磨面３１Ｃを接合面として相対するバンプ開口２７Ｂに接続用バンプ３２Ｃを嵌合させるように位置合わせして積層する。第２積層工程Ｃ−２においても、第１積層中間体６に第３層単位ウェハ層基板体３Ｃを積層した状態で第３層単位ウェハ層基板体３Ｃ側から加熱・加圧することにより、接着層２５Ｂを介して第１積層中間体６と第３層単位ウェハ層基板体３Ｃとを一体化して第２積層中間体７を製作する。

第２積層工程Ｃ−２においても、ダミー基板４Ｃを有して機械的剛性が保持された第３層単位ウェハ層基板体３Ｃを第１積層中間体６に積層して一体化することから、第３層単位ウェハ層基板体３Ｃのハンドリング性も保持され効率よくかつ精密な位置決めが行われる。第２積層工程Ｃ−２は、第１層単位ウェハ層体２Ａの配線層１１Ａと半導体ディバイス１０Ａ及び第２層単位ウェハ層体２Ｂの配線層１１Ｂと半導体ディバイス１０Ｂに対して、第３層単位ウェハ層基板体３Ｃの配線層１１Ｃと光学素子ディバイス１０Ｃを封止樹脂層１３Ｃを貫通する導電ポスト１２Ｃを介して電気的に接続させる。

第３層単位ウェハ層体製作工程ＢＣは、第３層単位ウェハ層基板体３Ｃからダミー基板４Ｃと剥離層５Ｃを除去して最上層を構成する第３層単位ウェハ層体２Ｃを製作する。第３層単位ウェハ層体製作工程ＢＣは、上述した第１層単位ウェハ層体製作工程ＢＡと同様にダミー基板剥離工程ＢＣ−１と、剥離層除去工程ＢＣ−２とを施した後に、剥離面２４Ｃ上にソルダレジスト層２８を形成するソルダレジスト層形成工程ＢＣ−３と、外付け電子部品８を実装するための部品実装開口２９を形成する部品実装開口形成工程ＢＣ−４とを有する。

第３層単位ウェハ層体製作工程ＢＣは、ダミー基板剥離工程ＢＣ−１と剥離層除去工程ＢＣ−２とを施して配線層１１Ｃの第２配線パターン２１Ｃを露出させた剥離面２４Ｃ上に、ソルダレジスト層形成工程ＢＣ−３を施して全面に亘ってソルダレジスト層２８を形成する。ソルダレジスト層形成工程ＢＣ−３は、一般的なプリント配線技術等で用いられる絶縁樹脂材からなるソルダレジストを剥離面２４Ｃ上に配線層１１Ｃを絶縁保護するに足る厚みを以って塗布することによりソルダレジスト層２８を形成する。

部品実装開口形成工程ＢＣ−４は、例えばソルダレジスト層形成工程ＢＣ−３に際して、配線層１１Ｃの第２配線パターン２１Ｃに形成した部品接続端子部３０をマスキングした状態でソルダレジスト層２８を形成することにより、図１７に示すようにソルダレジスト層２８に部品接続端子部３０を外方に露出させる部品実装開口２９を形成する。なお、部品実装開口形成工程ＢＣ−４は、剥離面２４Ｃ上に全面に亘ってソルダレジスト層２８を形成した後に部品接続端子部３０の対応領域をドライエッチング法等により除去して部品実装開口２９を形成するようにしてもよく、またその他プリント配線技術等で採用される種々の方法により形成するようにしてもよい。

半導体パッケージ１の製造方法においては、外付け電子部品実装工程Ｄにおいて、ソルダレジスト層２８に開口された部品実装開口２９を介して外付け電子部品８を組み付け、この外付け電子部品８に設けられた端子部と配線層１１Ｃの部品接続端子部３０とを半田接続等して実装することにより、図１に示した半導体パッケージ１を製造する。なお、半導体パッケージ１の製造方法においては、ソルダレジスト層形成工程ＢＣ−３に先行して外付け電子部品実装工程Ｄを実施して第３層単位ウェハ層体２Ｃの配線層１１Ｃ上に外付け電子部品８を実装した状態でソルダレジスト層２８を形成するようにしてもよい。

半導体パッケージ１の製造方法においては、例えば第２層単位ウェハ層体２Ｂと第３層単位ウェハ層体２Ｃとの間に、第２層単位ウェハ層体２Ｂと同様に構成された単位ウェハ層体２を積層することによりさらに多層化した半導体パッケージ１を製造することも可能である。半導体パッケージ１の製造方法においては、最上層の第３層単位ウェハ層体２Ｃに光学素子ディバイス１０Ｃを実装したが、これら光学素子ディバイス１０Ｃを内層の単位ウェハ層体２に実装することも可能である。半導体パッケージ１の製造方法においては、この場合に上層の単位ウェハ層体２が光学素子ディバイス１０Ｃとの対向領域を光学信号が透過可能とするように形成する必要がある。したがって、半導体パッケージ１の製造方法においては、光学素子ディバイス１０Ｃを実装する内層の単位ウェハ層体２に光導波路を設けることが好ましい。

半導体パッケージ１の製造方法においては、下層側の単位ウェハ層体２の接着層２５に接続端子部２６を露出させるバンプ開口２７を形成するとともに積層工程において上層側の単位ウェハ層体２に相対して設けた接続用バンプ３２を嵌合させるようにしたが、かかる構成を設けることに限定されない。半導体パッケージ１の製造方法においては、積層工程に際して例えば接続用バンプ３２が接着層２５を突き破って接続端子部２６と接続されるようにしてもよい。

実施の形態として示す半導体パッケージの製造工程図であり、単位ウェハ層基板体製作工程図を示す。 同単位ウェハ層体製作工程と積層工程図を示す。 半導体パッケージの断面図である。 単位ウェハ層基板体の製作工程の説明図であり、剥離層を形成したダミー基板の断面図である。 ダミー基板上に配線層を形成した断面図である。 配線層上に導電ポストを形成した断面図である。 配線層上に半導体ディバイスをフリップチップ実装した断面図である。 封止樹脂層を形成した断面図である。 封止樹脂層等に研磨工程を施した断面図である。 導電ポストに接続用バンプを形成した断面図である。 ダミー基板を剥離する状態を示す断面図である。 接着層とバンプ開口を形成した断面図である。 第１層単位ウェハ層体と第２層単位ウェハ層基板体との積層工程を示す断面図である。 第１層単位ウェハ層体と第２単位ウェハ層基板体とを積層した状態の断面図である。 第１積層中間体の断面図である。 第１積層中間体と第３層単位ウェハ層基板体との積層工程を示す断面図である。 第３層単位ウェハ層体にソルダレジスト層と部品実装開口を形成した状態の断面図である。 マルチ・チップ・モジュールの構成図である。

符号の説明

１ 半導体パッケージ、２ 単位ウェハ層体、３ 単位ウェハ層基板体、４ ダミー基板、５ 剥離層、８ 外付け電子部品、１０ 半導体ディバイス、１１ 配線層、１２ 導電ポスト、１３ 封止樹脂層、１４ 電極形成面、１５ 電極、１６ 実装用バンプ、１７ アンダフィル、１９ 第１配線パターン、２０ 誘電絶縁層、２１ 第２配線パターン、２２ ビア、２３ ディバイス接続端子部、２４ 剥離面、２５ 接着層、２６ 接続端子部、２７ バンプ開口、２８ ソルダレジスト層、２９ 部品実装開口、３０部品接続端子部、３１ 研磨面、３２ 接続用バンプ

Claims (3)

1. 主面上に剥離層を形成したダミー基板を用い、
   上記剥離層上に配線層を形成する配線層形成工程と、
   上記配線層上に複数個の導電ポストを形成する導電ポスト形成工程と、
   少なくとも１個以上の半導体ディバイスを、その電極形成面を実装面として当該電極形成面に設けられた電極と上記配線層に相対して形成した端子部を接続して実装するフリップチップ実装法により上記配線層上に実装する半導体ディバイス実装工程と、
   上記ダミー基板上に、上記導電ポストと上記半導体ディバイスを封止する封止樹脂層を形成する封止樹脂層形成工程と、
   上記封止樹脂層と上記半導体ディバイス及び上記導電ポストを研磨して上記導電ポストの先端部を研磨面に露出させる研磨工程と、
   上記研磨面に露出された上記各導電ポストの先端部にそれぞれ接続バンプを形成する接続バンプ形成工程と
   を有する単位ウェハ層基板体製作工程により、上記ダミー基板上に剥離層を介して上記半導体ディバイスと上記配線層及び上記各導電ポストを上記封止樹脂層内に埋め込みかつ上記各導電ポスト上に上記接続バンプを形成した単位ウェハ層基板体を製作し、
   第１層単位ウェハ層基板体に対して、上記剥離層を介して上記ダミー基板を剥離するダミー基板剥離工程と、上記配線層上に残った上記剥離層を除去する剥離層除去工程と、上記剥離層が除去されて露出した上記配線層上に接着層を形成する接着層形成工程を施して第１層単位ウェハ層体を製作する第１層単位ウェハ層体製作工程と、
   上記第１単位ウェハ層体の上記接着層上に、別工程の上記単位ウェハ層基板体製作工程により製作した第２単位ウェハ層基板体が上記研磨面側を積層面として上記各導電ポストに設けた上記接続バンプを相対する上記配線層に設けた接続端子部上に位置合わせされて上記接着層を介して接合する第２単位ウェハ層基板体積層工程と、
   上記第２単位ウェハ層基板体に対して、ダミー基板剥離工程と剥離層除去工程と接着層形成工程とを施して第１層単位ウェハ層体との積層体を構成する第２単位ウェハ層体を製作する第２単位ウェハ層体製作工程とを施し、
   上記第１層単位ウェハ層体と上記第２単位ウェハ層体との積層体に対して、上層単位ウェハ層基板体積層工程及び上層単位ウェハ層体製作工程を繰り返すことにより、単位ウェハ層体を多層に積層した三次元半導体モジュールを製造することを特徴とする三次元半導体モジュールの製造方法。
2. 上記単位ウェハ層基板体製作工程が、上記半導体ディバイスとして、同一或いは異なる機能の半導体ディバイスを有する複数種の上記単位ウェハ層基板体を製作することを特徴とする請求項１に記載の三次元半導体モジュールの製造方法。
3. 最上層を構成する最上層単位ウェハ層体を製作する最上層単位ウェハ層体製作工程が、ダミー基板剥離工程と剥離層除去工程とを施して露出された上記配線層上にソルダレジスト層を形成するソルダレジスト層形成工程と、上記ソルダレジスト層に対して上記配線層に設けた実装用端子部を露出させる部品実装開口を形成する部品実装開口形成工程とを有し、
   上記部品実装開口を介して上記配線層上に、部品実装工程により外付け部品を実装することを特徴とする請求項１に記載の三次元半導体モジュールの製造方法。

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