JP2010080781A - 電子デバイス及びその製造方法 - Google Patents
電子デバイス及びその製造方法 Download PDFInfo
- Publication number
- JP2010080781A JP2010080781A JP2008248998A JP2008248998A JP2010080781A JP 2010080781 A JP2010080781 A JP 2010080781A JP 2008248998 A JP2008248998 A JP 2008248998A JP 2008248998 A JP2008248998 A JP 2008248998A JP 2010080781 A JP2010080781 A JP 2010080781A
- Authority
- JP
- Japan
- Prior art keywords
- substrate
- wiring
- electronic device
- wafer
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
【解決手段】
電子デバイス100は、第1基板Wf1と、第1基板Wf1を搭載し且つ少なくとも一つの所定領域において第1基板Wf1と電気的に接続された第2基板Wf2とを備える。所定領域は、第1基板Wf1を貫通する少なくとも一つの貫通ビア110と、第1基板Wf1に、所定領域の一部を囲み且つ両端が接するのを避けて設けられた第1の配線111と、第1基板Wf1上に設けられ、第1の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、第2基板Wf2上に設けられ、貫通ビア110と接続された少なくとも一つの導電部223とを有する。
【選択図】図1
Description
以下、本発明の第1の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。但し、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。
次に、第1の実施形態について、各種変形例を説明する。
次に、本発明の第2の実施形態に係る電子デバイスとその製造方法について、図面を参照しながら説明する。本実施形態についても、以下に示す各図、種々の構成要素の形状、材料、寸法等はいずれも望ましい例を挙げるものであり、示した内容には限定されない。発明の趣旨を逸脱しない範囲であれば、記載内容に限定されることなく適宜変更可能である。
次に、第2の実施形態について、各種変形例を説明する。
Wf2 第2のウェハ
100 電子デバイス
101 半導体基板
102 素子分離
103 半導体領域
104 ゲート電極
105、112、114、117、120 絶縁膜
106 プラグ
107 ライナー膜
108 貫通ビア孔
109 囲み配線溝
110 貫通ビア
111 囲み配線
111a、111b 端部
113、116、119、122 配線
116a、119a、122a 配線
115、118、121 ビア
123 貫通ビア底
124 インダクタ
131 チップ領域
151、152、153 接続パッド
201 半導体基板
202 素子分離
203 半導体領域
204 ゲート電極
205、207、214、217、220 絶縁膜
206 プラグ
213、216、219、222 配線
215、218、221 ビア
223 キャップ膜
301 接着剤
601 電源
605 電流
Claims (20)
- 第1基板と、前記第1基板を搭載し且つ少なくとも一つの所定領域において前記第1基板と電気的に接続された第2基板とを備え、
前記所定領域は、
前記第1基板を貫通する少なくとも一つの貫通ビアと、
前記第1基板に、前記所定領域の一部を囲み且つ両端が接するのを避けて設けられた第1の配線と、
前記第1基板上に設けられ、前記第1の配線の両端にそれぞれ電気的に接続する一対の端子パッドと、
前記第2基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。 - 請求項1において、
前記貫通ビアのうちの少なくとも一つは、前記第1の配線の外側に位置していることを特徴とする電子デバイス。 - 請求項1又は2において、
前記貫通ビアのうちの少なくとも一つは、前記第1の配線の内側に位置していることを特徴とする電子デバイス。 - 請求項1〜3のいずれか一つにおいて、
前記所定領域は、前記第1の配線を囲み且つ両端が接するのを避けて設けられた第2の配線を更に有することを特徴とする電子デバイス。 - 第1基板と、前記第1基板を搭載し且つ少なくとも一つの所定領域において前記第1基板と電気的に接続された第2基板とを備え、
前記所定領域は、
前記第1基板を貫通する少なくとも一つの貫通ビアと、
前記第1基板における前記貫通ビアの上方に設けられたインダクタと、
前記第2基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。 - 第1基板と、前記第1基板を搭載し且つ少なくとも一つの所定領域において前記第1基板と電気的に接続された第2基板とを備え、
前記所定領域は、
前記第1基板を貫通する少なくとも一つの貫通ビアと、
前記第1基板に設けられ、前記所定領域に、前記貫通ビアの延びる方向に磁界を生じさせる手段と、
前記第2基板上に設けられ、前記貫通ビアと接続された少なくとも一つの導電部とを有することを特徴とする電子デバイス。 - 請求項1〜6のいずれか一つにおいて、
複数の前記所定領域において、
前記第1基板と前記第2基板とが電気的に接続されていることを特徴とする電子デバイス。 - 請求項1〜7のいずれか一つにおいて、
前記貫通ビアは、Cuを主成分とする材料からなることを特徴とする電子デバイス。 - 請求項1〜8のいずれか一つにおいて、
前記貫通ビアは、強磁性体を含む材料からなることを特徴とする電子デバイス。 - 請求項1〜9のいずれか一つにおいて、
前記導電部は、強磁性体を含む材料からなることを特徴とする電子デバイス。 - 請求項1〜10のいずれか一つにおいて、
前記導電部は、Cu膜と、前記Cu膜上に形成され且つ強磁性体を含む材料からなるキャップ膜とを備える積層構造を有することを特徴とする電子デバイス。 - 請求項9〜11のいずれか一つにおいて、
前記強磁性体は、Fe、Co、Ni及びGdの少なくとも一つであることを特徴とする電子デバイス。 - 第1基板の所定領域に、前記第1基板を貫通する少なくとも一つの貫通ビアを形成する工程(a)と、
前記第1基板に、前記所定領域の一部を囲み且つ両端が接するのを避けるように第1の配線を形成する工程(b)と、
前記工程(a)及び(b)の後に、前記第1基板上に、前記第1の配線の両端にそれぞれ電気的に接続する一対の端子パッドを形成する工程(c)と、
第2基板上に、前記貫通ビアと電気的に接続するための少なくとも一つの導電部を形成する工程(d)と、
前記工程(c)及び(d)の後に、前記第2基板上に前記第1基板を搭載すると共に、前記導電部と前記貫通ビアとを電気的に接続する工程(e)とを備えることを特徴とする電子デバイスの製造方法。 - 請求項13において、
前記工程(e)において、前記一対の端子パッドを介して前記第1の配線に電流を流すことにより前記貫通ビアに磁力を与え、前記貫通ビアと前記導電部との間に働く引力による変位を観測しながら、前記第2基板上に前記第1基板を搭載することを特徴とする電子デバイスの製造方法。 - 第1基板の所定領域に、前記第1基板を貫通する少なくとも一つの貫通ビアを形成する工程(a)と、
前記工程(a)の後に、前記第1基板における前記貫通ビアの上方にインダクタを形成する工程(b)と、
第2基板上に、前記貫通ビアと接続するための少なくとも一つの導電部を形成する工程(c)と、
前記工程(b)及び(c)の後に、前記第2基板上に前記第1基板を搭載すると共に、前記導電部と前記貫通ビアとを電気的に接続する工程(d)とを備えることを特徴とする電子デバイスの製造方法。 - 請求項15において、
前記工程(d)において、前記インダクタに電流を流すことにより前記貫通ビアに磁力を与え、前記貫通ビアと前記導電部との間に働く引力による変位を観測しながら、前記第2基板上に前記第1基板を搭載することを特徴とする電子デバイスの製造方法。 - 請求項13〜16のいずれか一つにおいて、
前記貫通ビアは、Cuを主成分とする材料により形成することを特徴とする電子デバイスの製造方法。 - 請求項13〜17のいずれか一つにおいて、
前記貫通ビアは、強磁性体を含む材料により形成することを特徴とする電子デバイスの製造方法。 - 請求項13〜18のいずれか一つにおいて、
前記導電部は、強磁性体を含む材料により形成することを特徴とする電子デバイスの製造方法。 - 請求項18又は19において、
前記強磁性体は、Fe、Co、Ni及びGdの少なくとも一つであることを特徴とする電子デバイスの製造方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008248998A JP2010080781A (ja) | 2008-09-26 | 2008-09-26 | 電子デバイス及びその製造方法 |
PCT/JP2009/004057 WO2010035401A1 (ja) | 2008-09-26 | 2009-08-24 | 電子デバイス及びその製造方法 |
US12/858,248 US20100308471A1 (en) | 2008-09-26 | 2010-08-17 | Electronic device and method for manufacturing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2008248998A JP2010080781A (ja) | 2008-09-26 | 2008-09-26 | 電子デバイス及びその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2010080781A true JP2010080781A (ja) | 2010-04-08 |
Family
ID=42210866
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2008248998A Pending JP2010080781A (ja) | 2008-09-26 | 2008-09-26 | 電子デバイス及びその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2010080781A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028696A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2012129284A (ja) * | 2010-12-14 | 2012-07-05 | Disco Abrasive Syst Ltd | ウェーハ生産方法 |
JP2012234887A (ja) * | 2011-04-28 | 2012-11-29 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2014500627A (ja) * | 2010-12-03 | 2014-01-09 | ザイリンクス インコーポレイテッド | スタック電力変換器を有する半導体装置 |
JP2014041879A (ja) * | 2012-08-21 | 2014-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001326326A (ja) * | 2000-05-16 | 2001-11-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2004363568A (ja) * | 2003-05-09 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 回路素子内蔵モジュール |
JP2006287118A (ja) * | 2005-04-04 | 2006-10-19 | Canon Inc | 半導体装置及びその製造方法 |
JP2007067057A (ja) * | 2005-08-30 | 2007-03-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007287803A (ja) * | 2006-04-13 | 2007-11-01 | Sony Corp | 三次元半導体パッケージ製造方法 |
-
2008
- 2008-09-26 JP JP2008248998A patent/JP2010080781A/ja active Pending
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2001326326A (ja) * | 2000-05-16 | 2001-11-22 | Seiko Epson Corp | 半導体装置及びその製造方法 |
JP2004363568A (ja) * | 2003-05-09 | 2004-12-24 | Matsushita Electric Ind Co Ltd | 回路素子内蔵モジュール |
JP2006287118A (ja) * | 2005-04-04 | 2006-10-19 | Canon Inc | 半導体装置及びその製造方法 |
JP2007067057A (ja) * | 2005-08-30 | 2007-03-15 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2007287803A (ja) * | 2006-04-13 | 2007-11-01 | Sony Corp | 三次元半導体パッケージ製造方法 |
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2012028696A (ja) * | 2010-07-27 | 2012-02-09 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2014500627A (ja) * | 2010-12-03 | 2014-01-09 | ザイリンクス インコーポレイテッド | スタック電力変換器を有する半導体装置 |
US9177944B2 (en) | 2010-12-03 | 2015-11-03 | Xilinx, Inc. | Semiconductor device with stacked power converter |
JP2012129284A (ja) * | 2010-12-14 | 2012-07-05 | Disco Abrasive Syst Ltd | ウェーハ生産方法 |
JP2012234887A (ja) * | 2011-04-28 | 2012-11-29 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
JP2014041879A (ja) * | 2012-08-21 | 2014-03-06 | Toshiba Corp | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
WO2010035401A1 (ja) | 電子デバイス及びその製造方法 | |
US7906363B2 (en) | Method of fabricating semiconductor device having three-dimensional stacked structure | |
JP5536973B2 (ja) | 貫通接続構造物を高密度に備えた積層可能な層構造体及び積層体 | |
US7843072B1 (en) | Semiconductor package having through holes | |
TWI431759B (zh) | 可堆疊式功率mosfet、功率mosfet堆疊及其製備方法 | |
US7671460B2 (en) | Buried via technology for three dimensional integrated circuits | |
TWI479554B (zh) | 晶圓穿孔及其製造方法 | |
KR101018419B1 (ko) | 싱글 마스크 비아 방법 및 장치 | |
US9018730B2 (en) | Microstructure device comprising a face to face electromagnetic near field coupling between stacked device portions and method of forming the device | |
US7902674B2 (en) | Three-dimensional die-stacking package structure | |
JP4340517B2 (ja) | 半導体装置及びその製造方法 | |
KR102136844B1 (ko) | 웨이퍼 가공 방법 및 그 가공 방법을 이용한 반도체 소자 제조방법 | |
CN103579169B (zh) | 半导体封装及半导体封装基座的制造方法 | |
KR100929464B1 (ko) | 반도체칩, 이의 제조 방법 및 반도체칩 적층 패키지 | |
JP4994274B2 (ja) | 電子部品パッケージの製造方法 | |
WO2010029668A1 (ja) | 集積回路装置 | |
TW201131592A (en) | Inductors and methods for integrated circuits | |
US20110298097A1 (en) | Semiconductor device and method for manufacturing the same | |
TW201140713A (en) | Techniques and configurations for recessed semiconductor substrates | |
JP2004186187A (ja) | 半導体装置およびその製造方法 | |
US9257338B2 (en) | TSV substrate structure and the stacked assembly thereof | |
JP2010205877A (ja) | 半導体装置の製造方法、半導体装置及び電子装置 | |
JP2010080781A (ja) | 電子デバイス及びその製造方法 | |
US20120025355A1 (en) | Laminated semiconductor substrate, laminated chip package and method of manufacturing the same | |
JP2010087273A (ja) | 電子デバイス及びその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20110413 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20120206 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20130507 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20130617 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20140304 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20140701 |