JP2006287118A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】貫通電極を有する半導体チップの薄化に好適な技術を提供する。
【解決手段】半導体チップは、多孔質半導体層1と、多孔質半導体層1に積層された非多孔質半導体層2と、多孔質半導体層1及び非多孔質半導体層2を貫通する電極3とを含む。多孔質半導体層1及び非多孔質半導体層2と電極3とが絶縁層5によって絶縁されている。
【選択図】図1
【解決手段】半導体チップは、多孔質半導体層1と、多孔質半導体層1に積層された非多孔質半導体層2と、多孔質半導体層1及び非多孔質半導体層2を貫通する電極3とを含む。多孔質半導体層1及び非多孔質半導体層2と電極3とが絶縁層5によって絶縁されている。
【選択図】図1
Description
本発明は、半導体装置及びその製造方法に関する。
近年、多機能・高機能の半導体集積回路の小型化・高集積化を図るためにさまざまな半導体装置が提案されている。その中で半導体素子の微細化技術や多層配線技術などを用いて半導体チップをより小型化・高集積化するだけではなく、複数の半導体チップを積層し、それらを電気的に接続した3次元半導体集積回路装置なども提案されるようになってきた。
積層された複数の半導体チップの各々を電気的に接続する方法としては、Au、Wリード線などによるワイヤボンディング法が実用化されている。しかしながら、この方法には、次のような問題点がある。第1に、この方法には、上段から下段へかけてチップ面積を大きくしなければならないなど設計上の制約がある。第2に、この方法では、チップの積層段数が多くなるほどワイヤ長が長くなり、高度な実装技術が必要になる。第3に、この方法では、チップ間の配線長が長くなり、配線抵抗による回路動作の遅延が発生する。
このような問題を解決する半導体チップの積層、接続方法として、チップの厚さ方向に配線が貫通する半導体チップを積層することが提案されている(非特許文献1)。
図14は、従来の貫通電極を有する半導体チップの一例を示す断面図である。ここで、3は貫通電極、4は配線、5はシリコン酸化膜、7はシリコン基板である。図14において、半導体チップは、チップを厚さ方向に貫通し、シリコン基板7裏面より突き出している貫通電極3を有している。シリコン基板7上には半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5によりシリコン基板7と電気的に絶縁されている。
貫通電極を有する半導体チップは、多くの場合、ACP(Anisotropic Conductive Paste)もしくはNCP(Non− Conductive Paste)を介して相互に接続される。ACPは、導電粒子を含んだ異方性導電材料であり、NCPは、熱による硬化、収縮を利用してチップの接続を行なう絶縁性接着材料である。このとき、チップ上には、バンプとよばれる導電性突起が必要となる。これは、チップ同士を接続する際に、基板表面の接合パッドと基板裏面のバンプのみが導通し、バンプ以外の基板裏面と接合パッド以外の半導体素子形成面との間は電気的に絶縁しなければならないためである。
現状では、実装作業の制約から、厚さ2〜3μm以上(通常十数μm以上)のバンプをチップ上に形成することが一般的である。また、バンプは、通常、貫通電極の形成とは別工程で形成される。すなわち、半導体基板中にCu、Wなどの貫通プラグを形成した後、改めて貫通プラグ上にAuや半田などのバンプを形成する方法が一般的である。しかし、最近では、工程削減による低コスト化を目的として、貫通プラグとバンプとを一体形成する方法も提案されている(例えば、特許文献1、2)。図14には、貫通プラグとバンプとを一体形成した半導体チップの例で記載されている。
図15は、従来の貫通電極を有する半導体チップの製造方法の一例を示す工程図である。ここで、3は貫通電極、4は配線、5はシリコン酸化膜、7はシリコン基板、10は導電材である。図15に示す製造方法は、以下の通りである。まず、図15(a)に示す工程において、シリコン基板7に半導体素子(図示せず)を作製する。通常、半導体素子同士を接続する配線4は、図15(a)に示すように、シリコン基板7上に形成される。
次いで、図15(b)に示す工程において、半導体素子形成面よりシリコン基板7に達するトレンチを形成する。次いで、図15(c)に示す工程において、トレンチ内にシリコン酸化膜5を形成する。次いで、図15(d)に示す工程において、半導体素子上及びトレンチ内に導電材10を形成する。次いで、図15(e)に示す工程において、導電材10をパターニングして、シリコン基板7中を貫通する貫通電極3を形成する。
次いで、図15(f)に示す工程において、シリコン基板7をその裏面から研削して、シリコン基板7を薄化する。次いで、図15(g)に示す工程において、研削又はエッチングによってシリコン基板7を薄化するとともに、シリコン基板7の裏面に露出するシリコン酸化膜5を除去する。これにより、シリコン基板7中を貫通してシリコン基板7の裏面から突き出した貫通電極3を形成する。このようにして、貫通プラグとバンプとが一体形成された半導体チップが得られる。
特開2002−110897号公報
特開2003−347474号公報
盆子原「SiP技術の特徴と配線技術融合への期待」、電子情報通信学会技術研究報告 信学技報SDM2002−233(2003−1)、p35〜40
貫通電極を有する半導体チップの厚さは、できる限り薄くする必要がある。これは、半導体素子面においては、配線長を短くしたいという要求を満たすためであり、プロセス面においては、貫通電極形成のためのトレンチをできるだけ浅くしたいという要求に応えるためである。配線長を短くすることで、配線容量を低減することができ、半導体素子の高速動作・低消費電力化が可能となる。また、トレンチを浅くすることで、基板エッチング時のエッチング時間を短縮することができることから、生産性を向上させ、また、エッチングダメージを低減することができる。
しかしながら、現状において、実用に供されているチップは、その厚さが20μm以上もあり、半導体素子の機能を最大限に引き出すという点では充分でない。
チップの薄化の困難性は、製造方法に起因する。貫通電極を有する半導体チップを作製する場合、一般的にはラッピング又はポリッシングによって基板の薄化が行なわれているが、現状では、直径200mmのシリコンウエハでは、厚さ20〜30μmが薄化の限界となっている。これは、シリコンウエハをウエハ状態のままで薄くすると強度の低下が大きく、僅かな衝撃が加わっただけでウエハが割れてしまうことからくる制約である。
また、基板を機械的に薄化する場合、研削面に深さ数〜十数μmに達する研削クラックが発生する。このクラックは、基板に熱的・機械的ストレスが加えられた際に破損の起点となりやすいだけでなく、歪みによる内部応力でウエハに大きな反りを発生させる原因ともなる。この反りは、ウエハの片面のみに種々の膜を積層したり、シリコン基板を薄くしたりすることで増大していくが、上記の製造方法では、場合によって数百μmオーダの反りを生じることがある。このような基板は、その後の貫通電極形成プロセスにおいて、搬送トラブルの原因となるおそれがあるだけでなく、場合によっては搬送時に加わった力によって基板が割れてしまう可能性も高くなる。
また、機械的研削での面内ばらつきは通常数μm以上あり、基板面内の平行度が悪化する可能性がある。また、電極を突き出させる工程でシリコン層の選択エッチングを行なった場合、エッチングストッパ層がないため、エッチングばらつきの分がさらに上乗せされることとなり、結果として実装工程での歩留を低下させてしまうという問題点がある。
本発明は、上記の課題認識を基礎としてなされたものであり、例えば、貫通電極を有する半導体チップの薄化に好適な技術を提供することを目的とする。
本発明の第1の側面は、半導体チップを含む半導体装置に係り、前記半導体チップは、多孔質半導体層と、前記多孔質半導体層に積層された非多孔質半導体層と、前記多孔質半導体層及び前記非多孔質半導体層を貫通する電極とを含み、前記多孔質半導体層及び前記非多孔質半導体層と前記電極とが絶縁されている。
本発明の好適な実施形態によれば、前記電極は、前記多孔質半導体層から突き出ていることが好ましい。
本発明の好適な実施形態によれば、前記電極は、前記多孔質半導体層から突き出ていることが好ましい。
本発明の好適な実施形態によれば、前記半導体装置は、前記非多孔質半導体層に形成された半導体素子と前記電極とを接続する配線を更に含みうる。
本発明の好適な実施形態によれば、複数の前記半導体チップが積層されうる。
本発明の第2の側面は、半導体チップを含む半導体装置の製造方法に係り、前記製造方法は、半導体チップを製造するチップ製造工程を含み、前記チップ製造工程は、半導体基板上に多孔質半導体層を形成する工程と、前記多孔質半導体層上に非多孔質半導体層を形成する工程と、少なくとも前記非多孔質半導体層を貫通するトレンチを形成する工程と、前記トレンチの内壁に絶縁層を形成する工程と、前記トレンチを導電性材料で充填する工程と、前記多孔質半導体層を利用して前記半導体基板を除去する工程とを含む。
本発明の好適な実施形態によれば、前記チップ製造工程は、前記非多孔質半導体層に半導体素子を形成する工程を更に含みうる。
本発明の好適な実施形態によれば、前記半導体素子を形成する工程は、前記トレンチを導電性材料で充填する工程の前に実施されうる。
本発明の好適な実施形態によれば、前記多孔質半導体層は、少なくとも第1、第2の多孔質層を含み、前記半導体基板を除去する工程では、前記第1の多孔質層と前記第2の多孔質層とを分離することによって前記半導体基板を除去することが好ましい。
本発明の好適な実施形態によれば、前記第1の多孔質層は、前記第2の多孔質層よりも表面側に位置し、前記トレンチを形成する工程では、前記第2の多孔質層に至るように前記トレンチを形成し、前記絶縁層を形成する工程では、前記トレンチに露出している部分の前記非多孔質半導体層並びに前記第1及び第2の多孔質層を酸化させて前記絶縁層を形成しうる。
本発明の好適な実施形態によれば、前記第1の多孔質層は、前記第2の多孔質層よりも表面側に位置し、前記トレンチを形成する工程では、前記第1の多孔質層に至るように前記トレンチを形成し、前記絶縁層を形成する工程では、前記トレンチに露出している部分の前記非多孔質半導体層並びに前記第1の多孔質層を酸化させるとともに、前記トレンチの近傍部分の前記第2の多孔質層を酸化させて、前記絶縁層を形成しうる。
本発明の好適な実施形態によれば、前記チップ製造工程は、前記半導体基板を除去する工程の後に、前記第1の多孔質層を除去する工程を更に含みうる。
本発明の好適な実施形態によれば、前記トレンチを形成する工程は、前記半導体基板を除去する工程の後に実施されうる。
本発明の好適な実施形態によれば、前記半導体基板は、第1及び第2面を有し、前記多孔質半導体層は、前記第1面に形成され、前記チップ製造工程は、前記半導体基板を除去する工程の前に、前記半導体基板の前記第1面側に支持基板を結合させる工程を更に含みうる。
本発明の好適な実施形態によれば、前記絶縁層は、熱酸化によって形成されうる。
本発明の好適な実施形態によれば、前記絶縁層は、前記トレンチの内壁に堆積されうる。
本発明の好適な実施形態によれば、前記半導体基板を除去する工程は、前記多孔質半導体層に流体を作用させる工程(例えば、ウォータージェット法を適用した工程)を含みうる。
本発明の好適な実施形態によれば、前記半導体基板は、第1及び第2面を有し、前記多孔質半導体層は、前記第1面に形成され、前記チップ製造工程は、前記半導体基板を除去する工程の前に、前記半導体基板の前記第1面側に支持基板を結合させる工程を更に含みうる。
本発明の好適な実施形態によれば、前記絶縁層は、熱酸化によって形成されうる。
本発明の好適な実施形態によれば、前記絶縁層は、前記トレンチの内壁に堆積されうる。
本発明の好適な実施形態によれば、前記半導体基板を除去する工程は、前記多孔質半導体層に流体を作用させる工程(例えば、ウォータージェット法を適用した工程)を含みうる。
本発明の好適な実施形態によれば、前記製造方法は、前記チップ製造工程を経て製造される複数の半導体チップを積層する工程を更に含みうる。
本発明によれば、例えば、貫通電極を有する半導体チップの薄化に好適な技術が提供される。
以下、本発明による具体的な実施形態を詳細に説明する。ここで示している実施形態は、本発明に好適な具体例であるから、条件など技術的に好ましい種々の限定を付しているが、本発明の範囲は、以下の説明において特に本発明を限定する旨の記載がない限り、これらの形態のみに限られるものではない。
この明細書において、半導体チップは、半導体層及び/又は半導体素子(semiconductor element)を含む部材を意味し、例えば、ダイシングされる前の部材、及び、ダイシングされた後の個々の部材を包含する用語として用いられる。
また、この明細書において、半導体装置(semiconductor device)は、半導体チップを含む部材を総称する用語として用いられる。
[第1実施形態]
図1は、本発明の第1実施形態の半導体チップの構造を示す断面図である。ここで、1は多孔質シリコン層、2は単結晶シリコン層、3は貫通電極、4は配線、5はシリコン酸化膜、6は酸化多孔質シリコン層である。この半導体チップは、単体で、又は、複数の半導体チップが積層されて半導体装置を構成する。
[第1実施形態]
図1は、本発明の第1実施形態の半導体チップの構造を示す断面図である。ここで、1は多孔質シリコン層、2は単結晶シリコン層、3は貫通電極、4は配線、5はシリコン酸化膜、6は酸化多孔質シリコン層である。この半導体チップは、単体で、又は、複数の半導体チップが積層されて半導体装置を構成する。
図1において、半導体チップは、多孔質シリコン層1と単結晶シリコン層2が積層された構造を有し、チップを厚さ方向に貫通し多孔質シリコン層1の表面より突き出した貫通電極3を含んでいる。単結晶シリコン層2上には半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とが電気的に接続されている。また、貫通電極3は、シリコン酸化膜5と酸化多孔質シリコン層6により単結晶シリコン層2と電気的に絶縁されている。
図2は、本発明の第1実施形態の半導体チップの製造方法を示す工程図である。ここで、1は第1の多孔質シリコン層、2は単結晶シリコン層、3は貫通電極、4は配線、5はシリコン酸化膜、6は第1の酸化多孔質シリコン層、7はシリコン基板、8は第2の多孔質シリコン層、9は第2の酸化多孔質シリコン層、10は導電材である。
図2に示す製造方法は、以下の通りである。まず、図2(a)に示す工程において、シリコン基板(半導体基板)7の表面を陽極化成することによってシリコン基板7の表面に第1の多孔質シリコン層(多孔質半導体層)1を形成する。次いで、図2(b)に示す工程において、再び陽極化成を行なって、第1の多孔質シリコン層1の下側に、より孔密度の大きい第2の多孔質シリコン層8を形成する。なお、多孔質シリコン層は、3層以上で構成されてもよい(他の実施形態においても同様)。
次いで、図2(c)に示す工程において、第1の多孔質シリコン層1の上にエピタキシャル成長法によって単結晶シリコン層(非多孔質半導体層)2を形成する。次いで、図2(d)に示す工程において、単結晶シリコン層2の上にフォトレジストによってマスクパターン(図示せず)を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層2より第1の多孔質シリコン層1を経て第2の多孔質シリコン層8へ達するまでエッチングを行なって、トレンチ(孔)を形成する。
次いで、図2(c)に示す工程において、第1の多孔質シリコン層1の上にエピタキシャル成長法によって単結晶シリコン層(非多孔質半導体層)2を形成する。次いで、図2(d)に示す工程において、単結晶シリコン層2の上にフォトレジストによってマスクパターン(図示せず)を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層2より第1の多孔質シリコン層1を経て第2の多孔質シリコン層8へ達するまでエッチングを行なって、トレンチ(孔)を形成する。
次いで、図2(e)に示す工程において、マスクパターンを剥離した後に熱酸化を行なう。多孔質シリコンは、反応性が高いため、単結晶シリコンに比べて遥かに酸化され易い。図1のようなトレンチを形成した場合、第1の多孔質シリコン層1及び第2の多孔質シリコン層8は、深さ方向に対しては空孔が伸びているために層全体が酸化され、トレンチ側壁方向に対しては単結晶シリコン層2の1.5〜2倍の厚さで酸化される。これにより単結晶シリコン層2上にシリコン酸化膜5が、第1の多孔質シリコン層1の上に第1の酸化多孔質シリコン層6が、第2の多孔質シリコン層8の上に第2の酸化多孔質シリコン層9がそれぞれ形成される。
次いで、図2(f)に示す工程において、単結晶シリコン層2に半導体素子(図示せず)を作製する。通常、半導体素子同士を接続する配線4は、図に示すように単結晶シリコン層2上に形成される。次いで、図2(g)に示す工程において、半導体素子上及びトレンチ内に導電材10を形成し、図2(h)に示す工程において、導電材10をパターニングする。
次いで、図2(i)に示す工程において、第1の多孔質シリコン層1と第2の多孔質シリコン層8との界面からシリコン基板7を剥離する。これにより、単結晶シリコン層2を貫通して第1の多孔質シリコン層1の表面から突き出した貫通電極3を形成する。この貫通電極3は、配線4を通じて半導体素子と電気的に接続されており、シリコン酸化膜5及び第1の酸化多孔質シリコン層6によって単結晶シリコン層2と電気的に絶縁されている。
図2に示す半導体チップの製造方法をより具体化した例を以下に示す。直径150mm、厚さ625μm、比抵抗0.013〜0.017ΩcmのP型シリコンウエハ7の表面に、陽極化成法によって、第1の多孔質シリコン層1、第2の多孔質シリコン層8を順に形成する。ここでは、50%HF:IPA=2:1(体積比)の溶液中で8mA/cmの電流を6min印加して厚さ5μmの第1の多孔質シリコン層1を形成した後に、この溶液中で33mA/cmの電流を2min印加して厚さ5μmの第2の多孔質シリコン層8を得た。
次いで、第1の多孔質シリコン層1の上にエピタキシャル成長を行なって単結晶シリコン層2を形成した。このときの条件は、温度=1040℃、圧力=101.3kPa、SiH2Cl2=200cc/min、H2=230cc/min、成膜速度=0.2μm/minとして、厚さ5μmの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、(1)400℃、60minのドライ酸化、(2)HF又はBHFによるライトエッチング、(3)H2中でのアニールによる多孔質シリコン層1の表面平滑化の各処理を行なった。
次いで、単結晶シリコン層2の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層2、第1の多孔質シリコン層1、第2の多孔質シリコン層8をエッチングした。このときのエッチング条件は、デポジションとエッチングを交互に繰り返すボッシュプロセスを採用したため、基板温度=23℃、圧力=3.1Pa、C4F8=200cc/min、13.56MHzの高周波出力=2800Wのデポジションと、基板温度=23℃、圧力=8.3Pa、SF6=750cc/min、13.56MHzの高周波出力=2800Wのエッチングとを2sec/7secのサイクルで3min行なった。これにより、単結晶シリコン層2から第1の多孔質シリコン層1を経て第2の多孔質シリコン層8に達する深さ25μmのトレンチが形成された。
次いで、単結晶シリコン層2の表面及びトレンチ内壁、並びに、トレンチに露出した多孔質シリコン層1、8を酸化した。このときの熱酸化条件は、温度=1000℃、時間=120min、H2=9L/min、O2=6L/minのウエット酸化であり、単結晶シリコン層2の表面並びにトレンチ内壁に厚さ0.7μmの熱酸化膜が形成されるとともに、第1及び第2の多孔質シリコン層8は、トレンチ内壁方向には厚さ1μm、深さ方向には全て酸化された。
次いで、単結晶シリコン層2の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材10を形成した。ここでは、MOCVD法で厚さ200nmのTiN/Cu複合膜を形成した後、温度25℃のCu2S溶液中で18mA/cm2の電流を印加する電解めっき法により、厚さ20μmのCu配線層を形成した。
次いで、Cu配線層10をパターニングして、単結晶シリコン層2から第1の多孔質シリコン層1を経て第2の多孔質シリコン層8に達する電極を形成した。
次いで、高圧の水流を多孔質シリコン層1、8に吹き付けて、積層構造体20から基板7を剥離した。ここでは、直径0.1mmのノズルより圧力20〜60MPaの水を積層構造体20のエッジに吹き付けて(ウォータージェット法の応用)、第1、第2の多孔質シリコン層1、8の界面で積層構造体20を分割した。これにより、多孔質シリコン層1より厚さ15μmの電極が突き出した構造の半導体チップを形成することができた。
なお、ここで得られた半導体チップは、厚さが十数μm程度(単結晶半導体層2及び酸化多孔質シリコン層6がそれぞれ5μm、半導体素子面の多層配線層の総厚が数μm)であるため、強度保持を目的として、積層構造体20をガラスやシリコンなどの支持基板にエポキシ樹脂などで貼り付けた後に上記の基板剥離工程を行なった。支持基板は、この半導体チップをACP(異方性導電材)などで他の半導体基板に接着・固定した後に剥離されうる。
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側(半導体素子面)に接触して表面を傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものではなく、目的に応じて自由に選択することが可能である。また、ここでは、導電材としてCuを用いているが、この他、例えば、Ni、Ti、W、Co、Ta、Alもしくはその合金などを用いることも可能である。また、ここでは、導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
[第2実施形態]
図3は、本発明の第2実施形態の半導体チップの構造を示す断面図である。ここで、2〜5は図1と同一である。図3において、半導体チップは、単結晶シリコン層2を厚さ方向に貫通し、単結晶シリコン層2より突き出した貫通電極3を有している。単結晶シリコン層2上には、半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図3は、本発明の第2実施形態の半導体チップの構造を示す断面図である。ここで、2〜5は図1と同一である。図3において、半導体チップは、単結晶シリコン層2を厚さ方向に貫通し、単結晶シリコン層2より突き出した貫通電極3を有している。単結晶シリコン層2上には、半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図4は、本発明の第2実施形態の半導体チップの製造方法を示す工程図である。ここで、1〜10は図2と同一である。
図4に示す製造方法は、以下の通りである。まず、図4(a)に示す工程において、シリコン基板7の表面を陽極化成して、シリコン基板7の表面に第1の多孔質シリコン層1を形成する。次いで、図2(b)に示す工程において、再び陽極化成を行なって、第1の多孔質シリコン層1の下側に、より孔密度の大きい第2の多孔質シリコン層8を形成する。
次いで、図4(c)に示す工程において、第1の多孔質シリコン層1の上にエピタキシャル成長法によって単結晶シリコン層2を形成する。次いで、図4(d)に示す工程において、単結晶シリコン層2の上にフォトレジストによってマスクパターン(図示せず)を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層2より第1の多孔質シリコン層1へ達するまでエッチングを行なって、トレンチを形成する。
次いで、図4(e)に示す工程において、マスクパターンを剥離した後に熱酸化を行なって、単結晶シリコン層2の上及びトレンチ内壁にシリコン酸化膜5を形成しつつ、トレンチを中心として第1の多孔質シリコン層1の一部を第1の酸化多孔質シリコン層6に変化させるとともに第2の多孔質シリコン層8の一部を第2の酸化多孔質シリコン層9に変化させる。
次いで、図4(f)に示す工程において、単結晶シリコン層2に半導体素子(図示せず)を作製し、半導体素子同士を接続する配線4を単結晶シリコン層2の上に形成する。
次いで、図4(g)に示すように、半導体素子上及びトレンチ内に導電材10を形成し、図4(h)に示す工程において、導電材10をパターニングする。次いで、図4(i)に示す工程において、第1の多孔質シリコン層1と第2の多孔質シリコン層8との界面からシリコン基板7を剥離する。
次いで、図4(j)に示す工程において、第1の多孔質シリコン層1及び第1の酸化多孔質シリコン層6を選択的に除去する。これにより、単結晶シリコン層2を貫通して単結晶シリコン層2の裏面より突き出した貫通電極3を形成する。この貫通電極3は、配線4を通じて半導体素子と電気的に接続されており、シリコン酸化膜5によって単結晶シリコン層2と電気的に絶縁されている。
図4に示す半導体チップの製造方法をより具体化した例を以下に示す。直径150mm、厚さ625μm、比抵抗0.013〜0.017ΩcmのP型シリコンウエハ7の表面に、陽極化成法によって、第1の多孔質シリコン層1、第2の多孔質シリコン層8を順に形成する。ここでは、50%HF:IPA=2:1(体積比)の溶液中で8mA/cmの電流を5min印加して厚さ6μmの第1の多孔質シリコン層1を形成した後に、この溶液中で33mA/cmの電流を1.3min印加して厚さ3μmの第2の多孔質シリコン層8を得た。
次いで、第1の多孔質シリコン層1の上にエピタキシャル成長を行なって単結晶シリコン層2を形成した。このときの条件は、温度1040℃、圧力1.07kPa、SiH2Cl2=200cc/min、H2=230cc/min、成膜速度=0.17μm/minとして、厚さ2μmの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、(1)400℃、60minのドライ酸化、(2)HF又はBHFによるライトエッチング、(3)H2中でのアニールによる多孔質シリコン層1の表面平滑化の各処理が行なわれている。
次いで、単結晶シリコン層2の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層2、第1の多孔質シリコン層1をエッチングした。このときの条件は、基板温度=−15℃、圧力=0.35Torr、SF6=200cc/min、O2=80cc/min、40.68MHzの高周波出力=525W、エッチング速度=11μm/minであり、単結晶シリコン層2から第1の多孔質シリコン層7に達する深さ5μmのトレンチを形成した。
次いで、単結晶シリコン層2の表面及びトレンチ内壁を酸化しつつ、トレンチを中心として多孔質シリコン層1の一部を第1の酸化多孔質シリコン層6に変化させるとともに第2の多孔質シリコン層8の一部を第2の酸化多孔質シリコン層9に変化させた。このときの熱酸化条件は、温度=1000℃、時間=120min、H2=9L/min、O2=6L/minのウエット酸化であり、単結晶シリコン層2の表面及びトレンチ内壁に厚さ0.7μmの熱酸化膜が形成されるとともに、第1、第2の多孔質シリコン層1、8は、トレンチ内壁方向には厚さ1μm、深さ方向には全て酸化された。
次いで、単結晶シリコン層2の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材10を形成した。ここでは、スパッタ法で厚さ100nmのTaN/Cu複合膜を形成した後、温度25℃のCu2S溶液中で18mA/cm2の電流を印加する電解めっき法により、厚さ20μmのCu配線層を形成した。
次いで、Cu配線層10をパターニングして、単結晶シリコン層2から第1の多孔質シリコン層1に達する電極を形成した。
次いで、高圧の水流を多孔質シリコン層1、8に吹き付けて、積層構造体20aから基板7を剥離した。ここでは、直径0.1mmのノズルより圧力20〜60MPaの水を積層構造体20aのエッジに吹き付けて、第1、第2の多孔質シリコン層1、8の界面で積層構造体20aを分割した。
次いで、以上の工程を経て形成された構造体から第1の多孔質シリコン層1を除去した。ここでは、EDP(エチレンジアミンピロカテコール)水溶液を構造体の裏面に吹き付けて、多孔質シリコン層1を選択的に除去した。
次いで、構造体から第1の酸化多孔質シリコン層9を除去した。ここでは、0.5%フッ酸水溶液中で酸化多孔質シリコン層9を選択的に除去した。これにより、厚さ2μmの単結晶半導体層2より厚さ3μmの電極が突き出した構造の半導体チップを形成することができた。
なお、ここで得られた半導体チップは、厚さが数μm程度(単結晶半導体層が2μm、半導体素子面の多層配線層の総厚が数μm)となるため、強度を保持する目的で、上記の基板剥離、酸化多孔質シリコン層除去の工程は、積層構造体20aをガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この積層構造体20aをNCP(絶縁性接着材)などで他の半導体基板に接着・固定した後に剥離されうる。
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、第1の実施形態と異なり力学的に脆い多孔質シリコン層を基板中に含んでいないため、構造的なウイークポイントのない半導体基板を提供することができる。また、第1の実施形態と同様に、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離や多孔質層の除去を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側(半導体素子面)に接触して表面を傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものではなく、目的に応じて自由に選択することが可能である。またここでは導電材としてCuを用いているが、この他、例えば、Ni、Ti、W、Co、Ta、Alもしくはその合金などを用いることも可能である。またここでは導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
[第3実施形態]
図5は、本発明の第3実施形態の半導体チップの構造を示す断面図である。ここで、1〜5は図1と同一である。図5において、半導体チップは、多孔質シリコン層1と単結晶シリコン層2が積層された構造で、チップを厚さ方向に貫通し、多孔質シリコン層1の表面より突き出している貫通電極3を有している。単結晶シリコン層2上には半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図5は、本発明の第3実施形態の半導体チップの構造を示す断面図である。ここで、1〜5は図1と同一である。図5において、半導体チップは、多孔質シリコン層1と単結晶シリコン層2が積層された構造で、チップを厚さ方向に貫通し、多孔質シリコン層1の表面より突き出している貫通電極3を有している。単結晶シリコン層2上には半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図6は、本発明の第3実施形態の半導体チップの製造方法を示す工程図である。ここで、1〜10は図2と同一である。図6に示す製造方法は、以下の通りである。まず、図6(a)に示す工程において、シリコン基板7に表面を陽極化成することによってシリコン基板7の表面に第1の多孔質シリコン層1を形成する。次いで、図6(b)に示す工程において、再び陽極化成を行なって、第1の多孔質シリコン層1の下側に、より孔密度の大きい第2の多孔質シリコン層8を形成する。
次いで、図6(c)に示す工程において、第1の多孔質シリコン層1の上にエピタキシャル成長法によって単結晶シリコン層2を形成する。次いで、図6(d)に示す工程において、単結晶シリコン層2の上にフォトレジストによってマスクパターン(図示せず)を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層2より第1の多孔質シリコン層1を経て第2の多孔質シリコン層8へ達するまでエッチングを行なって、トレンチを形成する。
次いで、図6(e)に示す工程において、マスクパターンを剥離した後に、単結晶シリコン層2の表面及びトレンチ内部にシリコン酸化膜5を堆積する。
次いで、図6(f)に示す工程において、単結晶シリコン層2に半導体素子(図示せず)を作製する。通常、半導体素子同士を接続する配線4は、図に示すように単結晶シリコン層2上に形成される。
次いで、図6(g)に示す工程において、半導体素子上及びトレンチ内に導電材10を形成し、図6(h)に示す工程において、導電材10をパターニングする。
次いで、図6(i)に示す工程において、第1の多孔質シリコン層1と第2の多孔質シリコン層8との界面からシリコン基板7を剥離し、更に、裏面に露出しているシリコン酸化膜5を除去する。これにより、単結晶シリコン層2を貫通して第1の多孔質シリコン層1の表面から突き出した貫通電極3を形成する。この貫通電極3は、配線4を通じて半導体素子と電気的に接続されており、シリコン酸化膜5によって単結晶シリコン層2と電気的に絶縁されている。
図6に示す半導体チップの製造方法をより具体化した例を以下に示す。直径150mm、厚さ625μm、比抵抗0.013〜0.017ΩcmのP型シリコンウエハ7の表面に、陽極化成法によって、第1の多孔質シリコン層1、第2の多孔質シリコン層8を順に形成する。ここでは、50%HF:IPA=2:1(体積比)の溶液中で8mA/cmの電流を6min印加して厚さ5μmの第1の多孔質シリコン層1を形成した後に、この溶液中で33mA/cmの電流を2min印加して厚さ5μmの第2の多孔質シリコン層8を得た。
次いで、第1の多孔質シリコン層1の上にエピタキシャル成長を行なって単結晶シリコン層2を形成した。このときの条件は、温度=1040℃、圧力=101.3kPa、SiH2Cl2=200cc/min、H2=230cc/min、成膜速度=0.2μm/minとして、厚さ5μmの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、(1)400℃、60minのドライ酸化、(2)HF又はBHFによるライトエッチング、(3)H2中でのアニールによる多孔質シリコン層1の表面平滑化の各処理を行った。
次いで、単結晶シリコン層2の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層2、第1の多孔質シリコン層1、第2の多孔質シリコン層8をエッチングした。このときのエッチング条件は、デポジションとエッチングを交互に繰り返すボッシュプロセスを採用したため、基板温度=23℃、圧力=3.1Pa、C4F8=200cc/min、13.56MHzの高周波出力=2800Wのデポジションと、基板温度=23℃、圧力=8.3Pa、SF6=750cc/min、13.56MHzの高周波出力=2800Wのエッチングとを2sec/7secのサイクルで3min行なった。これにより、単結晶シリコン層2から第1の多孔質シリコン層1を経て第2の多孔質シリコン層8に達する深さ25μmのトレンチが形成された。
次いで、単結晶シリコン層2の表面、及び、トレンチの内部にシリコン酸化膜を堆積する。ここでは、温度=780℃、圧力=1.1Torr、時間=480min、SiH4=50cc/min、N2O=2700cc/minの減圧CVD法により、単結晶シリコン層2の表面、及び、トレンチ内壁に厚さ0.4μmのシリコン酸化膜5を形成した。
次いで、単結晶シリコン層2の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材10を形成した。ここでは、スパッタ法で厚さ200nmのTiN/Cu複合膜を形成した後、温度25℃のCu2S溶液中で18mA/cm2の電流を印加する電解めっき法により、厚さ20μmのCu配線層を形成した。
次いで、Cu配線層10をパターニングして、単結晶シリコン層2から第1の多孔質シリコン層1を経て第2の多孔質シリコン層8に達する電極を形成した。
次いで、高圧の水流を多孔質シリコン層1、8に吹き付けて、積層構造体20bから基板7を剥離した。ここでは、直径0.1mmのノズルより圧力20〜60MPaの水を積層構造体20のエッジに吹き付けて、第1、第2の多孔質シリコン層1、8の界面で積層構造体20bを分割した。
次いで、裏面に電極3を露出させた。ここでは、0.5%フッ化水素酸(HF)水溶液中で、裏面に露出しているシリコン酸化膜5を選択的に除去して、電極3を露出させた。これにより、多孔質シリコン層1より厚さ15μmの電極が突き出した構造の半導体チップを形成することができた。
なお、ここで得られた半導体チップは、厚さが十数μm程度(単結晶半導体層2が5μm、半導体素子面の多層配線層の総厚数μm)であるため、強度保持を目的として、積層構造体20bをガラスやシリコンなどの支持基板にエポキシ樹脂などで貼り付けた後に上記の基板剥離工程を行なった。支持基板は、この半導体チップをACP(異方性導電材)などで他の半導体基板に接着・固定した後に剥離している。
この実施形態では、第1、第2実施形態と同様に、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離や電極の露出工程を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側(半導体素子面)に接触して表面を傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものでなく、目的に応じて自由に選択することが可能である。
この実施形態では、トレンチ内部にシリコン酸化膜を堆積しているが、例えば、シリコン窒化膜、シリコン酸窒化膜などその他の絶縁膜を用いることも可能である。また、この実施形態では、半導体素子形成前にトレンチ形成及び絶縁膜堆積を行なっているが、プラズマCVD法などの低温絶縁膜形成技術を用いることで、半導体素子形成後にトレンチ形成および絶縁膜堆積を行なうことも可能である。また、ここでは、導電材としてCuを用いているが、この他、例えば、Ni、Ti、W、Co、Ta、Alもしくはその合金などを用いることも可能である。また、ここでは、導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
[第4実施形態]
図7は、本発明の第4実施形態の半導体チップの構造を示す断面図である。ここで、2〜5は図1と同一である。図7において、半導体チップは、単結晶シリコン層2を厚さ方向に貫通し、単結晶シリコン層2より突き出した貫通電極3を有している。単結晶シリコン層2上には、半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図7は、本発明の第4実施形態の半導体チップの構造を示す断面図である。ここで、2〜5は図1と同一である。図7において、半導体チップは、単結晶シリコン層2を厚さ方向に貫通し、単結晶シリコン層2より突き出した貫通電極3を有している。単結晶シリコン層2上には、半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図8は、本発明の第4実施形態の半導体チップの製造方法を示す工程図である。ここで、1〜10は図2と同一である。
図8に示す製造方法は、以下の通りである。まず、図8(a)に示す工程において、シリコン基板7の表面を陽極化成して、シリコン基板7の表面に第1の多孔質シリコン層1を形成する。次いで、図8(b)に示す工程において、再び陽極化成を行なって、第1の多孔質シリコン層1の下側に、より孔密度の大きい第2の多孔質シリコン層8を形成する。
次いで、図8(c)に示す工程において、第1の多孔質シリコン層1の上にエピタキシャル成長法によって単結晶シリコン層2を形成する。次いで、図8(d)に示す工程において、単結晶シリコン層2の上にフォトレジストによってマスクパターン(図示せず)を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層2より第1の多孔質シリコン層1へ達するまでエッチングを行なって、トレンチを形成する。
次いで、図8(e)に示す工程において、マスクパターンを剥離した後に、単結晶シリコン層2の表面、及び、トレンチ内部にシリコン酸化膜5を堆積する。
次いで、図8(f)に示す工程において、単結晶シリコン層2に半導体素子(図示せず)を作製し、半導体素子同士を接続する配線4を単結晶シリコン層2の上に形成する。
次いで、図8(g)に示す工程において、半導体素子上及びトレンチ内に導電材10を形成し、図8(h)に示す工程において、導電材10をパターニングする。次いで、図8(i)に示す工程において、第1の多孔質シリコン層1と第2の多孔質シリコン層8との界面よりシリコン基板7を剥離する。
次いで、図8(j)に示す工程において、第1の多孔質シリコン層1を選択的に除去した後、裏面に露出しているシリコン酸化膜5を除去する。これにより、単結晶シリコン層2を貫通して単結晶シリコン層2の裏面より突き出した貫通電極3を形成する。この貫通電極3は、配線4を通じて半導体素子と電気的に接続されており、シリコン酸化膜5によって単結晶シリコン層2と電気的に絶縁されている。
図8に示す半導体チップの製造方法をより具体化した例を以下に示す。直径150mm、厚さ625μm、比抵抗0.013〜0.017ΩcmのP型シリコンウエハ7の表面に、陽極化成法によって、第1の多孔質シリコン層1、第2の多孔質シリコン層8を順に形成する。ここでは、50%HF:IPA=2:1(体積比)の溶液中で8mA/cmの電流を5min印加して厚さ6μmの第1の多孔質シリコン層1を形成した後に、この溶液中で33mA/cmの電流を1.3min印加して厚さ3μmの第2の多孔質シリコン層8を得た。
次いで、第1の多孔質シリコン層1の上にエピタキシャル成長を行なって単結晶シリコン層2を形成した。このときの条件は、温度=1040℃、圧力=1.07kPa、SiH2Cl2=200cc/min、H2=230cc/min、成膜速度=0.17μm/minとして、厚さ2μmの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、(1)400℃、60minのドライ酸化、(2)HF又はBHFによるライトエッチング、(3)H2中でのアニールによる多孔質シリコン層1の表面平滑化の各処理が行なわれている。
次いで、単結晶シリコン層2の上にレジストを塗布し、これをパターニングしてマスクパターンを形成し、このマスクパターンの開口部を通じて単結晶シリコン層2、第1の多孔質シリコン層1をエッチングした。このときの条件は、基板温度=−15℃、圧力=0.35Torr、SF6=200cc/min、O2=80cc/min、、40.68MHzの高周波出力=1050W、エッチング速度=22μm/minであり、単結晶シリコン層2から第1の多孔質シリコン層1に達する深さ5μmのトレンチを形成した。
次いで、単結晶シリコン層2の表面、及び、トレンチ内部にシリコン酸化膜5を堆積した。ここでは、温度=690℃、圧力=0.6Torr、時間=55min、TEOS=250cc/min、O2=10cc/minの減圧CVD法により、単結晶シリコン層2の表面、及び、トレンチ内壁に厚さ0.4μmのシリコン酸化膜5を形成した。
次いで、単結晶シリコン層2の表面に半導体素子を形成し、その後、半導体素子上及びトレンチ内部に導電材10を形成した。ここでは、スパッタ法で厚さ100nmのTaN/Cu複合膜を形成した後、温度25℃のCu2S溶液中で18mA/cm2の電流を印加する電解めっき法により、厚さ20μmのCu配線層を形成した。
次いで、Cu配線層のパターニングを行なって単結晶シリコン層2から第1の多孔質シリコン層1に達する電極を形成した。
次いで、高圧の水流を多孔質シリコン層1、8に吹き付けて、積層構造体20cから基板7を剥離した。ここでは、直径0.1mmのノズルより圧力20〜60MPaの水を積層構造体20cのエッジに吹き付けて、第1、第2の多孔質シリコン層1、8の界面で積層構造体20cを分割した。
次いで、第1の多孔質シリコン層1を構造体から除去した。ここでは、EDP(エチレンジアミンピロカテコール)水溶液を構造体の裏面に吹き付けて、多孔質シリコン層1を選択的に除去した。
次いで、裏面に電極3を露出させた。ここでは、0.5%フッ化水素酸(HF)水溶液中で、裏面に露出しているシリコン酸化膜5を選択的に除去して、電極3を露出させた。これにより、厚さ2μmの単結晶半導体層2より厚さ3μmの電極3が突き出した構造の半導体チップを形成することができた。
なお、ここで得られた半導体チップは、厚さが数μm程度(単結晶半導体層が2μm、半導体素子面の多層配線層の総厚が数μm)となるため、強度を保持する目的で、上記の基板の剥離や電極の露出工程は、積層構造体20cをガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この半導体チップをNCP(絶縁性接着材)などで他の半導体基板に接着・固定した後に剥離している。
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、第2の実施形態と同様に、力学的に脆い多孔質シリコン層を基板中に含んでいないため、構造的なウイークポイントのない半導体基板を提供することができる。また、第1〜第3の実施形態と同様に、パターニングプロセスが表面側からのみであるため、表裏のマスクパターンアライメントが不要であり、高精度の位置合わせができることから、微細なパターンの貫通電極の形成が可能である。また、基板の剥離や電極の露出工程を除いて裏面プロセスがないため、基板搬送時などに真空チャックなどが表面側(半導体素子面)に接触して表面傷つけることがない。このことは、貫通電極を有する半導体素子を歩留良く製造することを可能にし、半導体素子面の保護の必要がないため工程を簡略化しそれによる低コスト化を可能にする。
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものでなく、目的に応じて自由に選択することが可能である。
この実施形態では、トレンチ内部にシリコン酸化膜を堆積しているが、例えば、シリコン窒化膜、シリコン酸窒化膜などその他の絶縁膜を用いることも可能である。また、この実施形態では、半導体素子形成前にトレンチ形成及び絶縁膜堆積を行なっているが、プラズマCVD法などの低温絶縁膜形成技術を用いることで、半導体素子形成後にトレンチ形成及び絶縁膜堆積を行なうことも可能である。また、ここでは、導電材としてCuを用いているが、この他、例えば、Ni、Ti、W、Co、Ta、Alもしくはその合金などを用いることも可能である。また、ここでは、導電材の研磨により配線層をパターニングしているが、エッチングによるパターニングを行なうことも可能である。
[第5実施形態]
図9は、本発明の第5実施形態の半導体チップの構造を示す断面図である。ここで、2〜5は図1と同一である。図9において、半導体チップは、単結晶シリコン層2を厚さ方向に貫通し、単結晶シリコン層2裏面のシリコン酸化膜5より突き出した貫通電極3を有している。単結晶シリコン層2上には、半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図9は、本発明の第5実施形態の半導体チップの構造を示す断面図である。ここで、2〜5は図1と同一である。図9において、半導体チップは、単結晶シリコン層2を厚さ方向に貫通し、単結晶シリコン層2裏面のシリコン酸化膜5より突き出した貫通電極3を有している。単結晶シリコン層2上には、半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5により単結晶シリコン層2と電気的に絶縁されている。
図10は、本発明の第5実施形態の半導体チップの製造方法を示す工程図である。ここで、1〜10は図2と同一である。
図10は、本発明の第5実施形態の半導体チップの製造方法を示す工程図である。まず、図10(a)に示す工程において、シリコン基板7の表面を陽極化成することによってシリコン基板7の表面に第1の多孔質シリコン層1を形成する。次いで、図10(b)に示す工程において、再び陽極化成を行なって、第1の多孔質シリコン層1の下側に、より孔密度の大きい第2の多孔質シリコン層8を形成する。
次いで、図10(c)に示す工程において、第1の多孔質シリコン層1の上にエピタキシャル成長法によって単結晶シリコン層2を形成する。次いで、図10(d)に示す工程において、単結晶シリコン層2に半導体素子(図示せず)を作製し、半導体素子同士を接続する配線4を単結晶シリコン層2上に形成する。
次いで、図10(e)に示す工程において、第1の多孔質シリコン層1と第2の多孔質シリコン層8との界面よりシリコン基板7を剥離する。
次いで、図10(f)に示す工程において、第1の多孔質シリコン層1を選択的に除去する。次いで、図10(g)に示す工程において、露出した単結晶シリコン層2の裏面にフォトレジストによってマスクパターン(図示せず)を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層2を貫通して配線部へ達するまでエッチングを行なって、トレンチを形成する。
次いで、図10(h)に示す工程において、マスクパターンを剥離した後に、単結晶シリコン層2の裏面及びトレンチ内部にシリコン酸化膜5を形成する。
次いで、図10(i)に示す工程において、トレンチ底部のシリコン酸化膜5を除去する。次いで、図10(j)に示す工程において、単結晶シリコン層2の裏面側より導電材の形成し、この導電材をパターニングすることによって、単結晶シリコン層2を貫通して裏面のシリコン酸化膜5より突き出している貫通電極3を形成する。
図10に示す半導体チップの製造方法をより具体化した例を以下に示す。直径150mm、厚さ625μm、比抵抗0.013〜0.017ΩcmのP型シリコンウエハ7の表面に、陽極化成法によって、第1の多孔質シリコン層1、第2の多孔質シリコン層8を順に形成する。ここでは、50%HF:IPA=2:1(体積比)の溶液中で8mA/cmの電流を15min印加して厚さ18μmの第1の多孔質シリコン層1を形成した後に、この溶液中で33mA/cmの電流を1.3min印加して厚さ3μmの第2の多孔質シリコン層8を得た。
次いで、第1の多孔質シリコン層1の上にエピタキシャル成長を行なって単結晶シリコン層2を形成した。このときの条件は、温度=1040℃、圧力=1.07kPa、SiH2Cl2=200cc/min、H2=230cc/min、成膜速度=0.17μm/minとして、厚さ3μmの単結晶シリコン層を形成した。なお、エピタキシャル成長の前処理として、(1)400℃、60minのドライ酸化、(2)HF又はBHFによるライトエッチング、(3)H2中でのアニールによる多孔質シリコン層1の表面平滑化の各処理を行なった。
次いで、単結晶シリコン層2の表面に半導体素子を形成し、その後、高圧の水流を多孔質シリコン層1、8に吹き付けて、積層構造体20dから基板7を剥離した。ここでは、直径0.1mmのノズルより圧力20〜60MPaの水を積層構造体20dのエッジに吹き付けて、第1、第2の多孔質シリコン層1、8の界面で積層構造体20dを分割した。なお、ここで得られた半導体基板は、厚さが数μm程度(単結晶半導体層が3μm、半導体素子面の多層配線層の総厚が数μm)となるため、強度を保持する目的で、上記の基板剥離の工程は、積層構造体20dをガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この半導体基板をACPなどで他の半導体基板に接着・固定した後に剥離している。この後、第1の多孔質シリコン層1が構造体より除去される。ここでは、EDP(エチレンジアミンピロカテコール)水溶液を構造体の裏面に吹き付けて多孔質シリコン層1を選択的に除去した。
次いで、単結晶シリコン層2上にレジストパターニングを行なって、単結晶シリコン層2のエッチングを行なった。ここでは、温度=−100℃、圧力=2.0Pa、SF6=55cc/min、O2=30cc/min、2.5GHzの高周波出力=800W、800kHzのバイアス低周波=45Wのエッチング条件で、単結晶シリコン層2中に深さ3μmのトレンチを形成した。
次いで、単結晶シリコン層2上及びトレンチ内壁にバイアスプラズマCVD法で絶縁膜5を形成する。このときの成膜条件は、温度=150℃、圧力=40Pa、TEOS/He=30cc/min、O2=500cc/min、13.56MHzの高周波出力=800W、成膜速度=2000Å/min(単結晶シリコン層上)であり、シリコン酸化膜の厚さは、単結晶シリコン層上で1.5μm、トレンチ側壁で0.2μm、トレンチ底部で0.5μmとなった。
次いで、異方性エッチングによってトレンチ底部のシリコン酸化膜5を除去した。ここでは、温度=25℃、圧力=0.5Torr、CF4=20cc/min、CHF3=25cc/min、Ar=300cc/min、13.56MHzの高周波出力=800W、エッチング速度=5000Å/minの条件で、トレンチ底部のシリコン酸化膜5を除去して、半導体素子の配線の一部を露出させた。このとき、単結晶シリコン層2上のシリコン酸化膜5の厚さは1μmとなった。
次いで、トレンチ内部に導電材を形成した。ここでは、スパッタ法で厚さ300nmのTiW/Cu複合膜を形成した後、温度25℃のCu2S溶液中で18mA/cm2の電流を印加する電解めっき法により、厚さ15μmのCu配線層を形成した。次いで、Cu配線層をパターニングして、単結晶シリコン層2を貫通する電極3を形成する。これにより、厚さ2μmの単結晶半導体層2より厚さ15μmの電極が突き出した構造の半導体チップを形成することができた。
なお、ここで得られた半導体チップは、厚さが数μm程度(単結晶半導体層3μm、半導体素子面の多層配線層の総厚数μm)となるため、強度を保持する目的で、上記の基板剥離、シリコン酸化膜の除去、電極の形成の工程は、構造体をガラスやシリコンなどの支持基板にエポキシ樹脂などを用いて貼り付けた状態で行なった。支持基板は、この半導体基板をNCPなどで他の半導体基板に接着・固定した後に剥離している。
この実施形態では、貫通電極を有し、複数積層することのできる半導体チップについて、第2、第4の実施形態と同様に、力学的に脆い多孔質シリコン層を基板中に含んでいないため、構造的なウイークポイントのない半導体チップを提供することができる。
この実施形態では、具体例として種々の数値を挙げているが、いずれも、ここに挙げた数値のみに本発明を限定することを意図したものでなく、目的に応じて自由に選択することが可能である。 この実施形態では、トレンチ内部にシリコン酸化膜を堆積しているが、例えば、シリコン窒化膜、シリコン酸窒化膜などその他の絶縁膜を用いることも可能である。また、ここでは、導電材としてCuを用いているが、この他、例えば、Ni、Ti、W、Co、Ta、Alもしくはその合金などを用いることも可能である。
[第6実施形態]
図11は、本発明の第6実施形態の半導体チップの構造を示す断面図である。ここで1〜10は図1と同一である。11は石英基板、12はエポキシ樹脂である。図11において、半導体チップは、単結晶シリコン層2上に石英基板11がエポキシ樹脂12によって貼り付けられた構造で、多孔質シリコン層1と単結晶シリコン層2を厚さ方向に貫通し、多孔質シリコン層1の表面より突き出した貫通電極3を有している。
図11は、本発明の第6実施形態の半導体チップの構造を示す断面図である。ここで1〜10は図1と同一である。11は石英基板、12はエポキシ樹脂である。図11において、半導体チップは、単結晶シリコン層2上に石英基板11がエポキシ樹脂12によって貼り付けられた構造で、多孔質シリコン層1と単結晶シリコン層2を厚さ方向に貫通し、多孔質シリコン層1の表面より突き出した貫通電極3を有している。
単結晶シリコン層2上には半導体素子(図示せず)が形成されており、配線4を通じて半導体素子と貫通電極3とは電気的に接続されている。また、貫通電極3は、シリコン酸化膜5と酸化多孔質シリコン層6により単結晶シリコン層2と電気的に絶縁されている。
図12は、本発明による半導体チップの第6の実施例による製造方法を示す工程図である。ここで1〜10は図1と同一であり、11は石英基板、12はエポキシ樹脂である。
図12に示す製造方法は、以下の通りである。まず、図12(a)に示す工程において、シリコン基板7の表面を陽極化成することによってシリコン基板7の表面に第1の多孔質シリコン層1を形成する。次いで、図12(b)に示す工程において、再び度陽極化成を行なって、第1の多孔質シリコン層1の下側に、より孔密度の大きい第2の多孔質シリコン層8を形成する。
次いで、図12(c)に示す工程において、第1の多孔質シリコン層1の上にエピタキシャル成長法によって単結晶シリコン層2を形成する。次いで、図2(d)に示す工程において、単結晶シリコン層2の上にフォトレジストによってマスクパターン(図示せず)を形成し、このマスクパターンの開口部を通じて、単結晶シリコン層2より第1の多孔質シリコン層1を経て第2の多孔質シリコン層8へ達するまでエッチングを行なって、トレンチを形成する。
次いで、図12(e)に示す工程において、マスクパターンを剥離した後に、熱酸化を行なって、単結晶シリコン層2の上及びトレンチ内壁にシリコン酸化膜5を形成しつつ、トレンチを中心として第1の多孔質シリコン層1の一部を第1の酸化多孔質シリコン層6に変化させるとともに第2の多孔質シリコン層8の一部を第2の酸化多孔質シリコン層9に変化させる。
次いで、図12(f)に示す工程において、単結晶シリコン層2に半導体素子(図示せず)を作製する。このとき半導体素子同士を接続する配線4は、単結晶シリコン層2上に形成される。
次いで、図12(g)に示す工程において、半導体素子上及びトレンチ内に導電材10を形成し、図12(h)に示す工程において、導電材10をパターニングする。次いで、図12(i)に示す工程において、石英基板11をエポキシ樹脂12で単結晶シリコン層2に接着する。
次いで、図12(j)に示す工程において、第1の多孔質シリコン層1と第2の多孔質シリコン層9との界面よりシリコン基板7を剥離する。これにより、単結晶シリコン層2を貫通して第1の多孔質シリコン層1の表面から突き出している貫通電極3を形成する。この貫通電極3は、配線4を通じて半導体素子と電気的に接続されており、シリコン酸化膜5及び第1の酸化多孔質シリコン層6によって単結晶シリコン層2と電気的に絶縁されている。
図12に示す製造方法では、第1実施形態とほぼ同様の条件で貫通電極を有する半導体チップを作成することができる。この実施形態が第1実施形態と相違する点は、半導体チップの強度保持を目的として貼り付けた支持基板の剥離を行なわず、支持基板をそのまま利用している点である。ここでは、支持基板として石英基板を用いているが、例えば、ガラス基板やシリコンウエハなどを用いることも可能である。このように、貼り付けた支持基板をそのまま利用する半導体チップの応用例としては、例えば、CCDやCMOSセンサチップなどに表面保護用ガラスを貼り付けたイメージング半導体素子や、TFT基板などに石英基板を貼り付けた液晶表示半導体素子などがある。
このような製造方法によれば、実装工程の一部をウエハプロセス工程に組み込むことで工程簡略化とそれによるコストダウンを実現することができる。その他、この実施形態によれば、第1実施形態と同様の効果を得ることができる。
第2〜第5実施形態に示す半導体チップについても、この実施形態と同様に、貼り付けた支持基板をそのまま利用する製造方法に応用することが可能である。
[第7実施形態]
図13は、本発明に係る半導体装置の一実施形態を示す断面図である。ここで、1〜5は図1と同一であり、13はACP、14はプリント基板、15は半田ボールである。図13では、FCBGA(Flip−chip Ball Grid Array)プリント基板上に第1実施で製造されうる半導体チップを3個積層して、各チップ間をACPで接着・固定し、貫通電極を通して各チップ及びプリント基板が電気的に接続された構成をとっている。半導体チップを平面上に配置した場合、通常は1チップ増加するごとに数mm角オーダーで実装サイズが大きくなるが、この実施形態のような積層配置の場合、実装サイズの増加を1チップあたりでチップの厚さ分すなわち1mm以下程度に抑えることが可能となる。
図13は、本発明に係る半導体装置の一実施形態を示す断面図である。ここで、1〜5は図1と同一であり、13はACP、14はプリント基板、15は半田ボールである。図13では、FCBGA(Flip−chip Ball Grid Array)プリント基板上に第1実施で製造されうる半導体チップを3個積層して、各チップ間をACPで接着・固定し、貫通電極を通して各チップ及びプリント基板が電気的に接続された構成をとっている。半導体チップを平面上に配置した場合、通常は1チップ増加するごとに数mm角オーダーで実装サイズが大きくなるが、この実施形態のような積層配置の場合、実装サイズの増加を1チップあたりでチップの厚さ分すなわち1mm以下程度に抑えることが可能となる。
この実施形態では、積層されたチップの用途を限定していないが、このような積層チップは、以下に示すように種々の用途に応用でき、積層されるチップ数やサイズなどは特に限定されない。適用例としては、例えば、デジタルカメラなどの撮像モジュール(上からCMOSセンサ・タイミングジェネレータ・ADコンバータを順に積層)、携帯電話の表示モジュール(上から液晶ディスプレイパネル・ドライバ・コントローラ・グレースケールICなどの画像処理回路を順に積層)、異なる種類のメモリ(フラッシュとSRAMなど)の積層、メモリとASICの積層、アナログICとデジタルICの混載、演算処理回路とパワーICの積層などさまざまである。いずれの場合も、モジュールの小型化、高集積化による高機能化などを達成することができる。
この実施形態の半導体装置は、第1〜第6実施形態に示す製造方法で製造されうる半導体チップを積層して作製することができる。特に、第6実施形態に示す方法を応用して、シリコン基板の剥離工程前に半導体チップを支持基板として貼り付けることで、効率的にチップを積層することが可能である。
[有用性]
本発明の好適な実施形態によれば、例えば、数μmオーダの極薄半導体チップを容易に作成することができる。これは、チップを収めたパッケージを大幅に小型・軽量化することを可能にする。
本発明の好適な実施形態によれば、例えば、数μmオーダの極薄半導体チップを容易に作成することができる。これは、チップを収めたパッケージを大幅に小型・軽量化することを可能にする。
また、本発明の好適な実施形態によれば、基板に形成されるトレンチの深さを浅くすることができるため、エッチング時間を短縮することができ、基板へのエッチングダメージを低く抑えることができる。これは、半導体素子の歩留を低下させることなく貫通電極プロセスを実施することを可能にする。
また、本発明の好適な実施形態によれば、半導体層の厚さの面内均一性が良好であり、ダイシング後のチップについて面内分布が均一であるだけでなく、チップ間での膜厚差が小さくなるため、チップを積層した際の全体での総厚ばらつきを小さく抑えることができる。
また、本発明の好適な実施形態によれば、パッケージをモジュール化する際の工程を簡略化することができる。例えば、撮像半導体素子を最上段に組み込んだチップ積層パッケージをカメラモジュールに取り付けた場合、レンズから撮像半導体素子までの光学的距離をモジュール間で再現性良く実装することができ、カメラモジュールへの取り付け時又は取り付け後の細かな微調整作業が不要となる。
また、本発明の好適な実施形態によれば、貫通電極とバンプを一体形成することができるため、工程簡略化による低TAT化・プロセスコストの低減化を実現することができる。
本発明に係る半導体チップ或いは半導体装置は、例えば、携帯電話、デジタルカメラ、ロボット等のような小型・高密度実装技術を必要とする半導体機器に適用すると好適である。
本発明に係る半導体チップ或いは半導体装置は、例えば、携帯電話、デジタルカメラ、ロボット等のような小型・高密度実装技術を必要とする半導体機器に適用すると好適である。
1:(第1の)多孔質シリコン層
2:単結晶シリコン層
3:貫通電極
4:配線
5:シリコン酸化膜
6:(第1の)酸化多孔質シリコン層
7:シリコン基板
8:第2の多孔質シリコン層
9:第2の酸化多孔質シリコン層
10:導電材
11:石英基板
12:エポキシ樹脂
13:ACP
14:プリント基板
15:半田ボール
2:単結晶シリコン層
3:貫通電極
4:配線
5:シリコン酸化膜
6:(第1の)酸化多孔質シリコン層
7:シリコン基板
8:第2の多孔質シリコン層
9:第2の酸化多孔質シリコン層
10:導電材
11:石英基板
12:エポキシ樹脂
13:ACP
14:プリント基板
15:半田ボール
Claims (9)
- 半導体チップを含む半導体装置であって、
前記半導体チップが、
多孔質半導体層と、
前記多孔質半導体層に積層された非多孔質半導体層と、
前記多孔質半導体層及び前記非多孔質半導体層を貫通する電極と、
を含み、前記多孔質半導体層及び前記非多孔質半導体層と前記電極とが絶縁されていることを特徴とする半導体装置。 - 前記電極が前記多孔質半導体層から突き出ていることを特徴とする請求項1に記載の半導体装置。
- 複数の前記半導体チップが積層されていることを特徴とする請求項1に記載の半導体装置。
- 半導体チップを含む半導体装置の製造方法であって、
半導体チップを製造するチップ製造工程を含み、
前記チップ製造工程が、
半導体基板上に多孔質半導体層を形成する工程と、
前記多孔質半導体層上に非多孔質半導体層を形成する工程と、
少なくとも前記非多孔質半導体層を貫通するトレンチを形成する工程と、
前記トレンチの内壁に絶縁層を形成する工程と、
前記トレンチを導電性材料で充填する工程と、
前記多孔質半導体層を利用して前記半導体基板を除去する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記チップ製造工程が、前記非多孔質半導体層に半導体素子を形成する工程を更に含むことを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記多孔質半導体層は、少なくとも第1、第2の多孔質層を含み、前記半導体基板を除去する工程では、前記第1の多孔質層と前記第2の多孔質層とを分離することによって前記半導体基板を除去することを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記半導体基板は、第1及び第2面を有し、前記多孔質半導体層は、前記第1面に形成され、
前記チップ製造工程が、前記半導体基板を除去する工程の前に、前記半導体基板の前記第1面側に支持基板を結合させる工程を更に含む、
ことを特徴とする請求項4に記載の半導体装置の製造方法。 - 前記半導体基板を除去する工程が、前記多孔質半導体層に流体を作用させる工程を含むことを特徴とする請求項4に記載の半導体装置の製造方法。
- 前記チップ製造工程を経て製造される複数の半導体チップを積層する工程を更に含むことを特徴とする請求項4に記載の半導体製造方法。
Priority Applications (1)
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