JP2009076882A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【解決手段】LSIなどの集積回路が形成された半導体基板をCMP等により研磨し、半導体基板中に脆化層を形成して半導体基板の一部を分離することにより半導体基板を薄膜化して、従来にない薄さのLSIチップなどの半導体チップを得る。また、このような薄型化したLSIチップを積層し、半導体基板を貫通する配線によって電気的に接続することで、集積密度が向上した三次元半導体集積回路を得る。
【選択図】図5
Description
本実施の形態では、素子形成層及び埋込配線が設けられた半導体基板を薄膜化した後に、当該半導体基板の一部を分離した構造を有するLSIチップなどの半導体チップに関して図面を参照して説明する。具体的には、素子形成層及び埋込配線が設けられた半導体基板を薄膜化した後に、当該半導体基板の一部を分離することにより埋込配線が露出した構造を有するLSIチップなどの半導体チップ及びその作製方法に関して説明する。
本実施の形態では、上記実施の形態1で示したLSIチップが積層された積層型LSIチップを有する半導体装置に関して図面を参照して説明する。
本実施の形態では、異なるLSIチップ間の埋込配線の接続方法に関して図面を参照して説明する。具体的には、めっき処理を用いて埋込配線同士を電気的に接続する場合について示す。
本実施の形態では、埋込配線が設けられたLSIチップを有する半導体装置に関して図面を参照して説明する。具体的には、配線が設けられた基板にLSIチップの埋込配線を電気的に接続して設ける場合に関して示す。
本実施の形態では、積層型LSIチップを有する半導体装置に関して上記実施の形態と異なる構成について図面を参照して説明する。具体的には、LSIチップを積層させた後に埋込配線を設ける場合に関して説明する。
101 素子形成層
101a 第1の素子形成層
101b 第2の素子形成層
102 埋込配線
102a 第1の埋込配線
102b 第2の埋込配線
103a トランジスタ
103b トランジスタ
105 脆化層
107 イオン
110 支持基板
111 開口部
112 開口部
120 半導体基板
120a 半導体基板
120b 半導体基板
124 ギャップ
125 スペーサ
126 導電性材料
127 導電膜
130 LSIチップ
130a LSIチップ
130b LSIチップ
130c LSIチップ
130d LSIチップ
150 基板
151 接続端子
152 配線
1011 第1の素子形成層
1012 第2の素子形成層
1013 第3の素子形成層
1014 第4の素子形成層
1015 第5の素子形成層
1018 第(n−1)の素子形成層
1019 第nの素子形成層
1021 第1の埋込配線
1022 第2の埋込配線
1023 第3の埋込配線
1028 第(n−1)の埋込配線
1029 第nの埋込配線
1032 埋込配線
1033 埋込配線
1034 埋込配線
1042 埋込配線
1052 埋込配線
2124 ギャップ
2125 スペーサ
2126 導電性材料
2127 導電膜
Claims (20)
- 表面に第1の素子形成層が設けられ、且つ前記第1の素子形成層と電気的に接続された第1の配線が埋め込まれた第1の半導体基板の裏面側からイオンを照射して、前記第1の半導体基板の表面から所定の深さの領域に脆化層を形成し、
前記脆化層に沿って前記第1の半導体基板の一部を分離することによって、前記第1の素子形成層及び前記第1の配線を有する第1の半導体基板を形成するとともに、前記第1の配線の一部を露出させ、
前記第1の素子形成層及び前記第1の配線を有する前記第1の半導体基板と、第2の素子形成層及び前記第2の素子形成層と電気的に接続された第2の配線が設けられた第2の半導体基板とを、前記第1の配線及び前記第2の配線を挟んで積層し、
前記第1の配線の一部と前記第2の配線とを接着する導電性材料によって、前記第1の素子形成層と前記第2の素子形成層とを電気的に接続することを特徴とする半導体装置の製造方法。 - 請求項1において、
前記導電性材料を、銀ペースト、銅ペースト又ははんだを用いて形成することを特徴とする半導体装置の製造方法。 - 表面に第1の素子形成層が設けられ、且つ前記第1の素子形成層と電気的に接続された第1の配線が埋め込まれた第1の半導体基板の裏面側からイオンを照射して、前記第1の半導体基板の表面から所定の深さの領域に脆化層を形成し、
前記脆化層に沿って前記第1の半導体基板の一部を分離することによって、前記第1の素子形成層及び前記第1の配線を有する第1の半導体基板を形成するとともに、前記第1の配線の一部を露出させ、
前記第1の素子形成層及び前記第1の配線を有する第1の半導体基板と、第2の素子形成層及び前記第2の素子形成層と電気的に接続された第2の配線を有する第2の半導体基板とを、前記第1の配線及び前記第2の配線を挟んで積層し、
めっき処理により前記第1の配線の一部と前記第2の配線との間に導電膜を形成することによって、前記第1の素子形成層と前記第2の素子形成層とを電気的に接続することを特徴とする半導体装置の製造方法。 - 請求項3において、
前記めっき処理を、銅、ニッケル、金、又は白金を用いて行うことを特徴とする半導体装置の製造方法。 - 表面に第1の素子形成層が設けられ、且つ前記第1の素子形成層と電気的に接続された第1の配線が埋め込まれた第1の半導体基板の裏面側からイオンを照射して、前記第1の半導体基板の表面から所定の深さの領域に第1の脆化層を形成し、
前記第1の脆化層に沿って前記第1の半導体基板の一部を分離することによって、前記第1の素子形成層及び前記第1の配線を有する第1の半導体基板を形成するとともに、前記第1の配線の一部を露出させ、
前記第1の素子形成層及び前記第1の配線を有する第1の半導体基板と、表面に設けられた第2の素子形成層及び前記第2の素子形成層と電気的に接続された第2の配線を有する第2の半導体基板とを、前記第2の素子形成層を挟んで積層し、
前記第1の配線の一部と前記第2の配線とを電気的に接続することによって、前記第1の素子形成層と前記第2の素子形成層とを電気的に接続し、
前記第2の半導体基板の裏面側からイオンを照射して、前記第2の半導体基板の表面から所定の深さの領域に第2の脆化層を形成し、
前記第2の脆化層に沿って前記第2の半導体基板の一部を分離することを特徴とする半導体装置の製造方法。 - 請求項5において、
前記第2の配線に設けられた凹部に前記第1の配線の一部をはめ込むことによって、前記第1の配線の一部と前記第2の配線を電気的に接続することを特徴とする半導体装置の製造方法。 - 請求項5において、
前記第2の配線に設けられた凸部を前記第1の配線の一部に突き刺すことによって、前記第1の配線の一部と前記第2の配線を電気的に接続することを特徴とする半導体装置の製造方法。 - 請求項5乃至請求項7のいずれか一項において、
100℃以上400℃以下の熱処理を行うことによって、前記第1の配線の一部と前記第2の配線を電気的に接続することを特徴とする半導体装置の製造方法。 - 表面に第1の素子形成層が設けられ、且つ前記第1の素子形成層と電気的に接続された第1の配線が埋め込まれた第1の半導体基板の裏面側からイオンを照射して、前記第1の半導体基板の表面から所定の深さの領域に第1の脆化層を形成し、
前記第1の脆化層に沿って前記第1の半導体基板の一部を分離することによって、前記第1の素子形成層及び前記第1の配線を有する第1の半導体基板を形成するとともに、前記第1の配線の一部を露出させ、
表面に設けられた第2の素子形成層及び前記第2の素子形成層を貫通する第2の配線を有する第2の半導体基板の裏面側からイオンを照射して、前記第2の半導体基板の表面から所定の深さの領域に第2の脆化層を形成し、
前記第2の脆化層に沿って前記第2の半導体基板の一部を分離することによって、前記第2の素子形成層及び前記第2の配線を有する第2の半導体基板を形成するとともに、前記第2の配線の一部を露出させ、
前記第1の半導体基板と前記第2の半導体基板とを、前記第1の配線の一部及び前記第2の配線の一部を挟んで積層し、
前記第1の配線の一部と前記第2の配線の一部とを電気的に接続することを特徴とする半導体装置の製造方法。 - 請求項9において、
100℃以上400℃以下の熱処理を行うことによって、前記第1の配線の一部と前記第2の配線の一部とを電気的に接続することを特徴とする半導体装置の製造方法。 - 表面に第1の素子形成層が設けられた第1の半導体基板の裏面側からイオンを照射して、前記第1の半導体基板の表面から所定の深さの領域に脆化層を形成し、
前記脆化層に沿って前記第1の半導体基板の一部を分離することによって、前記第1の素子形成層が設けられた第1の半導体基板を形成し、
前記第1の素子形成層が設けられた第1の半導体基板と第2の素子形成層が設けられた第2の半導体基板とを、前記第2の素子形成層を挟んで積層し、
前記第1の素子形成層、前記第1の半導体基板及び前記第2の素子形成層に開口部を形成し、
前記開口部に配線を形成することによって、前記第1の素子形成層と前記第2の素子形成層とを電気的に接続することを特徴とする半導体装置の製造方法。 - 表面に第1の素子形成層が設けられた第1の半導体基板の裏面側からイオンを照射して、前記第1の半導体基板の表面から所定の深さの領域に第1の脆化層を形成し、
前記第1の脆化層に沿って前記第1の半導体基板の一部を分離することによって、前記第1の素子形成層が設けられた第1の半導体基板を形成し、
表面に第2の素子形成層が設けられた第2の半導体基板の裏面側からイオンを照射して、前記第2の半導体基板の表面から所定の深さの領域に第2の脆化層を形成し、
前記第2の脆化層に沿って前記第2の半導体基板の一部を分離することによって、前記第2の素子形成層が設けられた前記第2の半導体基板を形成し、
前記第1の素子形成層が設けられた前記第1の半導体基板と第2の素子形成層が設けられた前記第2の半導体基板とを、前記第2の素子形成層を挟んで積層し、
前記第1の素子形成層が設けられた前記第1の半導体基板、前記第2の素子形成層及び前記第2の素子形成層が設けられた前記第2の半導体基板に開口部を形成し、
前記開口部に配線を形成することによって、前記第1の素子形成層と前記第2の素子形成層とを電気的に接続することを特徴とする半導体装置の製造方法。 - 請求項1乃至請求項12のいずれか一項において、
前記イオンは、水素イオン、ハロゲンイオン又は希ガスイオンであることを特徴とする半導体装置の製造方法。 - 請求項1乃至請求項12のいずれか一項において、
前記イオンは、H+イオン、H2 +イオン及びH3 +イオンを含み、
前記H3 +イオンの割合は、前記H+イオン及び前記H2 +イオンの割合よりも高いことを特徴とする半導体装置の製造方法。 - 請求項1乃至請求項14のいずれか一項において、
前記第1の半導体基板にイオンを照射する前に、前記第1の半導体基板の裏面側から研削処理、研磨処理又はCMP処理を行うことを特徴とする半導体装置の製造方法。 - 表面に第1の素子形成層が設けられた第1の半導体基板と、
前記第1の素子形成層と電気的に接続し、前記第1の半導体基板を貫通する第1の配線と、
表面に第2の素子形成層が設けられた第2の半導体基板と、
前記第2の素子形成層を貫通する第2の配線と、
前記第1の配線と前記第2の配線とを接着する導電性材料と、を有することを特徴とする半導体装置。 - 請求項16において、
前記導電性材料は、銀ペースト、銅ペースト又ははんだを用いて設けられることを特徴とする半導体装置。 - 表面に第1の素子形成層が設けられた第1の半導体基板と、
前記第1の素子形成層と電気的に接続し、前記第1の半導体基板を貫通する第1の配線と、
表面に第2の素子形成層が設けられた第2の半導体基板と、
前記第2の素子形成層を貫通する第2の配線と、
めっき処理により前記第1の配線と前記第2の配線との間に設けられた導電膜と、を有することを特徴とする半導体装置。 - 請求項18において、
前記めっき処理は、銅、ニッケル、金、又は白金を用いて行われることを特徴とする半導体装置。 - 請求項16乃至請求項19のいずれか一項において、
前記第1の半導体基板の膜厚が、100nm以上500nm以下であることを特徴とする半導体装置。
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