JP6393036B2 - 半導体装置及びその製造方法 - Google Patents

Description

本発明は、半導体装置及びその製造方法に関する。

近年、半導体応用製品はスマートフォン等の各種モバイル機器用途等として小型化、薄型化、軽量化が急激に進んでいる。又、それに伴い、半導体応用製品に搭載される半導体装置にも小型化、高密度化が要求されている。そこで、その要求に応えるべく、例えば複数の半導体チップが形成された半導体基板（ウェハ）を、半導体基板（ウェハ）状態のまま接着層を介して複数個積層するウェハオンウェハ（以降、ＷＯＷという）構造の半導体装置の製造方法が提案されている。

ＷＯＷでは、例えば、半導体基板を１層積層するごとに貫通孔を形成し、貫通孔に金属を充填して貫通電極を形成し、下層の半導体基板と導通させる。そして、その後、更に半導体基板を積層し、同様の方法で下層の半導体基板と導通させる。これを繰り返すことにより、複数の半導体基板を積層する。

特開２００８−１５３４９９号公報

しかしながら、半導体基板を１層積層するごとに貫通孔を形成し、貫通孔に金属を充填して貫通電極を形成する工程は工数が多く、半導体装置の製造コストを上昇させる要因となる。

本発明は上記の点に鑑みてなされたもので、貫通電極を形成する工程を効率化して低コスト化を可能とする半導体装置の製造方法等を提供することを課題とする。

本半導体装置の製造方法は、複数の半導体チップが形成された半導体基板を複数枚積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、半導体チップが積層された部分を個片化する半導体装置の製造方法であって、複数の半導体チップを有する半導体基板であって土台となる土台基板と、複数の半導体チップを有する半導体基板であって前記土台基板上に順次積層される複数の積層基板と、を準備する工程と、各々の前記積層基板の背面側を薄化する工程と、薄化された各々の前記積層基板の背面に絶縁層を形成する工程と、薄化された各々の前記積層基板に、各々の前記絶縁層及び前記積層基板を貫通するビアホールを形成する工程と、前記土台基板の主面に、ビアホールが形成された各々の前記積層基板を、各々の前記積層基板の主面を前記土台基板の主面と同一方向に向けて、接着層を介して順次積層する工程と、各々の前記積層基板のビアホール内に存在する各々の前記接着層を除去し、各々の前記積層基板のビアホールを連通させる工程と、を有し、前記ビアホールを連通させる工程では、各々の前記積層基板のビアホール内に存在する各々の前記接着層を異方性エッチングで除去して各々の前記積層基板のビアホールを連通させ、連通したビアホールの内壁に露出する各々の前記接着層をＣＤＥ、低バイアスＣＣＰ−ＲＩＥ、アッシングの何れかの等方性エッチングで除去し、連通したビアホールから各々の前記接着層内に延在して各々の半導体基板の電極パッドの表面を環状に露出する空間部を形成することを要件とする。

開示の技術によれば、貫通電極を形成する工程を効率化して低コスト化を可能とする半導体装置の製造方法等を提供できる。

本実施の形態に係る半導体装置を例示する断面図である。 本実施の形態に係る半導体装置の製造工程を例示する図（その１）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その２）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その３）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その４）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その５）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その６）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その７）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その８）である。 本実施の形態に係る半導体装置の製造工程を例示する図（その９）である。

以下、図面を参照して発明を実施するための形態について説明する。なお、各図面において、同一構成部分には同一符号を付し、重複した説明を省略する場合がある。

［本実施の形態に係る半導体装置の構造］
まず、本実施の形態に係る半導体装置の構造について説明する。図１は、本実施の形態に係る半導体装置を例示する断面図であり、図１（ａ）は半導体装置全体の断面を示し、図１（ｂ）は貫通電極周辺部のみの断面を示す。図１を参照するに、本実施の形態に係る半導体装置１０は、複数の半導体チップ１１０が接着層１６を介して主面を同一方向に向けて積層され、異なる層の半導体チップ１１０同士が貫通電極１７により信号伝達可能に接続された構造を有する。

各々の半導体チップ１１０は、基板本体１２と、半導体集積回路１３と、電極パッド１５と、絶縁層１９とを有する。但し、絶縁層１９は付加的な構成要素であり、必須の構成要素ではない。基板本体１２は、例えばシリコン等から構成されている。半導体集積回路１３は、例えばシリコン等に拡散層（図示せず）、絶縁層（図示せず）、ビアホール（図示せず）、及び配線層（図示せず）等が形成されたものであり、基板本体１２の一方の面側に設けられている。

なお、半導体チップ１１０等において、半導体集積回路１３が設けられている側の面を主面と称する場合がある。又、主面の反対側の面を背面と称する場合がある。又、平面視とは対象物を半導体チップ１１０等の主面の法線方向から視ることを指し、平面形状とは対象物を半導体チップ１１０等の主面の法線方向から視た形状を指すものとする。

電極パッド１５は、絶縁層（図示せず）を介して半導体集積回路１３上に設けられている。電極パッド１５は、半導体集積回路１３に設けられた配線層（図示せず）と電気的に接続されている。電極パッド１５は、例えば平面形状が矩形であり、中央部近傍には例えば平面形状が円形の貫通孔が設けられている。

電極パッド１５としては、例えばＴｉ層上にＡｕ層を積層した積層体等を用いることができる。電極パッド１５として、Ｎｉ層上にＡｕ層を積層した積層体、Ｎｉ層上にＰｄ層及びＡｕ層を順次積層した積層体、Ｎｉの代わりにＣｏ、Ｔａ、Ｔｉ、ＴｉＮ等の高融点金属からなる層を用い、同層上にＣｕ層或いはＡｌ層を積層した積層体或いはダマシン構造状の配線等を用いても構わない。

絶縁層１９は、基板本体１２の背面側に形成されたバリア層である。絶縁層１９は、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等から構成することができる。絶縁層１９の厚さは、例えば０．１μｍ〜２．０μｍ程度とすることができる。基板本体１２の背面側に絶縁層１９を形成することにより、半導体チップ１１０が背面側から金属不純物により汚染されるおそれを低減できる。

上下に隣接する半導体チップ１１０は絶縁層である接着層１６を介して接合されている。接着層１６の材料としては、例えば主たる組成がベンゾシクロブテンである熱硬化性の絶縁性樹脂（例えば、ジビニルシロキサンベンゾシクロブテン：ＤＶＳ−ＢＣＢ）を用いることができる。又、接着層１６の材料として、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂、及びシリカ等の固形微粉末を添加した絶縁性複合材料等を用いても構わない。接着層１６の厚さは、例えば、５０μｍ程度とすることができる。

各々の半導体チップ１１０の電極パッド１５同士はＣｕ等からなる貫通電極１７を介して電気的に接続されている。貫通電極１７は、土台となる半導体チップ１１０に積層された各半導体チップ１１０を貫通するビアホール１８（貫通孔）内に一体に形成されたものである。なお、ビアホール１８の壁面（側壁）には、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等から構成された絶縁膜５１が形成されている。

貫通電極１７は、絶縁膜５１内を充填する中心部１７ａと、中心部１７ａから各絶縁層１４上を通って各接着層１６内に延在し各電極パッド１５上に環状に張り出した鍔状部１７ｂとを有している。中心部１７ａは、例えば円柱状で有り、端面の直径（＝絶縁膜５１内を充填する部分の直径）は、例えば１μｍ〜３０μｍ程度とすることができる。

鍔状部１７ｂの平面形状は、例えば円環状であり、中心部１７ａの端面と鍔状部１７ｂの端面とを合わせた部分の直径は、中心部１７ａの端面の直径に接着層１６の厚さ分を加えた程度とされている。貫通電極１７が鍔状部１７ｂを有することにより、貫通電極１７と電極パッド１５とが接触する部分の面積を大きくできるため、確実な接触を可能にすると共に、接触部分の抵抗値を低減できる。

［本実施の形態に係る半導体装置の製造工程］
次に、本実施の形態に係る半導体装置の製造工程について説明をする。図２Ａ〜図２Ｉは、本実施の形態に係る半導体装置の製造工程を例示する図である。

まず、図２Ａ（ａ）に示す工程では、複数の半導体チップ１１０が形成された薄化されていない半導体基板１１（ウェハ）を準備する。図２Ａ（ａ）に示す工程で準備する半導体基板１１は、複数の半導体チップを有する半導体基板であって積層体（半導体装置１０）において土台基板上に積層される積層基板となる。半導体基板１１は、例えば円形であり、その直径は、例えば６インチ（約１５０ｍｍ）、８インチ（約２００ｍｍ）、１２インチ（約３００ｍｍ）等である。半導体基板１１の厚さは、例えば０．６２５ｍｍ（６インチの場合）、０．７２５ｍｍ（８インチの場合）、０．７７５ｍｍ（１２インチの場合）等である。半導体基板１１は、基板本体１２と、半導体集積回路１３と、電極パッド１５とを有する。

Ｃは、ダイシングブレード等が半導体基板１１を切断して個片化する位置（以下、「切断位置Ｃ」とする）を示している。すなわち、切断位置Ｃにより分離された各領域は、最終的に個片化されて１つの半導体チップ１１０（図１参照）となるチップ領域である。なお、切断位置Ｃの近傍はスクライブ領域となる。

次に、図２Ａ（ｂ）に示す工程では、支持体５１０を準備し、支持体５１０の一方の面に接着層５２０を形成する。そして、図２Ａ（ａ）に示す半導体基板１１の外縁部の不要部分をグラインダー等を用いて除去して上下反転させ、支持体５１０の一方の面に接着層５２０を介してフェイスダウン状態で接合（仮固定）する。

支持体５１０としては、アライメント時に光が透過する基板を用いることが好ましく、例えば石英ガラスの基板等を用いることができる。接着層５２０としては、例えば後述する図２Ｄ（ｂ）に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いることができる。接着層５２０は、例えばスピンコート法により支持体５１０の一方の面に形成できる。接着層５２０は、スピンコート法の代わりに、フィルム状の接着剤を貼り付ける方法等を用いて支持体５１０の一方の面に形成しても構わない。

次に、図２Ｂ（ａ）に示す工程では、半導体基板１１の背面側の基板本体１２の一部をグラインダー等で研削して半導体基板１１を薄化し、薄化した半導体基板１１の背面に絶縁層１９を形成する。絶縁層１９は、例えばプラズマＣＶＤ法等により形成できる。絶縁層１９の材料としては、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等を用いることができる。絶縁層１９の厚さは、例えば０．１μｍ〜２．０μｍ程度とすることができる。

薄化後の半導体基板１１の厚さは、例えば２μｍ〜１００μｍ程度とすることができるが、５０μｍ以下であることが好ましく、３μｍ〜１０μｍ程度とすることが更に好ましい。基板体積を小さくすると貫通電極（ＴＳＶ）の加工時間が大幅に短縮され、薄化でアスペクト比が緩和され埋め込み性やカバレッジが改善されるからである。なお、半導体集積回路１３を残存させておけば、基板本体１２を全て研削して除去してもよい。

次に、図２Ｂ（ｂ）に示す工程では、薄化され、背面に絶縁層１９が形成された半導体基板１１にビアホール１８を形成する。図２Ｂ（ｂ）に示す工程の詳細を図２Ｃを用いて説明する。なお、説明の便宜上、図２Ｃでは、図２Ｂ（ｂ）に示す構造体の一部分（電極パッド１５近傍）のみを拡大して示す。

まず、図２Ｃ（ａ）に示す工程では、半導体基板１１の主面を覆うように感光性のレジスト膜５３０を形成し、レジスト膜５３０を露光し、次いで露光処理されたレジスト膜５３０を現像することで、レジスト膜５３０に開口部５３０ｘを形成する。レジスト膜５３０は、例えば液状レジストを半導体基板１１の主面に塗布することにより形成する。レジスト膜５３０の厚さは、例えば１０μｍ程度とすることができる。なお、１４は、図２Ａ（ａ）〜図２Ｂ（ｂ）では図示が省略されていた絶縁層（バリア層）である。絶縁層１４は、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等から構成されている。絶縁層１４の厚さは、例えば０．１μｍ〜２．０μｍ程度とすることができる。

次に、図２Ｃ（ｂ）に示す工程では、レジスト膜５３０をマスクとして開口部５３０ｘ内に露出する所定の部位を例えばドライエッチング等により除去し、半導体基板１１の絶縁層１４の表面を露出するビアホール１８を形成する。その後、レジスト膜５３０を除去する。なお、電極パッド１５は、例えば平面形状が矩形であり、中央部近傍には例えば平面形状が円形の貫通孔が設けられている。

ビアホール１８は、例えば平面形状が円形であり、その直径は、例えば１μｍ〜３０μｍ程度とすることができる。但し、ビアホール１８の直径は、アスペクト比（深さと直径との比）が０．５以上５以下となるような値とすることが好ましい。アスペクト比が０．５以上５以下となるような値とすることにより、ビアホール１８を形成する際のエッチングの加工速度（スループット）の向上や、ビアホール１８への後述する金属層の埋め込みやすさの向上等を実現できるからである。

次に、図２Ｃ（ｃ）に示す工程では、ビアホール１８内及び半導体基板１１上に絶縁膜５１を連続的に形成する。絶縁膜５１は、例えばプラズマＣＶＤ法等により形成できる。絶縁膜５１の材料としては、例えばＳｉ_３Ｎ_４、ＳｉＯ_２、ＳｉＯＮ等を用いることができる。絶縁膜５１の厚さは、例えば０．１μｍ〜２．０μｍ程度とすることができる。

次に、図２Ｃ（ｄ）に示す工程では、ビアホール１８の壁面（側壁）を除く部分の絶縁膜５１を除去し、更にビアホール１８の底部に露出する絶縁層１４を除去する。絶縁膜５１及び絶縁層１４の除去は、例えばＲＩＥ（Reactive Ion Etching）により行うことができる。この工程は、フォトマスクを使用せずに絶縁膜５１の所定部分のみを除去する工程であり、セルフアラインプロセスと称される。セルフアラインプロセスにより、ビアホール１８と半導体基板１１の電極パッド１５とを正確に位置決めできる。

なお、ビアホール１８を空洞とせず、図２Ｃ（ｄ）に示す工程の後、絶縁性樹脂を充填してもよい。この場合には、後述の図２Ｇ（ｂ）に示す工程で、接着層１６_１〜１６_４及び絶縁層２９と同時に、充填した絶縁性樹脂をエッチングにより除去する。絶縁性樹脂としては、例えば、主たる組成がエポキシ系樹脂、アクリル系樹脂、ポリイミド系樹脂である熱硬化性の絶縁性樹脂等を用いることができる。

次に、図２Ｄ（ａ）に示す工程では、図２Ａ（ａ）と同様の薄化されていない半導体基板１１を準備する。図２Ｄ（ａ）に示す工程で準備する半導体基板１１は、複数の半導体チップを有する半導体基板であって積層体において土台となる土台基板となる。そして、準備した半導体基板１１の主面に、半硬化状態の接着層１６を形成する。具体的には、例えばスピンコート法により半導体基板１１上に、例えば熱硬化性の絶縁性樹脂を塗布した後、或いは塗布後スキージ処理した後、所定の温度以上に加熱することで半硬化状態にし、半導体基板１１の主面に半硬化状態の接着層１６を形成する。なお、接着層１６は、スピンコート法の代わりに気相成長法を用いて形成しても構わないし、半硬化状態のフィルム状の熱硬化性の絶縁性樹脂を貼付する方法を用いて形成しても構わない。なお、接着層１６として好適な材料は前述の通りである。

次に、図２Ｄ（ｂ）に示す工程では、半導体基板１１_１（土台基板）の主面に、ビアホール１８_２が形成された半導体基板１１_２（積層基板）の背面を固着する。具体的には、図２Ｂ（ｂ）に示す構造体を上下反転させ、支持体５１０に仮接着された半導体基板１１_２を、土台となる半導体基板１１_１の主面に、接着層１６_１を介して、フェイスアップ状態で積層する。半導体基板１１_１と半導体基板１１_２との位置決めは、予め形成されたアライメントマークを基準にして周知の方法で行うことができる。アライメントの精度は、例えば２μｍ以下とすることができる。

そして、例えば２５０℃で加熱した状態で、図２Ｄ（ｂ）に示す構造体を支持体５１０の方向から半導体基板１１_１側に押圧し、半導体基板１１_２の背面と接着層１６_１とを圧着させる。これにより、接着層１６_１は硬化し、半導体基板１１_２の背面側は半導体基板１１_１の主面側に接合される。なお、加熱温度は３００℃以上としてもよいが、２００℃以下とすることが望ましい。３００℃のような高温を用いると熱膨張の違いにより応力が発生し、積層数を増やすに従い剥がれや半導体基板の割れの原因になるためである。

なお、図２Ｄ（ｂ）では（以降の図も同様）、各層の半導体基板１１を区別するため、便宜上、各層の半導体基板１１を半導体基板１１_ｎ（ｎは何層目に積層されるかを示す自然数）と表示している。例えば、半導体基板１１_１は土台となる１層目の半導体基板１１を示し、半導体基板１１_２は半導体基板１１_１上に積層される２層目の半導体基板１１を示す。基板本体１２、半導体集積回路１３、電極パッド１５、接着層１６、及び絶縁層１９についても同様である。

次に、図２Ｅ（ａ）に示す工程では、図２Ｄ（ｂ）に示す支持体５１０及び接着層５２０を除去する。前述のように、接着層５２０として、図２Ｄ（ｂ）に示す工程において加熱する温度で軟化する接着剤（２００℃程度又はそれ以下で軟化する接着剤）を用いると好適である。接着層１６_１を硬化させて半導体基板１１_１の主面側に半導体基板１１_２の背面側を接合した後、支持体５１０を容易に除去できるからである。なお、この場合、図２Ｄ（ｂ）に示す工程と図２Ｅ（ａ）に示す工程は一連の工程となる。

次に、図２Ｅ（ｂ）に示す工程では、接着層を介して更に半導体基板を積層する。具体的には、半導体基板１１_２の主面に接着層１６_２を形成した後、図２Ａ（ａ）〜図２Ｄ（ｂ）と同様にして、半導体基板１１_２上に半導体基板１１_３を積層する。更に、半導体基板１１_３の主面に接着層１６_３を形成した後、図２Ａ（ａ）〜図２Ｄ（ｂ）と同様にして、半導体基板１１_３上に半導体基板１１_４を積層する。以降、必要な数だけ半導体基板を積層する。そして、最上層の半導体基板（図２Ｅ（ｂ）では半導体基板１１_４）上に接着層１６_４及び絶縁層２９を積層する。

次に、図２Ｆ（ａ）に示す工程では、各半導体基板の電極パッドを、貫通電極１７を介して接続する。そして、図２Ｆ（ｂ）に示す工程で、半導体基板１１_１を薄化し、薄化された半導体基板１１_１の背面側に絶縁層１９を形成する。その後、ダイシングブレード等により切断位置Ｃで切断して個片化することで、図１に示す半導体装置１０が複数個作製される。

ここで、図２Ｅ（ｂ）に示す工程の後半から図２Ｆ（ｂ）に示す工程までの詳細を図２Ｇ〜図２Ｉを用いて説明する。なお、説明の便宜上、図２Ｇ〜図２Ｉでは、図２Ｅ（ｂ）等に示す構造体の一部分（電極パッド１５近傍）のみを拡大して示す。

まず、図２Ｇ（ａ）に示す工程では、半導体基板１１_４上に、ビアホール１８_４を塞ぐように接着層１６_４及び絶縁層２９を積層する。これにより、ビアホール１８_２上に接着層１６_２を介してビアホール１８_３が積層され、ビアホール１８_３上に接着層１６_３を介してビアホール１８_４が積層され、ビアホール１８_４上に接着層１６_４及び絶縁層２９が積層された構造となる。又、ビアホール１８_２の内壁（側壁）は絶縁膜５１_２で被覆され、ビアホール１８_３の内壁（側壁）は絶縁膜５１_３で被覆され、又、ビアホール１８_４の内壁（側壁）は絶縁膜５１_４で被覆されている。なお、例えば、接着層１６_４の材料や厚さ、形成方法等は接着層１６_１等と同様とすることができ、絶縁層２９の材料や厚さ、形成方法等は絶縁層１９と同様とすることができる。

次に、図２Ｇ（ｂ）に示す工程では、絶縁層２９を覆うように感光性のレジスト膜５５０を形成し、レジスト膜５５０を露光し、次いで露光処理されたレジスト膜５５０を現像することで、レジスト膜５５０に開口部５５０ｘを形成する。レジスト膜５５０は、例えば液状レジストを絶縁層２９上に塗布することにより形成する。レジスト膜５５０の厚さは、例えば１０μｍ程度とすることができる。

そして、レジスト膜５５０をマスクとして開口部５５０ｘ内に露出する接着層１６_１〜１６_４及び絶縁層２９を除去してビアホール１８_２〜１８_４を連通させ、半導体基板１１_１の絶縁層１４_１の表面を露出する１つのビアホール１８を形成する。接着層１６_１〜１６_４及び絶縁層２９は、例えば、異方性（垂直性）ドライエッチングにより除去することができる。但し、この段階では、まだ、各電極パッド（貫通孔が形成された各電極パッドの内縁部）は各接着層から露出していない。なお、異方性（垂直性）ドライエッチングの例としては、ＣＣＰ−ＲＩＥ（Capacitive Coupled - Reactive Ion Etching）やＩＣＰ−ＲＩＥ（Inductive Coupled Plasma- Reactive Ion Etching）等を挙げることができる。

次に、図２Ｈ（ａ）に示す工程では、ビアホール１８の内壁（側壁）に露出する接着層１６_１、１６_２、１６_３、及び１６_４の夫々の端部を等方性エッチングで除去し、ビアホール１８から接着層１６_１、１６_２、１６_３、及び１６_４内に夫々延在して電極パッド１５_１、１５_２、１５_３、及び１５_４の表面（貫通孔が形成された各電極パッドの内縁部）を環状に露出する空間部１６ｘ_１、１６ｘ_２、１６ｘ_３、及び１６ｘ_４を形成する。なお、等方性エッチングの例としては、ＣＤＥ（Chemical Dry Etching）、低バイアスＣＣＰ−ＲＩＥ、アッシング等を挙げることができる。

次に、図２Ｈ（ｂ）に示す工程では、ビアホール１８内、空間部１６ｘ_１、１６ｘ_２、１６ｘ_３、及び１６ｘ_４内、並びに、絶縁層２９上に金属層５３を形成する。具体的には、例えば、ビアホール１８内、空間部１６ｘ_１、１６ｘ_２、１６ｘ_３、及び１６ｘ_４内、並びに、絶縁層２９上に無電解めっき法、スパッタ法、ＣＶＤ法等を用いて給電層となる金属層（図示せず）を５００ｎｍ程度形成する。給電層となる金属層としては、例えばＴｉ層上にＣｕ層を積層した積層体等を用いることができる。給電層となる金属層として、例えばＴａ層上にＣｕ層を積層した積層体等を用いても構わない。なお、給電層となる金属層の下層にＴｉ／ＴｉＮ、Ｔａ等の金属を５０〜１００ｎｍ程度スパッタ法等により成膜し、バリア層を形成してもよい。次に、給電層となる金属層上に、例えば電解めっき法によりＣｕ等の金属を一度に充填し、金属層５３を形成する。

次に、図２Ｉ（ａ）に示す工程では、絶縁層２９及び接着層１６_４の表面より突出する部分の金属層５３をＣＭＰ等により除去し、ビアホール１８内に貫通電極１７を形成する。これにより、積層された各々の半導体基板を厚さ方向に貫通する、一体に形成されたビアホール１８を充填する貫通電極１７が形成される。なお、貫通電極１７は、各絶縁膜５１内を充填する中心部１７ａと、中心部１７ａから各絶縁層１４上を通って各接着層１６内に延在し各電極パッド１５上に環状に張り出した鍔状部１７ｂとを有している。

次に、図２Ｉ（ｂ）に示す工程では、半導体基板１１_１の背面側の基板本体１２_１の一部をグラインダー等で研削し、半導体基板１１_１を、積層された半導体基板１１_２〜半導体基板１１_４と同程度に薄化する。そして、図２Ｂ（ａ）に示す工程と同様にして、薄化された半導体基板１１_１の背面側に絶縁層１９_１を形成する。

このようにして、図２Ｇ〜図２Ｉに示す工程により貫通電極１７が形成され、半導体基板１１_１の電極パッド１５_１、半導体基板１１_２の電極パッド１５_２、半導体基板１１_３の電極パッド１５_３、及び半導体基板１１_４の電極パッド１５_４が貫通電極１７を介して接続される。

このように、本実施の形態では、予めビアホールを形成した積層基板を土台基板の主面上に接着層を介して複数積層し、積層後に各々のビアホール内に存在する各々の接着層を除去して各々のビアホールを連通させる。そして、連通したビアホール内に一度に金属を充填して貫通電極を形成し、土台基板の電極パッドと各積層基板の電極パッドとを接続する。

これにより、製造工程の簡略化が可能となり、製造される半導体装置の低コスト化を実現できる。すなわち、従来のように、半導体基板を１層積層するごとにビアホールを形成し、ビアホールに金属を充填して貫通電極を形成し、下層の半導体基板と導通させる工程を繰り返す必要がなくなる。そのため、貫通電極を形成する工程を効率化して、製造される半導体装置の低コスト化を実現できる。

又、貫通電極に、半導体チップを貫通する中心部と、中心部から各接着層内に延在して各半導体チップの電極パッドの表面と環状に接する鍔状部が形成される。鍔状部が形成されることにより貫通電極と電極パッドとが接触する部分の面積を大きくできるため、確実な接触を可能にすると共に、接触部分の抵抗値を低減できる。

以上、本発明の好ましい実施の形態について詳説したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。

例えば、上記実施の形態では、平面視円形の半導体基板（シリコンウェハ）を用いた場合を例にとり説明を行ったが、半導体基板は平面視円形に限定されず、例えば平面視長方形等のパネル状のものを用いても構わない。

又、半導体チップを有する半導体基板に代えて、半導体チップを有しない構造層を含む基板を一部に積層してもよい。

又、半導体基板の材料はシリコンに限定されず、例えばゲルマニウムやサファイア等を用いても構わない。

１０ 半導体装置
１１ 半導体基板（ウェハ）
１２ 基板本体
１３ 半導体集積回路
１４、１９、２９ 絶縁層
１５ 電極パッド
１６、５２０ 接着層
１６ｘ 空間部
１７ 貫通電極
１７ａ 中心部
１７ｂ 鍔状部
１８ ビアホール
５１ 絶縁膜
５３ 金属層
１１０ 半導体チップ
５１０ 支持体
５３０、５５０ レジスト膜
５３０ｘ、５５０ｘ 開口部

Claims (6)

1. 複数の半導体チップが形成された半導体基板を複数枚積層し、異なる層の半導体チップ同士を信号伝達可能に接続し、半導体チップが積層された部分を個片化する半導体装置の製造方法であって、
   複数の半導体チップを有する半導体基板であって土台となる土台基板と、複数の半導体チップを有する半導体基板であって前記土台基板上に順次積層される複数の積層基板と、を準備する工程と、
   各々の前記積層基板の背面側を薄化する工程と、
   薄化された各々の前記積層基板の背面に絶縁層を形成する工程と、
   薄化された各々の前記積層基板に、各々の前記絶縁層及び前記積層基板を貫通するビアホールを形成する工程と、
   前記土台基板の主面に、ビアホールが形成された各々の前記積層基板を、各々の前記積層基板の主面を前記土台基板の主面と同一方向に向けて、接着層を介して順次積層する工程と、
   各々の前記積層基板のビアホール内に存在する各々の前記接着層を除去し、各々の前記積層基板のビアホールを連通させる工程と、を有し、
   前記ビアホールを連通させる工程では、
   各々の前記積層基板のビアホール内に存在する各々の前記接着層を異方性エッチングで除去して各々の前記積層基板のビアホールを連通させ、
   連通したビアホールの内壁に露出する各々の前記接着層をＣＤＥ、低バイアスＣＣＰ−ＲＩＥ、アッシングの何れかの等方性エッチングで除去し、連通したビアホールから各々の前記接着層内に延在して各々の半導体基板の電極パッドの表面を環状に露出する空間部を形成する半導体装置の製造方法。
2. 前記接着層を介して順次積層する工程の後、最上層の積層基板上に第２接着層及び第２絶縁層を積層する工程を有し、
   前記ビアホールを連通させる工程では、前記ビアホール上の前記第２接着層及び前記第２絶縁層を除去すると共に、各々の前記積層基板のビアホール内に存在する各々の前記接着層を除去し、各々の前記積層基板のビアホールを連通させる請求項１に記載の半導体装置の製造方法。
3. 連通したビアホール内に一度に金属を充填し、連通したビアホール内に貫通電極を形成する工程を有する請求項１又は２記載の半導体装置の製造方法。
4. 前記接着層を介して順次積層する工程よりも前に、各々の前記積層基板のビアホールの内壁に絶縁膜を形成する工程を有する請求項１乃至３の何れか一項記載の半導体装置の製造方法。
5. 前記ビアホールを形成する工程、及び前記接着層を介して順次積層する工程は、
   支持体を準備し、主面を前記支持体側に向けて前記積層基板を前記支持体に仮固定し、
   前記支持体に仮固定された前記積層基板の背面側を薄化し、
   前記支持体に仮固定された薄化された前記積層基板にビアホールを形成し、
   前記土台基板の主面に、接着層を介して、前記支持体に仮固定された前記ビアホールが形成された前記積層基板の背面を固着後、前記支持体を除去する工程を含む請求項１乃至４の何れか一項記載の半導体装置の製造方法。
6. 接着層を介して主面を同一方向に向けて積層され、２μｍ〜１００μｍの厚さに薄化された複数の半導体チップと、
   各層の半導体チップを接続する貫通電極と、
   薄化された各層の半導体チップの背面に形成された絶縁層と、を有し、
   前記貫通電極は、半導体チップを貫通する中心部と、前記中心部から前記接着層内に延在して半導体チップの電極パッドの表面及び前記絶縁層の表面と環状に接する鍔状部と、を備えている半導体装置。

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