JP5087995B2 - 半導体装置とその製造方法 - Google Patents
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Description
従来このような複数の能動素子を埋め込む構造としては、基体の上面と下面を別々に形成し、基板全体を貼り合わせる必要があった。このため貼り合わせの精度により配線、貫通口いわゆるビア(VIA)やランドの面積を大きくとる必要がある。したがってこの場合、能動素子のサイズに小型化するいわゆるチップサイズパッケージ(CSP)を実現することはできなかった。
本発明の半導体装置によれば、能動素子間の相互干渉が抑制され、両面に電極が形成された小型の半導体装置を提供することができる。
図1〜図5の製造工程図を参照して、本発明の一実施の形態に係る半導体装置の製造方法について説明する。以下の工程図においてはその構成の理解を容易にするために、導電層及び電極のみに斜線を付して示す。
先ず、図1Aに示すように、例えば能動素子ウエーハ型の基体1の第1の面1A上に能動素子2が配置される。その他シリコンウエーハ基体上に能動素子が搭載された構成としてもよく、また基体1はシリコン等の半導体基板に限定されるものではない。図1においては能動素子2の電極3のみを示し、回路部や下地絶縁層等は図示を省略する。能動素子2の電極3と回路部(図示せず)は保護層4いわゆるパッシベーションで覆われる。能動素子2はチップサイズに応じて溝2Sいわゆるスクライブラインが形成され、溝2S内は保護膜4が除去される。
溝2Sすなわちスクライブラインの幅が200μm程度の場合は、ダイシングストリート部に150μm幅のブレードで、高さ60±5μm(最終厚さが50μmの場合)として、ダイシングを行なう。コンタミ等に注意が必要な半導体装置ではベベルカットいわゆる縁取りを行ってカットしてもよい。このとき溝加工の条件としては、例えば以下の条件とすることができる。
スピンドル回転数:約30,000rpm
送り速度:5mm/s以下
回転数及び時間:800rpm・30s+1100rpm・30s
プリベーク:90℃・240s+110℃・240s
キュア:200℃・0.5h+320℃・1h
とすることができる。
回転数:800rpm・30s+1500rpm・30s
プリベーク:90℃・300s+110℃・300s
キュア:200℃・0.5h+320℃・1h
とすることができる。絶縁層6の材料としては、エポキシ系、シリコン系、ポリオレフィン系等の樹脂を用いてもよい。
なお、絶縁層6の材料としてはこのような硬化性樹脂等のワニスではなく、真空ラミネートによる感光性フィルムを用いてもよい。
次に、配線部のみに選択的にCu等のめっきを行うためのレジストパターンを形成する。レジストを全面的に塗布し、図2Bに示すように、露光、現像により開口6a、6b上を露出するパターンのレジスト8を形成する。
そして、図2Cに示すように、Cu等の電解めっきを行い、厚さ例えば7μmの導電層9を形成して、いわゆるVIAフィルを行う。
Cu等の電解めっきを行って図3Bに示すように導電層11を形成し、導電層9及び11によるポスト構造40を形成する。このように、第1の面1A側の配線層としてポスト構造を形成することによって、基体1を研磨して薄化した後も強度を良好に保持し、強固な基板として使用することができる。
その後、図3Dに示すように、印刷法等により液状エポキシ樹脂、ポリイミド樹脂、ポリアミド樹脂等よりなる封止層12を成膜し、Cu等の導電層9、11より成るポスト構造40を埋め込む。封止層12の材料として液状エポキシ樹脂を用いる場合は、
スキージ速度:20mm/s
印刷圧:0.25MPa
として良好に封止層12を形成できる。
次に、基体1の第1の面1Aとは反対側の裏面側から薄化を行う。研磨に用いる砥石としては、例えば粒径#600とし、スピンドル回転数は例えば3000rpmとする。基体1の厚さ50μmまで薄化した後、ポスト構造40上に、図示しないがバックグラインダー用保護テープをラミネートし、例えば#600、#2000の粒径の砥石で裏面研削を行う。これにより、ポスト構造40の露出部を破損することなく基体1の裏面を研削でき、基体1の第2の面1Bにスクライブラインの溝5に形成した導電層9の表面9Sを露出させ、いわゆるVIAを形成する。
温度:230℃
荷重:2.5N
押し込み量:0.3mm
とする。
図5Aに示すように、露光現像により、搭載した能動素子22の電極23上と、基体1の第2の面1B側の導電層9の表面9Sを露出するように絶縁層31のパターニングを行う。
この上に、図5Cに示すように、配線形成のためのレジスト33をパターニングして形成し、図5Dに示すように、電気めっきによりCu等の導電層34を形成する。
更に、外部電極用のバンプを形成するため、絶縁層35を塗布し露光現像により絶縁層35のパターニングを行い、電極を形成する部分の導電層34を、図6Bに示すように露出させる。
その後、図6Cに示すように、下ウエーハである基体1側のポスト構造40上に、バンプ等の外部の電極13を、印刷またはめっき、ボール搭載等により形成する。
この半導体装置100は、能動素子2及び22が回路面を異なる面に向けて積層され、積層された基体1及び21の外縁部に、表面100A側から裏面100B側に導通する配線部41が配置されて、両面に電極36及び13が形成される。
また本発明の半導体装置の製造方法においては、薄化個片化した能動素子同士の搭載工程を必要とせず、ウエーハ状態で貫通VIAを形成することができるものであり、シリコン基板貫通工程を用いることなく、低コストでチップサイズパッケージの能動素子積層型の半導体装置を提供することができる。
更に、基体の第1の面の能動素子の電極上に、導電層より成るポスト構造を形成することによって、構造が補強され、強固な基板として使用することが可能となる。
Claims (5)
- 第1の面に能動素子を有する第1の基体において、前記第1の面から深さ方向に溝を形成した後、前記溝に絶縁層及び導電層を形成して前記能動素子の電極に接続された第1の配線部を形成し、
前記第1の面とは反対側の第2の面側から前記溝の底部まで薄化し、
前記第1の基体を反転させて、前記第2の面上に、他の能動素子が形成されて薄化及び個片化された第2の基体を、前記他の能動素子が形成された面とは反対側の面が前記第2の面側となるように搭載し、
前記他の能動素子を有する前記第2の基体の外縁部を埋め込む埋め込み絶縁層を形成し、
前記第2の基体の第1及び第2の基体が接合する面とは反対側の面から前記溝に形成された導電層が露出するように、前記埋め込み絶縁層に開口を形成した後、前記開口に導電層を形成して、前記他の能動素子の電極、及び、前記第1の配線部に接続された第2の配線部を形成し、
前記第1及び第2の基体に設けられている第1及び第2の配線部のそれぞれの上部に、外部電極を形成する
半導体装置の製造方法。 - 前記第1の基体の前記第2の面上に前記第2の基体を搭載するにあたり、前記第2の面側に露出した前記第1の配線部の導電層の表面を用いて位置合わせを行う
請求項1記載の半導体装置の製造方法。 - 前記第1の基体の第1の面の前記能動素子の電極上に、導電層より成るポスト構造を形成する
請求項1記載の半導体装置の製造方法。 - 前記溝に絶縁層を形成する工程で、前記溝の中央部に凸状の絶縁層を形成する
請求項1に記載の半導体装置の製造方法。 - 第1の面に能動素子を有して薄化及び個片化された第1の基体と、
薄化されると共に、前記第1の基体よりも小さい面積に個片化され、前記第1の基体の前記第1の面とは反対側の第2の面上に積層され、前記第1の基体側とは反対側の面に他の能動素子を有する第2の基体と、
前記第1の基体の一方の面上において、前記第2の基体の外縁部を埋め込むように設けられた埋め込み絶縁層と、
前記埋め込み絶縁層及び前記第1の基体を貫通して設けられ、前記能動素子及び前記他の能動素子のそれぞれの電極に接続される配線部と、
前記第1の基体の能動素子が設けられる面上、及び、前記第2の基体の他の能動素子が設けられる面上のそれぞれに設けられ、前記配線部に接続するように設けられた外部電極と
を備える半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007143895A JP5087995B2 (ja) | 2007-05-30 | 2007-05-30 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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JP2007143895A JP5087995B2 (ja) | 2007-05-30 | 2007-05-30 | 半導体装置とその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2008300559A JP2008300559A (ja) | 2008-12-11 |
JP5087995B2 true JP5087995B2 (ja) | 2012-12-05 |
Family
ID=40173795
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
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Country Status (1)
Country | Link |
---|---|
JP (1) | JP5087995B2 (ja) |
Family Cites Families (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0563137A (ja) * | 1991-08-30 | 1993-03-12 | Fujitsu Ltd | 半導体装置 |
JP3726579B2 (ja) * | 1999-08-20 | 2005-12-14 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
JP4329235B2 (ja) * | 2000-06-27 | 2009-09-09 | セイコーエプソン株式会社 | 半導体装置及びその製造方法 |
JP3524545B2 (ja) * | 2002-01-23 | 2004-05-10 | 松下電器産業株式会社 | 回路部品内蔵モジュールの製造方法 |
JP4183070B2 (ja) * | 2003-01-20 | 2008-11-19 | 富士通マイクロエレクトロニクス株式会社 | マルチチップモジュール |
JP2005191336A (ja) * | 2003-12-26 | 2005-07-14 | Matsushita Electric Ind Co Ltd | 半導体チップおよびその製造方法 |
JP2006173232A (ja) * | 2004-12-14 | 2006-06-29 | Casio Comput Co Ltd | 半導体装置およびその製造方法 |
-
2007
- 2007-05-30 JP JP2007143895A patent/JP5087995B2/ja not_active Expired - Fee Related
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