JPH0563137A - 半導体装置 - Google Patents

半導体装置

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JPH0563137A
JPH0563137A JP3219109A JP21910991A JPH0563137A JP H0563137 A JPH0563137 A JP H0563137A JP 3219109 A JP3219109 A JP 3219109A JP 21910991 A JP21910991 A JP 21910991A JP H0563137 A JPH0563137 A JP H0563137A
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chip
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Koji Tanigawa
恒治 谷川
Yoshihiro Ito
嘉宏 伊藤
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Fujitsu Ltd
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Fujitsu Ltd
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Abstract

(57)【要約】 【目的】 複数の単体素子を階層構造に実装した半導体
装置に関し，チップを重ねる際の位置合わせが容易で，
且つ多数チップの積層を可能とすることを目的とする。 【構成】 複数の半導体チップが積層されてなり，該チ
ップはその表面及び裏面に該チップを貫通するスルーホ
ールを通じて接続する電極を有し，該電極によりチップ
相互間の接続が行われているように構成する。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に係り，特に
複数の単体素子を階層構造に実装した半導体装置に関す
る。
【０００２】近年，半導体装置はユーザのニーズに対応
した製品の要求に伴い，機能の増加が必要となり，単体
素子の複合化により対応する場合が多くなってきた。本
発明はこの種の半導体装置のマウント構造として利用で
きる。
【０００３】
【従来の技術】従来から，複数の単体素子を集積して１
つの半導体装置としたものにモジュールがある。
【０００４】図２ (A)〜(C) は従来例１の説明図であ
る。図は，従来のモジュールの斜視図で，通常のモジュ
ールは単体素子をパッケージングした後，１つの半導体
装置にまとめている。
【０００５】図２(A) はセラミック・MDIP (ミニDIP),
32ピン, 図２(B) はセラミック・MDIP, 44ピン, 図２
(C) はセラミック・MDIP, 30ピンのモジュールである。
従来のモジュールは， パッケージングコストが高
い。
【０００６】個々の単体素子のパッケージングコストと
モジュール組み立てコストが必要となる。 実装面積
が大きくなる。
【０００７】のような問題点がある。そこで，個々の単
体素子をパッケージングしないで，チップ状態で１つの
パッケージに装着する構造や，さらに実装密度の高い構
造としてチップを重ねて装着する所謂チップオンチップ
構造が提案されている。
【０００８】図３(A),(B) は従来例２の説明図である。
図は，チップオンチップ構造の断面図である。図におい
て, １，２は半導体チップ，11は内部回路, ３はパッケ
ージの基板，４はパッケージのキャップ，５は外部リー
ド，６はボンディング用ワイヤ，７は接続用バンプであ
る。
【０００９】チップオンチップ構造においては，図３
(A) のようにチップ間の接続にワイヤボンディング，ま
たは図３(B) のようにバンプ構造の接続が用いられてい
る。
【００１０】
【発明が解決しようとする課題】従来例のチップオンチ
ップ構造において，ワイヤボンディングの場合は上側チ
ップは下側チップより小さくし，下側チップにボンディ
ングスペースを持つことが必要でその分集積度が阻害さ
れることになる。
【００１１】バンプ構造の接続の場合はチップの表面同
士を対向させるため位置合わせが難しく，また積層チッ
プ数も２個が限度である。本発明はチップオンチップ構
造において，チップを重ねる際の位置合わせが容易で，
且つ多数チップの積層を可能とすることを目的とする。
【００１２】
【課題を解決するための手段】上記課題の解決は，複数
の半導体チップが積層されてなり，該チップはその表面
及び裏面に該チップを貫通するスルーホールを通じて接
続する電極を有し，該電極によりチップ相互間の接続が
行われている半導体装置により達成される。
【００１３】
【作用】本発明では，各チップ表面に形成されたチップ
間の相互配線用電極からチップを貫通するスルーホール
を通じて接続する電極をチップ裏面に設けることによ
り，各チップの表面と表面，表面と裏面，裏面と裏面を
対向させて多層に積層できるようにしている。
【００１４】この際，チップ両面にチップ間の相互接続
用電極が存在するため，チップの表裏いずれの組み合わ
せに対しても位置合わせが容易であり，チップの多層積
層が可能となる。
【００１５】
【実施例】図１は本発明の一実施例を説明する断面図で
ある。図において，１は第１チップ，11は内部回路, 12
は導電性材料を埋め込んだスルーホール, 13は絶縁膜で
SiO2, SiON膜等, 14はチップ間の相互接続用電極, 15は
バンプ,２は第２チップ，21は内部回路, 22は導電性材
料を埋め込んだスルーホール,23は絶縁膜でSiO2膜, SiO
N膜等, 24はチップ間の相互接続用電極, 25はバンプ,26
は外部接続用電極または相互接続用電極,８は TAB(Tape
Automated Bonding)用フィルム, 81はTAB 用フィルム
上に形成された外部端子へ接続する配線である。
【００１６】図は, 第１チップ１にスルーホール12とチ
ップ裏面にバンプ構造15を設けて第２チップ２と相互接
続し，さらに外部に入出力する端子25もバンプ(TAB) 構
造とした例である。
【００１７】例えば, １チップCPU マイコンチップと外
付EPROMチップを組み合わせることにより，EPROM を内
装した素子ができ，ユーザニーズに対応することができ
る。実施例では，TAB 用フィルム上に２個のチップを裏
面同士対向させて組み合わせたが，チップの表裏に相互
接続用電極が存在するため，チップ表裏の組み合わせは
自由である。
【００１８】次に, 実施例のスルーホールの形成の概略
を説明する。スルーホールは異方性エッチングにより開
口し，開口されたスルーホールの側壁には気相成長(CV
D) 法によりSiO2またはSiON膜等の絶縁膜を成長させ
る。
【００１９】スルーホールのエッチングは, リソグラフ
ィを用いてSiに対して選択性の高い膜をパターニング
し，パターニングされた前記選択性の高い膜をマスクに
し異方性エッチングを行う。
【００２０】スルーホールへの導電性材料の埋め込み
は, タングステン等の選択CVD 法, または電解メッキ法
により行う。
【００２１】
【発明の効果】チップオンチップ構造において，チップ
を重ねる際の位置合わせが容易で，且つ多数チップの積
層を可能とする構造が得られた。
【００２２】この結果，多機能化に対応した半導体装置
を，ユーザのニーズに合わせて提供できるようになっ
た。
【図面の簡単な説明】
【図１】 本発明の一実施例を説明する断面図
【図２】 従来例１の説明図
【図３】 従来例２の説明図
【符号の説明】
１ 第１チップ 11 内部回路 12 導電性材料を埋め込んだスルーホール 13 絶縁膜でSiO2, SiON膜等 14 チップ間の相互接続用電極 15 バンプ ２ 第２チップ 21 内部回路 22 導電性材料を埋め込んだスルーホール 23 絶縁膜でSiO2膜, SiON膜等 24 チップ間の相互接続用電極 25 バンプ 26 外部接続用電極または相互接続用電極 ８ TAB(Tape Automated Bonding)用フィルム 81 TAB 用フィルム上に形成された外部端子へ接続する
配線

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】 複数の半導体チップが積層されてなり，
    該チップはその表面及び裏面に該チップを貫通するスル
    ーホールを通じて接続する電極を有し，該電極によりチ
    ップ相互間の接続が行われていることを特徴とする半導
    体装置。
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