JP3731420B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法 Download PDFInfo
- Publication number
- JP3731420B2 JP3731420B2 JP35913599A JP35913599A JP3731420B2 JP 3731420 B2 JP3731420 B2 JP 3731420B2 JP 35913599 A JP35913599 A JP 35913599A JP 35913599 A JP35913599 A JP 35913599A JP 3731420 B2 JP3731420 B2 JP 3731420B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- electrode
- conductor
- semiconductor
- plating
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0657—Stacked arrangements of devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06517—Bump or bump-like direct electrical connections from device to substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、ならびに電子機器に係り、特に、半導体チップを簡単な構成で積層し、製造が容易で、かつ、絶縁性の良い小型化された半導体装置及びその製造方法、ならびに電子機器に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って一つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ（Multi Chip Package）とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージ(ＭＣＰ)には、複数の半導体チップが平面的に並べられた平面型ＭＣＰと、複数の半導体チップを厚み方向に積層した積層型（スタックド）ＭＣＰとがある。半導体チップを平面的に並べられた平面型ＭＣＰは、広い実装面積を必要とするため、電子機器の小型化への寄与率が小さい。このため、半導体チップを積層した積層型ＭＣＰの開発が盛んに行われている。この例として、特開平６−３７２５０号公報や特開平６−２０４３９９号公報に記載の、半導体チップをパッケージに封止した後に垂直に積み重ね、ワイヤ、あるいは、バイアホールやスルーホールを用いてパッケージ間の電気的接続を行うことによりモジュールを形成する技術、などがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、この従来の積層型ＭＣＰでは、特開平６−３７２５０号公報においては、積層した半導体チップを相互に電気的に接続する場合、各半導体チップの周縁部に端子部を形成し、各チップの端子部間をワイヤによって接続している。このため、半導体チップ相互の電気的接続が煩雑となるばかりでなく、積層する半導体チップは、上にいくほどサイズを小さくしなければならず、集積効率、実装効率が低下する。また、半導体チップの集積度が向上させると、ワイヤ間が小さくなってワイヤ間で短絡を生ずる恐れがある。
【０００４】
また、特開平６−２０４３９９号公報においては、層間接続を行うために、バイアホールやスルーホールを形成する必要があるので次のように行うため製造プロセスが複雑になるという問題がある。すなわち、積層型ＭＣＰは、半導体チップと配線基板とを電気的に接続し、積層型ＭＣＰを作る際に積層単位となるチップキャリアを複数枚作成し、このチップキャリアとコンデンサフイルムと熱伝導基板とパッケージベースとを接着フイルムに接着する。そしてスルーホールを形成し、積層し接着した部品間の電気的接続を行う。このとき、バイアホールやスルーホールの加工には、バイアホールやスルーホールの孔、層間の位置合わせ、および、正確な穴あけ位置の各加工精度の向上などの製造プロセスが困難であるという問題がある。
【０００５】
本発明は、上記従来の問題点に着目し、半導体チップを接着剤にて積層するとともに、半導体チップにあけたビアー内壁に絶縁膜を施した後、ビアー内に充填したメッキの導電体により、各半導体チップの電極を電気的に接続したため、製造が容易で、メッキ接着強度が良く、小型の半導体装置およびその製造方法、ならびにこれを用いた電子機器を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る第１の半導体装置では、複数の半導体チップを接着剤で接着して多層化した半導体装置において、半導体チップにあけたビアー内壁に絶縁膜を施すとともに、ビアー内にメッキを充填し、各半導体チップの電極を接続するメッキの導電体を設けた構成にしたものである。
【０００７】
このように構成した本発明は、各半導体チップのビアー内に配設された電極にメッキが施されるとともに、ビアー内が充填されて電気を導通する導電体となっているため、ビアー直径の大小、あるいは、ビアーの孔位置のズレに関係なく各半導体チップに導電することが出来る。
【０００８】
本発明に係る第２の半導体装置では、複数の半導体チップを接着剤で接着して多層化した半導体装置において、半導体チップにビアーをあけた後、ビアー内壁の接着剤を所定直径だけ除去して電極の上面を露出し、半導体チップを加熱してビアー内壁に絶縁膜を施こすとともに、ビアー内にメッキを充填し、各半導体チップの電極を接続するメッキの導電体を設けた構成にしたものである。
【０００９】
このように構成した本発明は、各半導体チップのビアー内に配設された電極は、ビアー内壁および電極上面にメッキが施されるとともに、ビアー内が充填されて電気を導通する導電体となっているため、電極とメッキとの接合面積が大きくなり、接合部の強度を増すとともに、電気の導通が更に良くなっている。また、電極とメッキとの接合面積が大きくなるため、ビアー直径の大小、あるいは、ビアーの孔位置のズレに、更に関係なく各半導体チップに導電することが出来る。
【００１０】
また、上記発明に係る半導体装置は、ビアーの下端部にプラグを挿入した後にビアー内にメッキを充填し導電体を設けることが望ましい。
【００１１】
このように構成した本発明は、電極以外にビアー内のプラグからもメッキが施されてビアー内を充填するためにメッキを施すのが容易になるとともに、メッキ時間の短縮が図れる。
【００１２】
本発明に係る第３の半導体装置は、複数の半導体チップを接着剤で接着して多層化した半導体装置において、積層した半導体チップの側面に絶縁膜を施こすとともに、各半導体チップの側面端面の電極を露出し、露出した縦一列の各半導体チップの電極をメッキにて接続し、電気的に接続する導電体を設けた構成にしたものである。
【００１３】
このように構成した本発明は、各半導体チップの側面端面に露出した電極を電気的に接続して導電体としたため、実装面積が小さくなる。また、各半導体チップの側面端面を加工して導電体を形成するために、外部より加工ができ製造が容易になる。
【００１４】
本発明に係る第１の半導体装置の製造方法は、複数の半導体チップを接着剤で接着して多層化する工程と、半導体チップにビアーをあける工程と、半導体チップを加熱してビアー内壁に絶縁膜を形成する工程と、ビアー内をエッチングして電極を露出する工程と、半導体チップをメッキ槽に挿入してビアー内にメッキを充填して導電体を形成し、各半導体チップの電極を電気的に接続する工程と、からなるようにしている。
【００１５】
このような方法で製造した本発明は、メッキにてビアー内を充填して導電体を形成し、各半導体チップの電極を導電体で接続して各半導体チップを電気的に接続するため、ビアー直径の大小、あるいは、ビアーの孔位置の精度に関係なく各半導体チップに導電することが出来るので、積層した半導体チップにビアーをあけるようにして製造しても良く、あるいは、半導体チップにビアーをあけた後に積層するようにしても良い。これにより、製品に合わせて半導体チップの積層ができ、且つ、そのビアー直径あるいは孔位置の精度を低下しても良いので製造が容易になる。
【００１６】
本発明に係る第２の半導体装置の製造方法は、複数の半導体チップを接着剤で接着して多層化する工程と、半導体チップにビアーをあける工程と、ビアー内壁の接着剤を溶剤で除去して電極上面を露出する工程と、半導体チップを加熱してビアー内壁に絶縁膜を形成する工程と、ビアー内をエッチングして電極を露出する工程と、半導体チップをメッキ槽に挿入してビアー内にメッキを充填して導電体を形成し、電極を電気的に接続する工程と、からなるようにしている。
【００１７】
このような方法で製造した本発明では、各半導体チップのビアー内に配設された電極は、電極上面の接着剤が溶剤により容易に除去できるので、電極とメッキとの接合面積を容易に大きくでき、接合加工が容易になる。電極とメッキよりなる導電体の接合面積が大きくなるので電気の導通が更に良くなっている。また、前記と同様に、電極とメッキとの接合面積が大きくなるため、ビアー直径の大小、あるいは、ビアーの孔位置の精度に、更に関係なく各半導体チップに導電することが出来るのて更に製造が容易になる。
【００１８】
本発明に係る第３の半導体装置の製造方法は、複数の半導体チップを接着剤で接着して多層化する工程と、半導体チップの側面を研削する工程と、半導体チップを加熱して側面に絶縁膜を形成する工程と、側面端部の電極を露出する工程と、電極の縦一列の所在個所以外にメッキ防止剤を塗布して溝を形成する工程と、半導体チップをメッキ槽に挿入して、溝にメッキを充填し各半導体チップの電極を電気的に接続する導電体を形成する工程と、からなるようにしている。
【００１９】
このような方法で製造した本発明では、各半導体チップの側面端部に配設された電極は、メッキ防止剤で形成された溝にメッキが施される導電体となっているため、孔明けなどの加工が不要となり、製造が更に容易になっている。また、溝にメッキを充填し各半導体チッブを電気的に接続する導電体としているため、溝の大小、あるいは、半導体チップの精度に関係なく各半導体チップに導電することが出来るので、製造が容易になる。また、各半導体チップの側面端面を加工して導電体を形成するために、外部より加工ができ製造が容易になる。
【００２０】
また、本発明に係る電子機器は、上記構成の半導体装置を備えることが望ましい。
【００２１】
このように構成した本発明は、半導体装置は製造が容易で、かつ、小型で安価になるため、小型で安価な電子機器を得ることが出来る。
【００２２】
【発明の実施の形態】
以下に、本発明に係る半導体装置及びその製造方法、ならびに電子機器の好ましい実施の形態を添付図面に従って詳細に説明する。
【００２３】
図１は本発明の実施形態に係る半導体装置１の半導体チップ１１を積層した一部側面断面図、図２は半導体装置１の半導体チップ１１を積層した斜視図、図３から図６は半導体チップ１１の第１実施例の製造工程を説明するための一部側面断面図、図７から図１０は半導体チップ１１の第２実施例の製造工程を説明するための一部側面断面図である。
【００２４】
図１あるいは図２において、半導体装置１（図１７に示す）を構成する半導体チップ１１は、基板となるシリコン単結晶基板１３（以下、基板１３という）の一面側１３ａにアルミニュームからなる電極１５が蒸着されている。半導体装置１は、複数の半導体チップ１１、例えば、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…のチップが積層されて構成されている。以下では、各第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の全体を纏めたものを半導体チップ１１という。
【００２５】
各半導体チップ１１は、複数の電極１５、例えば、第１電極１５ａ、第２電極１５ｂ、第３電極１５ｃ、…が蒸着されている。積層されている第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の第１電極１５ａは第１導電体１７ａにより、また、第２電極１５ｂは第２導電体１７ｂにより、更に、第３電極１５ｃは第３導電体１７ｃにより電気的に接続されている。
【００２６】
また、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…は、その間を絶縁材料からなる接着剤２１、例えば、第１接着剤２１ａ、第２接着剤２１ｂ、…で接着されて積層されている。なお、上記実施例では、基板１３の図示上側の片面に電極１５を設け、図示しない回路を構成したが、両側に電極１５を設けて両側に図示しない回路を構成しても良い。
【００２７】
この半導体チップ１１は、図３および図６のような第１実施例の工程で製造されている。先ず、図１に示すように、基板１３の一面側１３ａには、アルミニュームからなる電極１５、例えば、第１電極１５ａ、第２電極１５ｂ、第３電極１５ｃ…が蒸着されている。この一面側１３ａの基板１３の表面には、図示しないＳｉＯ2の絶縁膜が形成されていても良い。
【００２８】
次に、図３に示すように、半導体チップ１１は、アルミニュームの電極１５の中に図示しないドリルにより第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…および、第１接着剤２１ａ、第２接着剤２１ｂ、…を貫通したビアー２５があけられる。例えば、この電極１５は、バスライン等では、１００μｍの幅に、５０μｍの直径のドリルで孔があけられる。このビアー２５があけられた半導体チップ１１は所定の温度で加熱される。
【００２９】
この結果、図４に示すように、基板１３のビアー２５の内壁には、ＳｉＯ2の絶縁膜２７が形成される。また、ビアー２５のアルミニュームの電極１５には、酸化アルミニューム膜２９が形成される。次に、ビアー２５のアルミニューム電極１５に形成される酸化アルミニューム膜２９が、図５に示すように、選択エッチングにより除去される。
【００３０】
ＳｉＯ2の絶縁膜２７がビアー２５の内壁の基板１３に形成されるとともに、酸化アルミニューム膜２９が除去されアルミニューム電極１５が露出された半導体チップ１１のビアー２５内は、銅メッキが施されて充填され、図６に示すように、導電体１７（図１に示す第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…）が形成される。これにより、図１に示すように、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の第１電極１５ａは第１導電体１７ａにより、また、第２電極１５ｂは第２導電体１７ｂにより、更に、第３電極１５ｃは第３導電体１７ｃにより電気的に接続されている。
【００３１】
この銅メッキは、例えば、ビアー２５の孔の一端部に、銅等の材料からなるプラグ３３（図１に示す）が挿入されるとともに、プラグ３３に図示しないメッキ用電極の一方が接続され、かつ、他方のメッキ用電極がメッキ液に挿入された後に、図示しないメッキ槽に挿入され、半導体チップ１１はビアー２５の孔内にメッキを成長させ充填し、第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…が形成される。このプラグ３３は、半導体装置１の電極として用いることができる。また、他の例として、プラグ３３を用いずに、半導体チップ１１の電極１５にメッキ用電極の一方が接続され、かつ、他方のメッキ用電極がメッキ液に挿入された後に図示しないメッキ槽に挿入して、ビアー２５の孔内にメッキを成長させて充填し、第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…が形成される。
【００３２】
上記実施例では、ビアー２５は、各第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各半導体チップ１１の間が、第１接着剤２１ａ、第２接着剤２１ｂ、…で接着された後にドリルであけられたが、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各々にビアー２５の孔をあけた後に治具を用いて貫通したビアー２５を形成するようにしても良い。このとき仮に、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各々にビアー２５の孔がズレてもメッキにより充填されるため、電気的に接続する導電体１７を形成できる。従って、ビアー２５の孔あけ位置の精度は低下でき、製造が容易になる。
【００３３】
次に、半導体装置１（図１７に示す）が構成される半導体チップ１１を製造する第２実施例の工程について説明する。第１実施例では、ビアー２５の孔の内壁にＳｉＯ2の絶縁膜２７を基板１３に形成するとともに、アルミニューム電極１５の酸化アルミニューム膜２９が除去されて露出された後に、半導体チップ１１は銅メッキが施されて導電体を形成している。
【００３４】
これに対して、第２実施例では、ビアー２５に接する電極１５の上面の第１接着剤２１ａ、第２接着剤２１ｂ、…を所定量だけ除去して電極１５の上面も露出して半導体チップ１１を接着するとともに、半導体チップ１１を加熱して基板１３に絶縁膜を施した後、半導体チップ１１は銅メッキが施されて導電体を形成している。
【００３５】
先ず、第１実施例と同様に図１に示すように、基板１３の一面側１３ａには、アルミニュームからなる電極１５が蒸着されている。この一面側１３ａの基板１３には、図示しないＳｉＯ2の絶縁膜が形成されていても良い。また、第１実施例と同様に図１に示すように、電極１５に図示しないドリルにより第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…および、第１接着剤２１ａ、第２接着剤２１ｂ、…を貫通したビアー２５があけられる。
【００３６】
次に、ビアー２５があけられた半導体チップ１１は、絶縁性の第１接着剤２１ａ、第２接着剤２１ｂ、…を溶融する有機溶剤により、
第１電極１５ａおよび第２電極１５ｂの図示上側（Ｍａ）が、図７に示すように所定量（直径Ｄａ）だけ除去され、電極上面が露出される。この半導体チップ１１は所定の温度で加熱される。この結果、図８に示すように、ビアー２５の基板１３には、ＳｉＯ2の絶縁膜２７が形成される。ビアー２５内のアルミニュームの電極１５には、酸化アルミニューム膜２９が形成された後に第１実施例と同様に除去しても良く、また、半導体チップ１１を所定の温度で加熱する前に、電極１５の図示上面およびビアー２５の内面に、酸化防止剤を塗布しておいて酸化膜の発生を防止するようにしても良い。
【００３７】
次に、ビアー２５のアルミニューム電極１５に形成される酸化アルミニューム膜２９が、図９に示すように、選択エッチングにより除去される。ＳｉＯ2の絶縁膜２７がビアー２５の基板１３に形成されるとともに、酸化アルミニューム膜２９が除去されるか、あるいは、酸化膜の発生が防止されてアルミニューム電極１５が露出された半導体チップ１１のビアー２５内には、銅メッキが施されて充填され、図１０に示すように、導電体１７（図１に示す第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…）が形成される。これにより、図１に示すように、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の第１電極１５ａは第１導電体１７ａにより、また、第２電極１５ｂは第２導電体１７ｂにより、更に、第３電極１５ｃは第３導電体１７ｃにより電気的に接続されている。
【００３８】
このとき、第２実施例では、絶縁性の第１接着剤２１ａ、第２接着剤２１ｂ、…が電極１５の図示上側（Ｍａ）で所定量が除去された分だけ、第１電極１５ａ、第２電極１５ｂ、第３電極１５ｃ…と銅メッキの接着量が多くなり、接着強度が増すと共に、導電性が良くなる。銅メッキの製造方法は、第１実施例と同様なため説明は省略する。
【００３９】
上記実施例では、ビアー２５の周囲の第１接着剤２１ａ、第２接着剤２１ｂ、…は、有機溶剤で除去するようにしたが、ビアー２５の周囲に治具等を用いて、電極１５の上面が所定量だけ露出するように、所定の直径Ｄａ（図７に示す）の分だけ塗布しないようにしても良い。
【００４０】
次に、半導体装置１が構成される側面電極用半導体チップ４１を製造する第３実施例の工程について説明する。
【００４１】
図１１は、半導体装置１の側面電極用半導体チップ４１を積層した斜視図、図１２から図１６は側面電極用半導体チップ４１の第３実施例の製造工程を説明するための一部側面断面図である。
【００４２】
第１実施例および第２実施例では、積層した半導体チップ１１にビアー２５をあけた後、半導体チップ１１を加熱してビアー２５に絶縁膜を施すとともに、ビアー２５内にメッキを施して充填し、各半導体チップ１１ａ、１１ｂ、１１ｃ、…の各電極１５ａ、１５ｂ、１５ｃ、…をビアー２５内でそれぞれメッキよりなる導電体１９により電気的に接続している。
【００４３】
これに対して、第３実施例では、半導体装置１の側面電極用半導体チップ４１は、積層された側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の一面に側面用電極４３を側面まで蒸着し、側面用電極４３は側面に側面用電極４３と導通するメッキを施して側面導電体４５を形成して電気的に接続している。側面用電極４３は、基板１３の一面側１３ａにアルミニュームが基板１３の側面端部まで蒸着されており、側面に所定の厚さを有して露出している。この側面用電極４３は、例えば、側面第１電極４３ａ、側面第２電極４３ｂ、側面第３電極４３ｃ、…が基板１３の一面側１３ａに蒸着されている。また、この側面用電極４３は、基板１３の図示上側の片面に電極４３を設け、図示しない回路を構成したが、前記と同様に、両側に電極４３を設けて両側に図示しない回路を構成しても良い。
【００４４】
積層された側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の側面第１電極４３ａは側面第１導電体４５ａにより、また、側面第２電極４３ｂは側面第２導電体４５ｂにより、更に、側面第３電極４３ｃは側面第３導電体４５ｃにより電気的に接続されている。
【００４５】
また、側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…は、その間を絶縁材料からなる側面電極用第１接着剤４７ａ、側面電極用第２接着剤４７ｂ、…で接着されて積層されている。
【００４６】
この側面電極用半導体チップ４１は、図１２および図１６のような第３実施例の工程で製造されている。先ず、図１２に示すように、基板１３の一面側１３ａには、アルミニュームからなる側面用電極４３ａが基板１３の端部（Ｐａ）まで蒸着されている。この一面側１３ａの基板１３には、電極４３部を除いて図示しないＳｉＯ2の絶縁膜が接着前に形成されていても良い。
【００４７】
次に、側面電極用半導体チップ４１は、図１２に示すように、全側面（端部Ｐａ）が研削される。研削された側面電極用半導体チップ４１は、図１３に示すように、所定の温度で加熱され、側面用電極４３が露出しているシリコン単結晶よりなる基板１３の全側面にＳｉＯ2の側面用絶縁膜４９が形成されるとともに、側面用電極４３の表面に側面用酸化アルミニューム膜５１が形成される。この側面用電極４３の表面に形成された側面用酸化アルミニューム膜５１は、図１４に示すように、選択エッチングにより除去される。
【００４８】
次に、積層された側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の側面第１電極４３ａの縦一列、側面第２電極４３ｂの縦一列、側面第３電極４３ｃの縦一列、…のメッキを施す部分を残して、図１５に示すように、他の側面にメッキ防止剤５３を塗布して覆い各縦一列の溝５５を形成する。
【００４９】
ＳｉＯ2の側面用絶縁膜４９が基板１３の側面に形成されるとともに、側面用酸化アルミニューム膜５１が除去されて側面用電極４３が露出された側面電極用半導体チップ４１の溝５５は、銅メッキが施されて充填され、図１６に示すように、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の端部（Ｐａ）に導電体４５が形成される。これにより、図１１に示すように、側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の側面第１電極４３ａは側面第１導電体４５ａにより、また、側面第２電極４３ｂは側面第２導電体４５ｂにより、更に、側面第３電極４３ｃは側面第３導電体４５ｃにより電気的に接続されている。
【００５０】
この銅メッキは、側面電極用半導体チップ４１の側面用電極４３に図示しないメッキ用電極の一方が接続され、かつ、他方のメッキ用電極がメッキ液に挿入された後に、図示しないメッキ槽に挿入して、図１１に示すように、側面第１電極４３ａの縦一列、側面第２電極４３ｂの縦一列、側面第３電極４３ｃの縦一列、…内にメッキを成長させて充填し、側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…が形成される。
【００５１】
上記実施例では、積層した側面電極用半導体チップ４１を研削したが、研削したものを側面電極用接着剤４７により積層しても良く、また、研削を省略しても良い。また、側面用電極４３は、基板１３の端部まで露出するように蒸着する例を示したが、端部まで露出させずに研削により露出するようにしても良い。
【００５２】
一体化された各半導体チップ１１、および、側面電極用半導体チップ４１は、図１７に示すように、所定の厚さのモールド樹脂５７を流し込むことにより半導体装置１が形成される。また、プラグ３３の下側、導電体１７および導電体４５の上下、あるいは、電極４３のいずれかから（図示では下側に書いてある）外部と電気的に接続するように構成されている。また、プラグ３３の下側、導電体１７および導電体４５の上下、あるいは、電極４３にワイヤーボールバンプ５９を設けて外部と電気的に接続するように構成するようにしても良い。
【００５３】
図１８には、本発明の実施の形態に係る半導体装置１を実装した回路基板１０００を示している。回路基板１０００には、例えば、ガラスエポシキ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば、銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置１の外部電極とを機械的に接続することでそれらの電気的導通が図られる。
【００５４】
なお、半導体装置１は、実装面積をベアチップにて実装する面積にまで小さくすることが出来るので、この回路基板１０００を電子機器に用いれば電気機器自体の小型化が図られる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００５５】
そして、この回路基板１０００を備える電子機器として、図１９にノート型パーソナルコンピュータ１２００を示している。このノート型パーソナルコンピュータ１２００は、製造容易で小型化された安価な回路基板１０００を備えているため、小型化で安価にできる。
【００５６】
【発明の効果】
以上説明したように本発明によれば、各半導体チップのビアー内に配設された電極にメッキが施され充填されて電気を導通する導電体となっているため、ビアー直径の大小、あるいは、ビアーの孔位置の精度に関係なく各半導体チップに導電することが出来る。また、電極は、ビアー内壁および電極上面にメッキが施され充填されて電気を導通する導電体となっているため、電極とメッキとの接合面積が大きくなり、接合部の強度を増すとともに、電気の導通が更に良くなっている。また、メッキがプラグと電極の両方から施されてビアー内を充填するために、メッキ施工が容易になるとともに、メッキ時間の短縮が図れる。
【００５７】
また、各半導体チップの側面端面に露出した電極を電気的に接続して導電体としたため、実装面積が小さくなるとともに、側面端面を加工して導電体を形成するために、外部より加工ができ製造が容易になる。各半導体チップの側面端面の溝にメッキを充填し各半導体チッブを電気的に接続する導電体としているため、溝の大小、あるいは、半導体チップの精度に関係なく各半導体チップに導電することが出来るので、製造が容易になる。
【００５８】
また、半導体装置は製造が容易で、かつ、小型で安価になるため、小型で安価な電子機器を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の第１実施形態の半導体チップを積層した一部側面断面図である。
【図２】本発明の実施形態に係る半導体装置の第１実施形態の半導体チップを積層した積層した斜視図である。
【図３】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの孔あけ工程を説明する一部側面断面図である。
【図４】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの絶縁膜を製造する工程を説明する一部側面断面図である。
【図５】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの電極の絶縁膜をエッチングする工程を説明する一部側面断面図である。
【図６】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップのビアーにメッキを施す工程を説明する一部側面断面図である。
【図７】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップの接着剤を除去する工程を説明する一部側面断面図である。
【図８】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップの絶縁膜を製造する工程を説明する一部側面断面図である。
【図９】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップの電極の絶縁膜をエッチングする工程を説明する一部側面断面図である。
【図１０】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップのビアーにメッキを施す工程を説明する一部側面断面図である。
【図１１】本発明の実施形態に係る半導体装置の第３実施形態の半導体チップを積層した斜視図である。
【図１２】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの研削工程を説明する一部側面断面図である。
【図１３】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの絶縁膜を製造する工程を説明する一部側面断面図である。
【図１４】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの電極の絶縁膜をエッチングする工程を説明する一部側面断面図である。
【図１５】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの側面にメッキを施す工程を説明する一部側面断面図である。
【図１６】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの側面にメッキを施した結果を示す工程を説明する一部側面断面図である。
【図１７】本発明の実施形態に係る半導体装置の側面断面図である。
【図１８】実施形態に係る半導体装置の回路基板への適用例の説明図である。
【図１９】実施形態に係る半導体装置の電子機器への適用例の説明図である。
【符号の説明】
１ 半導体装置
１１ 半導体チップ
１３ シリコン単結晶基板
１５ 電極
１７ 導電体
２１ 接着剤
２５ ビアー
２７ 絶縁膜
２９ 酸化アルミニューム膜
３３ プラグ
４１ 側面電極用半導体チップ
４３ 側面電極
４５ 側面導電体
４７ 側面電極用接着剤
４９ 側面用絶縁膜
５１ 側面用酸化アルミニューム膜
５３ メッキ防止剤
５５ 溝
５７ モールド樹脂
５９ ワイヤーボールバンプ
１０００ 回路基板
１２００ ノート型パーソナルコンピュータ
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、ならびに電子機器に係り、特に、半導体チップを簡単な構成で積層し、製造が容易で、かつ、絶縁性の良い小型化された半導体装置及びその製造方法、ならびに電子機器に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って一つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ（Multi Chip Package）とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージ(ＭＣＰ)には、複数の半導体チップが平面的に並べられた平面型ＭＣＰと、複数の半導体チップを厚み方向に積層した積層型（スタックド）ＭＣＰとがある。半導体チップを平面的に並べられた平面型ＭＣＰは、広い実装面積を必要とするため、電子機器の小型化への寄与率が小さい。このため、半導体チップを積層した積層型ＭＣＰの開発が盛んに行われている。この例として、特開平６−３７２５０号公報や特開平６−２０４３９９号公報に記載の、半導体チップをパッケージに封止した後に垂直に積み重ね、ワイヤ、あるいは、バイアホールやスルーホールを用いてパッケージ間の電気的接続を行うことによりモジュールを形成する技術、などがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、この従来の積層型ＭＣＰでは、特開平６−３７２５０号公報においては、積層した半導体チップを相互に電気的に接続する場合、各半導体チップの周縁部に端子部を形成し、各チップの端子部間をワイヤによって接続している。このため、半導体チップ相互の電気的接続が煩雑となるばかりでなく、積層する半導体チップは、上にいくほどサイズを小さくしなければならず、集積効率、実装効率が低下する。また、半導体チップの集積度が向上させると、ワイヤ間が小さくなってワイヤ間で短絡を生ずる恐れがある。
【０００４】
また、特開平６−２０４３９９号公報においては、層間接続を行うために、バイアホールやスルーホールを形成する必要があるので次のように行うため製造プロセスが複雑になるという問題がある。すなわち、積層型ＭＣＰは、半導体チップと配線基板とを電気的に接続し、積層型ＭＣＰを作る際に積層単位となるチップキャリアを複数枚作成し、このチップキャリアとコンデンサフイルムと熱伝導基板とパッケージベースとを接着フイルムに接着する。そしてスルーホールを形成し、積層し接着した部品間の電気的接続を行う。このとき、バイアホールやスルーホールの加工には、バイアホールやスルーホールの孔、層間の位置合わせ、および、正確な穴あけ位置の各加工精度の向上などの製造プロセスが困難であるという問題がある。
【０００５】
本発明は、上記従来の問題点に着目し、半導体チップを接着剤にて積層するとともに、半導体チップにあけたビアー内壁に絶縁膜を施した後、ビアー内に充填したメッキの導電体により、各半導体チップの電極を電気的に接続したため、製造が容易で、メッキ接着強度が良く、小型の半導体装置およびその製造方法、ならびにこれを用いた電子機器を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る第１の半導体装置では、複数の半導体チップを接着剤で接着して多層化した半導体装置において、半導体チップにあけたビアー内壁に絶縁膜を施すとともに、ビアー内にメッキを充填し、各半導体チップの電極を接続するメッキの導電体を設けた構成にしたものである。
【０００７】
このように構成した本発明は、各半導体チップのビアー内に配設された電極にメッキが施されるとともに、ビアー内が充填されて電気を導通する導電体となっているため、ビアー直径の大小、あるいは、ビアーの孔位置のズレに関係なく各半導体チップに導電することが出来る。
【０００８】
本発明に係る第２の半導体装置では、複数の半導体チップを接着剤で接着して多層化した半導体装置において、半導体チップにビアーをあけた後、ビアー内壁の接着剤を所定直径だけ除去して電極の上面を露出し、半導体チップを加熱してビアー内壁に絶縁膜を施こすとともに、ビアー内にメッキを充填し、各半導体チップの電極を接続するメッキの導電体を設けた構成にしたものである。
【０００９】
このように構成した本発明は、各半導体チップのビアー内に配設された電極は、ビアー内壁および電極上面にメッキが施されるとともに、ビアー内が充填されて電気を導通する導電体となっているため、電極とメッキとの接合面積が大きくなり、接合部の強度を増すとともに、電気の導通が更に良くなっている。また、電極とメッキとの接合面積が大きくなるため、ビアー直径の大小、あるいは、ビアーの孔位置のズレに、更に関係なく各半導体チップに導電することが出来る。
【００１０】
また、上記発明に係る半導体装置は、ビアーの下端部にプラグを挿入した後にビアー内にメッキを充填し導電体を設けることが望ましい。
【００１１】
このように構成した本発明は、電極以外にビアー内のプラグからもメッキが施されてビアー内を充填するためにメッキを施すのが容易になるとともに、メッキ時間の短縮が図れる。
【００１２】
本発明に係る第３の半導体装置は、複数の半導体チップを接着剤で接着して多層化した半導体装置において、積層した半導体チップの側面に絶縁膜を施こすとともに、各半導体チップの側面端面の電極を露出し、露出した縦一列の各半導体チップの電極をメッキにて接続し、電気的に接続する導電体を設けた構成にしたものである。
【００１３】
このように構成した本発明は、各半導体チップの側面端面に露出した電極を電気的に接続して導電体としたため、実装面積が小さくなる。また、各半導体チップの側面端面を加工して導電体を形成するために、外部より加工ができ製造が容易になる。
【００１４】
本発明に係る第１の半導体装置の製造方法は、複数の半導体チップを接着剤で接着して多層化する工程と、半導体チップにビアーをあける工程と、半導体チップを加熱してビアー内壁に絶縁膜を形成する工程と、ビアー内をエッチングして電極を露出する工程と、半導体チップをメッキ槽に挿入してビアー内にメッキを充填して導電体を形成し、各半導体チップの電極を電気的に接続する工程と、からなるようにしている。
【００１５】
このような方法で製造した本発明は、メッキにてビアー内を充填して導電体を形成し、各半導体チップの電極を導電体で接続して各半導体チップを電気的に接続するため、ビアー直径の大小、あるいは、ビアーの孔位置の精度に関係なく各半導体チップに導電することが出来るので、積層した半導体チップにビアーをあけるようにして製造しても良く、あるいは、半導体チップにビアーをあけた後に積層するようにしても良い。これにより、製品に合わせて半導体チップの積層ができ、且つ、そのビアー直径あるいは孔位置の精度を低下しても良いので製造が容易になる。
【００１６】
本発明に係る第２の半導体装置の製造方法は、複数の半導体チップを接着剤で接着して多層化する工程と、半導体チップにビアーをあける工程と、ビアー内壁の接着剤を溶剤で除去して電極上面を露出する工程と、半導体チップを加熱してビアー内壁に絶縁膜を形成する工程と、ビアー内をエッチングして電極を露出する工程と、半導体チップをメッキ槽に挿入してビアー内にメッキを充填して導電体を形成し、電極を電気的に接続する工程と、からなるようにしている。
【００１７】
このような方法で製造した本発明では、各半導体チップのビアー内に配設された電極は、電極上面の接着剤が溶剤により容易に除去できるので、電極とメッキとの接合面積を容易に大きくでき、接合加工が容易になる。電極とメッキよりなる導電体の接合面積が大きくなるので電気の導通が更に良くなっている。また、前記と同様に、電極とメッキとの接合面積が大きくなるため、ビアー直径の大小、あるいは、ビアーの孔位置の精度に、更に関係なく各半導体チップに導電することが出来るのて更に製造が容易になる。
【００１８】
本発明に係る第３の半導体装置の製造方法は、複数の半導体チップを接着剤で接着して多層化する工程と、半導体チップの側面を研削する工程と、半導体チップを加熱して側面に絶縁膜を形成する工程と、側面端部の電極を露出する工程と、電極の縦一列の所在個所以外にメッキ防止剤を塗布して溝を形成する工程と、半導体チップをメッキ槽に挿入して、溝にメッキを充填し各半導体チップの電極を電気的に接続する導電体を形成する工程と、からなるようにしている。
【００１９】
このような方法で製造した本発明では、各半導体チップの側面端部に配設された電極は、メッキ防止剤で形成された溝にメッキが施される導電体となっているため、孔明けなどの加工が不要となり、製造が更に容易になっている。また、溝にメッキを充填し各半導体チッブを電気的に接続する導電体としているため、溝の大小、あるいは、半導体チップの精度に関係なく各半導体チップに導電することが出来るので、製造が容易になる。また、各半導体チップの側面端面を加工して導電体を形成するために、外部より加工ができ製造が容易になる。
【００２０】
また、本発明に係る電子機器は、上記構成の半導体装置を備えることが望ましい。
【００２１】
このように構成した本発明は、半導体装置は製造が容易で、かつ、小型で安価になるため、小型で安価な電子機器を得ることが出来る。
【００２２】
【発明の実施の形態】
以下に、本発明に係る半導体装置及びその製造方法、ならびに電子機器の好ましい実施の形態を添付図面に従って詳細に説明する。
【００２３】
図１は本発明の実施形態に係る半導体装置１の半導体チップ１１を積層した一部側面断面図、図２は半導体装置１の半導体チップ１１を積層した斜視図、図３から図６は半導体チップ１１の第１実施例の製造工程を説明するための一部側面断面図、図７から図１０は半導体チップ１１の第２実施例の製造工程を説明するための一部側面断面図である。
【００２４】
図１あるいは図２において、半導体装置１（図１７に示す）を構成する半導体チップ１１は、基板となるシリコン単結晶基板１３（以下、基板１３という）の一面側１３ａにアルミニュームからなる電極１５が蒸着されている。半導体装置１は、複数の半導体チップ１１、例えば、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…のチップが積層されて構成されている。以下では、各第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の全体を纏めたものを半導体チップ１１という。
【００２５】
各半導体チップ１１は、複数の電極１５、例えば、第１電極１５ａ、第２電極１５ｂ、第３電極１５ｃ、…が蒸着されている。積層されている第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の第１電極１５ａは第１導電体１７ａにより、また、第２電極１５ｂは第２導電体１７ｂにより、更に、第３電極１５ｃは第３導電体１７ｃにより電気的に接続されている。
【００２６】
また、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…は、その間を絶縁材料からなる接着剤２１、例えば、第１接着剤２１ａ、第２接着剤２１ｂ、…で接着されて積層されている。なお、上記実施例では、基板１３の図示上側の片面に電極１５を設け、図示しない回路を構成したが、両側に電極１５を設けて両側に図示しない回路を構成しても良い。
【００２７】
この半導体チップ１１は、図３および図６のような第１実施例の工程で製造されている。先ず、図１に示すように、基板１３の一面側１３ａには、アルミニュームからなる電極１５、例えば、第１電極１５ａ、第２電極１５ｂ、第３電極１５ｃ…が蒸着されている。この一面側１３ａの基板１３の表面には、図示しないＳｉＯ2の絶縁膜が形成されていても良い。
【００２８】
次に、図３に示すように、半導体チップ１１は、アルミニュームの電極１５の中に図示しないドリルにより第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…および、第１接着剤２１ａ、第２接着剤２１ｂ、…を貫通したビアー２５があけられる。例えば、この電極１５は、バスライン等では、１００μｍの幅に、５０μｍの直径のドリルで孔があけられる。このビアー２５があけられた半導体チップ１１は所定の温度で加熱される。
【００２９】
この結果、図４に示すように、基板１３のビアー２５の内壁には、ＳｉＯ2の絶縁膜２７が形成される。また、ビアー２５のアルミニュームの電極１５には、酸化アルミニューム膜２９が形成される。次に、ビアー２５のアルミニューム電極１５に形成される酸化アルミニューム膜２９が、図５に示すように、選択エッチングにより除去される。
【００３０】
ＳｉＯ2の絶縁膜２７がビアー２５の内壁の基板１３に形成されるとともに、酸化アルミニューム膜２９が除去されアルミニューム電極１５が露出された半導体チップ１１のビアー２５内は、銅メッキが施されて充填され、図６に示すように、導電体１７（図１に示す第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…）が形成される。これにより、図１に示すように、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の第１電極１５ａは第１導電体１７ａにより、また、第２電極１５ｂは第２導電体１７ｂにより、更に、第３電極１５ｃは第３導電体１７ｃにより電気的に接続されている。
【００３１】
この銅メッキは、例えば、ビアー２５の孔の一端部に、銅等の材料からなるプラグ３３（図１に示す）が挿入されるとともに、プラグ３３に図示しないメッキ用電極の一方が接続され、かつ、他方のメッキ用電極がメッキ液に挿入された後に、図示しないメッキ槽に挿入され、半導体チップ１１はビアー２５の孔内にメッキを成長させ充填し、第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…が形成される。このプラグ３３は、半導体装置１の電極として用いることができる。また、他の例として、プラグ３３を用いずに、半導体チップ１１の電極１５にメッキ用電極の一方が接続され、かつ、他方のメッキ用電極がメッキ液に挿入された後に図示しないメッキ槽に挿入して、ビアー２５の孔内にメッキを成長させて充填し、第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…が形成される。
【００３２】
上記実施例では、ビアー２５は、各第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各半導体チップ１１の間が、第１接着剤２１ａ、第２接着剤２１ｂ、…で接着された後にドリルであけられたが、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各々にビアー２５の孔をあけた後に治具を用いて貫通したビアー２５を形成するようにしても良い。このとき仮に、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各々にビアー２５の孔がズレてもメッキにより充填されるため、電気的に接続する導電体１７を形成できる。従って、ビアー２５の孔あけ位置の精度は低下でき、製造が容易になる。
【００３３】
次に、半導体装置１（図１７に示す）が構成される半導体チップ１１を製造する第２実施例の工程について説明する。第１実施例では、ビアー２５の孔の内壁にＳｉＯ2の絶縁膜２７を基板１３に形成するとともに、アルミニューム電極１５の酸化アルミニューム膜２９が除去されて露出された後に、半導体チップ１１は銅メッキが施されて導電体を形成している。
【００３４】
これに対して、第２実施例では、ビアー２５に接する電極１５の上面の第１接着剤２１ａ、第２接着剤２１ｂ、…を所定量だけ除去して電極１５の上面も露出して半導体チップ１１を接着するとともに、半導体チップ１１を加熱して基板１３に絶縁膜を施した後、半導体チップ１１は銅メッキが施されて導電体を形成している。
【００３５】
先ず、第１実施例と同様に図１に示すように、基板１３の一面側１３ａには、アルミニュームからなる電極１５が蒸着されている。この一面側１３ａの基板１３には、図示しないＳｉＯ2の絶縁膜が形成されていても良い。また、第１実施例と同様に図１に示すように、電極１５に図示しないドリルにより第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…および、第１接着剤２１ａ、第２接着剤２１ｂ、…を貫通したビアー２５があけられる。
【００３６】
次に、ビアー２５があけられた半導体チップ１１は、絶縁性の第１接着剤２１ａ、第２接着剤２１ｂ、…を溶融する有機溶剤により、
第１電極１５ａおよび第２電極１５ｂの図示上側（Ｍａ）が、図７に示すように所定量（直径Ｄａ）だけ除去され、電極上面が露出される。この半導体チップ１１は所定の温度で加熱される。この結果、図８に示すように、ビアー２５の基板１３には、ＳｉＯ2の絶縁膜２７が形成される。ビアー２５内のアルミニュームの電極１５には、酸化アルミニューム膜２９が形成された後に第１実施例と同様に除去しても良く、また、半導体チップ１１を所定の温度で加熱する前に、電極１５の図示上面およびビアー２５の内面に、酸化防止剤を塗布しておいて酸化膜の発生を防止するようにしても良い。
【００３７】
次に、ビアー２５のアルミニューム電極１５に形成される酸化アルミニューム膜２９が、図９に示すように、選択エッチングにより除去される。ＳｉＯ2の絶縁膜２７がビアー２５の基板１３に形成されるとともに、酸化アルミニューム膜２９が除去されるか、あるいは、酸化膜の発生が防止されてアルミニューム電極１５が露出された半導体チップ１１のビアー２５内には、銅メッキが施されて充填され、図１０に示すように、導電体１７（図１に示す第１導電体１７ａ、第２導電体１７ｂ、第３導電体１７ｃ、…）が形成される。これにより、図１に示すように、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の第１電極１５ａは第１導電体１７ａにより、また、第２電極１５ｂは第２導電体１７ｂにより、更に、第３電極１５ｃは第３導電体１７ｃにより電気的に接続されている。
【００３８】
このとき、第２実施例では、絶縁性の第１接着剤２１ａ、第２接着剤２１ｂ、…が電極１５の図示上側（Ｍａ）で所定量が除去された分だけ、第１電極１５ａ、第２電極１５ｂ、第３電極１５ｃ…と銅メッキの接着量が多くなり、接着強度が増すと共に、導電性が良くなる。銅メッキの製造方法は、第１実施例と同様なため説明は省略する。
【００３９】
上記実施例では、ビアー２５の周囲の第１接着剤２１ａ、第２接着剤２１ｂ、…は、有機溶剤で除去するようにしたが、ビアー２５の周囲に治具等を用いて、電極１５の上面が所定量だけ露出するように、所定の直径Ｄａ（図７に示す）の分だけ塗布しないようにしても良い。
【００４０】
次に、半導体装置１が構成される側面電極用半導体チップ４１を製造する第３実施例の工程について説明する。
【００４１】
図１１は、半導体装置１の側面電極用半導体チップ４１を積層した斜視図、図１２から図１６は側面電極用半導体チップ４１の第３実施例の製造工程を説明するための一部側面断面図である。
【００４２】
第１実施例および第２実施例では、積層した半導体チップ１１にビアー２５をあけた後、半導体チップ１１を加熱してビアー２５に絶縁膜を施すとともに、ビアー２５内にメッキを施して充填し、各半導体チップ１１ａ、１１ｂ、１１ｃ、…の各電極１５ａ、１５ｂ、１５ｃ、…をビアー２５内でそれぞれメッキよりなる導電体１９により電気的に接続している。
【００４３】
これに対して、第３実施例では、半導体装置１の側面電極用半導体チップ４１は、積層された側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の一面に側面用電極４３を側面まで蒸着し、側面用電極４３は側面に側面用電極４３と導通するメッキを施して側面導電体４５を形成して電気的に接続している。側面用電極４３は、基板１３の一面側１３ａにアルミニュームが基板１３の側面端部まで蒸着されており、側面に所定の厚さを有して露出している。この側面用電極４３は、例えば、側面第１電極４３ａ、側面第２電極４３ｂ、側面第３電極４３ｃ、…が基板１３の一面側１３ａに蒸着されている。また、この側面用電極４３は、基板１３の図示上側の片面に電極４３を設け、図示しない回路を構成したが、前記と同様に、両側に電極４３を設けて両側に図示しない回路を構成しても良い。
【００４４】
積層された側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の側面第１電極４３ａは側面第１導電体４５ａにより、また、側面第２電極４３ｂは側面第２導電体４５ｂにより、更に、側面第３電極４３ｃは側面第３導電体４５ｃにより電気的に接続されている。
【００４５】
また、側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…は、その間を絶縁材料からなる側面電極用第１接着剤４７ａ、側面電極用第２接着剤４７ｂ、…で接着されて積層されている。
【００４６】
この側面電極用半導体チップ４１は、図１２および図１６のような第３実施例の工程で製造されている。先ず、図１２に示すように、基板１３の一面側１３ａには、アルミニュームからなる側面用電極４３ａが基板１３の端部（Ｐａ）まで蒸着されている。この一面側１３ａの基板１３には、電極４３部を除いて図示しないＳｉＯ2の絶縁膜が接着前に形成されていても良い。
【００４７】
次に、側面電極用半導体チップ４１は、図１２に示すように、全側面（端部Ｐａ）が研削される。研削された側面電極用半導体チップ４１は、図１３に示すように、所定の温度で加熱され、側面用電極４３が露出しているシリコン単結晶よりなる基板１３の全側面にＳｉＯ2の側面用絶縁膜４９が形成されるとともに、側面用電極４３の表面に側面用酸化アルミニューム膜５１が形成される。この側面用電極４３の表面に形成された側面用酸化アルミニューム膜５１は、図１４に示すように、選択エッチングにより除去される。
【００４８】
次に、積層された側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の側面第１電極４３ａの縦一列、側面第２電極４３ｂの縦一列、側面第３電極４３ｃの縦一列、…のメッキを施す部分を残して、図１５に示すように、他の側面にメッキ防止剤５３を塗布して覆い各縦一列の溝５５を形成する。
【００４９】
ＳｉＯ2の側面用絶縁膜４９が基板１３の側面に形成されるとともに、側面用酸化アルミニューム膜５１が除去されて側面用電極４３が露出された側面電極用半導体チップ４１の溝５５は、銅メッキが施されて充填され、図１６に示すように、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の端部（Ｐａ）に導電体４５が形成される。これにより、図１１に示すように、側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…の側面第１電極４３ａは側面第１導電体４５ａにより、また、側面第２電極４３ｂは側面第２導電体４５ｂにより、更に、側面第３電極４３ｃは側面第３導電体４５ｃにより電気的に接続されている。
【００５０】
この銅メッキは、側面電極用半導体チップ４１の側面用電極４３に図示しないメッキ用電極の一方が接続され、かつ、他方のメッキ用電極がメッキ液に挿入された後に、図示しないメッキ槽に挿入して、図１１に示すように、側面第１電極４３ａの縦一列、側面第２電極４３ｂの縦一列、側面第３電極４３ｃの縦一列、…内にメッキを成長させて充填し、側面電極用第１半導体チップ４１ａ、側面電極用第２半導体チップ４１ｂ、側面電極用第３半導体チップ４１ｃ、…が形成される。
【００５１】
上記実施例では、積層した側面電極用半導体チップ４１を研削したが、研削したものを側面電極用接着剤４７により積層しても良く、また、研削を省略しても良い。また、側面用電極４３は、基板１３の端部まで露出するように蒸着する例を示したが、端部まで露出させずに研削により露出するようにしても良い。
【００５２】
一体化された各半導体チップ１１、および、側面電極用半導体チップ４１は、図１７に示すように、所定の厚さのモールド樹脂５７を流し込むことにより半導体装置１が形成される。また、プラグ３３の下側、導電体１７および導電体４５の上下、あるいは、電極４３のいずれかから（図示では下側に書いてある）外部と電気的に接続するように構成されている。また、プラグ３３の下側、導電体１７および導電体４５の上下、あるいは、電極４３にワイヤーボールバンプ５９を設けて外部と電気的に接続するように構成するようにしても良い。
【００５３】
図１８には、本発明の実施の形態に係る半導体装置１を実装した回路基板１０００を示している。回路基板１０００には、例えば、ガラスエポシキ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば、銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置１の外部電極とを機械的に接続することでそれらの電気的導通が図られる。
【００５４】
なお、半導体装置１は、実装面積をベアチップにて実装する面積にまで小さくすることが出来るので、この回路基板１０００を電子機器に用いれば電気機器自体の小型化が図られる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００５５】
そして、この回路基板１０００を備える電子機器として、図１９にノート型パーソナルコンピュータ１２００を示している。このノート型パーソナルコンピュータ１２００は、製造容易で小型化された安価な回路基板１０００を備えているため、小型化で安価にできる。
【００５６】
【発明の効果】
以上説明したように本発明によれば、各半導体チップのビアー内に配設された電極にメッキが施され充填されて電気を導通する導電体となっているため、ビアー直径の大小、あるいは、ビアーの孔位置の精度に関係なく各半導体チップに導電することが出来る。また、電極は、ビアー内壁および電極上面にメッキが施され充填されて電気を導通する導電体となっているため、電極とメッキとの接合面積が大きくなり、接合部の強度を増すとともに、電気の導通が更に良くなっている。また、メッキがプラグと電極の両方から施されてビアー内を充填するために、メッキ施工が容易になるとともに、メッキ時間の短縮が図れる。
【００５７】
また、各半導体チップの側面端面に露出した電極を電気的に接続して導電体としたため、実装面積が小さくなるとともに、側面端面を加工して導電体を形成するために、外部より加工ができ製造が容易になる。各半導体チップの側面端面の溝にメッキを充填し各半導体チッブを電気的に接続する導電体としているため、溝の大小、あるいは、半導体チップの精度に関係なく各半導体チップに導電することが出来るので、製造が容易になる。
【００５８】
また、半導体装置は製造が容易で、かつ、小型で安価になるため、小型で安価な電子機器を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の第１実施形態の半導体チップを積層した一部側面断面図である。
【図２】本発明の実施形態に係る半導体装置の第１実施形態の半導体チップを積層した積層した斜視図である。
【図３】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの孔あけ工程を説明する一部側面断面図である。
【図４】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの絶縁膜を製造する工程を説明する一部側面断面図である。
【図５】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの電極の絶縁膜をエッチングする工程を説明する一部側面断面図である。
【図６】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップのビアーにメッキを施す工程を説明する一部側面断面図である。
【図７】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップの接着剤を除去する工程を説明する一部側面断面図である。
【図８】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップの絶縁膜を製造する工程を説明する一部側面断面図である。
【図９】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップの電極の絶縁膜をエッチングする工程を説明する一部側面断面図である。
【図１０】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップのビアーにメッキを施す工程を説明する一部側面断面図である。
【図１１】本発明の実施形態に係る半導体装置の第３実施形態の半導体チップを積層した斜視図である。
【図１２】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの研削工程を説明する一部側面断面図である。
【図１３】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの絶縁膜を製造する工程を説明する一部側面断面図である。
【図１４】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの電極の絶縁膜をエッチングする工程を説明する一部側面断面図である。
【図１５】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの側面にメッキを施す工程を説明する一部側面断面図である。
【図１６】本発明の実施形態に係る半導体装置の第３実施形態における半導体チップの側面にメッキを施した結果を示す工程を説明する一部側面断面図である。
【図１７】本発明の実施形態に係る半導体装置の側面断面図である。
【図１８】実施形態に係る半導体装置の回路基板への適用例の説明図である。
【図１９】実施形態に係る半導体装置の電子機器への適用例の説明図である。
【符号の説明】
１ 半導体装置
１１ 半導体チップ
１３ シリコン単結晶基板
１５ 電極
１７ 導電体
２１ 接着剤
２５ ビアー
２７ 絶縁膜
２９ 酸化アルミニューム膜
３３ プラグ
４１ 側面電極用半導体チップ
４３ 側面電極
４５ 側面導電体
４７ 側面電極用接着剤
４９ 側面用絶縁膜
５１ 側面用酸化アルミニューム膜
５３ メッキ防止剤
５５ 溝
５７ モールド樹脂
５９ ワイヤーボールバンプ
１０００ 回路基板
１２００ ノート型パーソナルコンピュータ
Claims (1)
- 複数の半導体チップを接着剤で接着して多層化する工程と、
半導体チップにビアーをあける工程と、
ビアー内壁の接着剤を溶剤で除去して電極上面を露出する工程と、
半導体チップを加熱してビアー内壁に絶縁膜を形成する工程と、
ビアー内をエッチングして電極を露出する工程と、
半導体チップをメッキ槽に挿入してビアー内にメッキを充填して導電体を形成し、電極を電気的に接続する工程と、
からなることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35913599A JP3731420B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP35913599A JP3731420B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001177048A JP2001177048A (ja) | 2001-06-29 |
| JP3731420B2 true JP3731420B2 (ja) | 2006-01-05 |
Family
ID=18462929
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP35913599A Expired - Lifetime JP3731420B2 (ja) | 1999-12-17 | 1999-12-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3731420B2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4819320B2 (ja) * | 2003-05-28 | 2011-11-24 | 株式会社オクテック | 半導体装置の製造方法 |
| JP2006287211A (ja) * | 2005-03-08 | 2006-10-19 | Sharp Corp | 半導体装置、積層半導体装置およびそれらの製造方法 |
| JP2007294652A (ja) | 2006-04-25 | 2007-11-08 | Matsushita Electric Ind Co Ltd | 半導体集積回路装置及びその製造方法 |
| KR100809696B1 (ko) * | 2006-08-08 | 2008-03-06 | 삼성전자주식회사 | 사이즈가 상이한 복수의 반도체 칩이 적층된 멀티 칩패키지 및 그 제조방법 |
| JP5201048B2 (ja) | 2009-03-25 | 2013-06-05 | 富士通株式会社 | 半導体装置とその製造方法 |
| KR20100109241A (ko) * | 2009-03-31 | 2010-10-08 | 삼성전자주식회사 | 칩 적층 패키지 및 그 제조방법 |
| JP5445159B2 (ja) * | 2010-01-18 | 2014-03-19 | 株式会社ニコン | 半導体装置製造方法及び積層半導体装置 |
| JP5480762B2 (ja) * | 2010-09-21 | 2014-04-23 | 株式会社ディスコ | スタックデバイスの製造方法 |
| JP6393036B2 (ja) * | 2013-12-19 | 2018-09-19 | 国立大学法人東京工業大学 | 半導体装置及びその製造方法 |
| JP6391999B2 (ja) * | 2014-06-13 | 2018-09-19 | 株式会社ディスコ | 積層デバイスの製造方法 |
| CN115460772A (zh) * | 2021-06-08 | 2022-12-09 | 中兴智能科技南京有限公司 | 一种印刷电路板、印刷电路板制备方法以及电子设备 |
-
1999
- 1999-12-17 JP JP35913599A patent/JP3731420B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2001177048A (ja) | 2001-06-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN104882416B (zh) | 具有堆叠式封装能力的半导体封装件及其制作方法 | |
| TWI508196B (zh) | 具有內建加強層之凹穴基板之製造方法 | |
| JP4865197B2 (ja) | 半導体装置およびその製造方法 | |
| CN101515554B (zh) | 半导体器件的制造方法、半导体器件以及配线基板 | |
| CN103247599B (zh) | 半导体器件及其制造方法 | |
| JP5091221B2 (ja) | 半導体装置 | |
| JPS6355213B2 (ja) | ||
| US20080290496A1 (en) | Wafer level system in package and fabrication method thereof | |
| JP3687435B2 (ja) | 半導体チップおよびその製造方法、半導体装置、コンピュータ、回路基板ならびに電子機器 | |
| JP2003522401A (ja) | 積層型集積回路パッケージ | |
| TW201631701A (zh) | 以聚合物部件爲主的互連體 | |
| JP2001217386A (ja) | 半導体装置およびその製造方法ならびに電子機器 | |
| EP2421037A1 (en) | Electronic device mounting structure and electronic device mounting method | |
| TW201507556A (zh) | 具有散熱墊及電性突柱之散熱增益型線路板 | |
| JP3731420B2 (ja) | 半導体装置の製造方法 | |
| JP2004505451A (ja) | 立体相互結合を伴う電子装置の分配型シールディング及び減結合方法、そのようにして得られた装置及び該装置の製造方法 | |
| TW201409653A (zh) | 具有內嵌元件及電磁屏障之線路板 | |
| JP2005093980A (ja) | 積み重ねが可能な層、ミニスタック、および積層型電子モジュール | |
| CN111799188A (zh) | 一种利用tsv和tgv的减薄晶圆封装工艺 | |
| US7310239B1 (en) | IC packaging interposer having controlled impedance or optical interconnections and an integral heat spreader | |
| JP3757766B2 (ja) | 半導体装置及びその製造方法、並びに電子機器 | |
| JP2001118986A (ja) | 半導体装置、ならびに電子機器 | |
| JP5171726B2 (ja) | 半導体装置 | |
| US20170133352A1 (en) | Thermally enhanced semiconductor assembly with three dimensional integration and method of making the same | |
| TW201029125A (en) | Packaging substrate having semiconductor chip embedded therein, and method for manufacturing the same |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040308 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050629 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050705 |
|
| A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050824 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20050920 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20051003 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3731420 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091021 Year of fee payment: 4 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101021 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111021 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121021 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121021 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131021 Year of fee payment: 8 |
|
| S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| EXPY | Cancellation because of completion of term |