JP3757766B2

JP3757766B2 - 半導体装置及びその製造方法、並びに電子機器

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Publication number: JP3757766B2
Application number: JP2000207076A
Authority: JP
Inventors: 明間ケ部
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2000-07-07
Filing date: 2000-07-07
Publication date: 2006-03-22
Anticipated expiration: 2020-07-07
Also published as: JP2002026240A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法、ならびに電子機器に係り、特に、半導体チップを簡単な構成で積層し、製造が容易で、小型化された半導体装置及びその製造方法、ならびに電子機器に関する。
【０００２】
【従来の技術】
近年、電子機器の高性能化、小型化に伴って一つのパッケージ内に複数の半導体チップを配置してマルチチップパッケージ（Multi Chip Package）とすることにより、半導体装置の高機能化と小型化とが図られている。そして、マルチチップパッケージ(ＭＣＰ)には、複数の半導体チップが平面的に並べられた平面型ＭＣＰと、複数の半導体チップを厚み方向に積層した積層型（スタックド）ＭＣＰとがある。半導体チップを平面的に並べられた平面型ＭＣＰは、広い実装面積を必要とするため、電子機器の小型化への寄与率が小さい。このため、半導体チップを積層した積層型ＭＣＰの開発が盛んに行われている。この例として、特開平６−３７２５０号公報や特開平６−２０４３９９号公報に記載の、半導体チップをパッケージに封止した後に垂直に積み重ね、ワイヤ、あるいは、バイアホールやスルーホールを用いてパッケージ間の電気的接続を行うことによりモジュールを形成する技術、などがある。
【０００３】
【発明が解決しようとする課題】
しかしながら、この従来の積層型ＭＣＰでは、特開平６−３７２５０号公報においては、積層した半導体チップを相互に電気的に接続する場合、各半導体チップの周縁部に端子部を形成し、各チップの端子部間をワイヤによって接続している。このため、半導体チップ相互の電気的接続が煩雑となるばかりでなく、積層する半導体チップは、上にいくほどサイズを小さくしなければならず、集積効率、実装効率が低下する。また、半導体チップの集積度が向上させると、ワイヤ間が小さくなってワイヤ間で短絡を生ずる恐れがある。
【０００４】
また、特開平６−２０４３９９号公報においては、層間接続を行うために、バイアホールやスルーホールを形成する必要があるので次のように行うため製造プロセスが複雑になるという問題がある。すなわち、積層型ＭＣＰは、半導体チップと配線基板とを電気的に接続し、積層型ＭＣＰを作る際に積層単位となるチップキャリアを複数枚作成し、このチップキャリアとコンデンサフイルムと熱伝導基板とパッケージベースとを接着フイルムに接着する。そしてスルーホールを形成し、積層し接着した部品間の電気的接続を行う。このとき、バイアホールやスルーホールの加工には、バイアホールやスルーホールの孔の直径、層間の位置合わせ、および、正確な穴あけ位置の各加工精度の向上などの製造プロセスが困難である。このため、簡単な構成で半導体チップを積層でき、半導体チップの実装面積が小さく、かつ、結合強度の良いものが望まれている。
【０００５】
本発明は、上記従来の問題点に着目し、半導体チップの電極を貫通してあけたビアー内壁に絶縁膜を施こすとともに、半導体チップを積層し、ビアー内に充填したメッキ材により各半導体チップの電極を電気的に接続し、かつ、各半導体チップを充填したメッキ材で結合したため、製造が容易で、メッキ接着強度が良い小型の半導体装置およびその製造方法、ならびにこれを用いた電子機器を提供することを目的としている。
【０００６】
【課題を解決するための手段】
上記目的を達成するために、本発明に係る半導体装置では、複数の半導体チップを積層して多層化した半導体装置において、半導体チップの電極を貫通してあけたビアーと、該ビアー内に各半導体チップの電極を接続して導通し積層した半導体チップを機械的に結合するメッキ材の結合柱部材を設けた構成にしたものである。
【０００７】
このように構成した本発明は、各半導体チップのビアー内に配設された電極にメッキが施され接続するとともに、ビアー内にメッキ材を充填し各半導体チップをメッキ材からなる結合柱部材で結合している。
【０００８】
また、ビアー内に充填されるとともに、ビアーの両端部においてビアーの内径よりも大きい外径を有するメッキ材からなる結合柱部材で結合している。このため、各半導体チップにあけるビアー直径の大小、あるいは、ビアーの孔位置のズレに関係なくビアー内に充填されたメッキ材により連結されるため、各半導体チップは確実に導通されるとともに、各半導体チップを確実に、強く結合することが出来る。また、各半導体チップはメッキ材で結合されているため、接着剤が不要になるとともに、モールドも不要にできる。このように、接着剤およびモールドを不要にできるため、工程の簡略化、リペアの容易化、および、放熱性が向上するという効果が得られる。さらに、接着剤が不要になるので膨張係数が異なることによる従来のような剥離が無くなるという効果も得られる。
【０００９】
また、上記発明に係る結合柱部材は、ビアーの一端部に挿入したプラグと、該プラグに接続するビアー内に充填したメッキ材からなることが望ましい。
【００１０】
このように構成した本発明は、電極以外にビアー内のプラグからもメッキが施されてビアー内をメッキ材で充填するためにメッキを施すのが容易になるとともに、メッキ時間の短縮が図れる。
【００１１】
本発明に係る半導体装置の製造方法は、積層した複数の半導体チップを積層したものにビアーをあける、あるいは、複数の半導体チップにビアーをあけた後に積層して多層化する、工程と、半導体チップを加熱してビアー内壁に絶縁膜を形成する工程と、ビアー内をエッチングあるいはメッキ防止材を塗布して電極を露出する工程と、積層した半導体チップをメッキ槽に挿入してビアー内にメッキ材を充填し、各半導体チップの電極を電気的に接続するとともに、各半導体チップを結合する結合柱部材を形成する工程と、を有するようにしている。
【００１２】
このような方法で製造した本発明は、メッキ材にてビアー内を充填して各半導体チップを結合柱部材で結合するとともに、各半導体チップの電極をメッキ材からなる結合柱部材で接続して各半導体チップを電気的に接続する。これにより、各半導体チップは、ビアー直径の大小、あるいは、ビアーの孔位置の精度に関係なく各半導体チップに導通することが出来るとともに、積層した半導体チップは、確実に、強く結合される。このビアーは各半導体チップにあけるようにして製造しても良く、あるいは、半導体チップにビアーをあけた後に積層するようにしても良い。これにより、製品に合わせて半導体チップの積層ができ、且つ、そのビアー直径あるいは孔位置の精度を低下しても良いので製造が容易になる。
【００１３】
また、本発明に係る電子機器は、上記構成の半導体装置を備えることが望ましい。
【００１４】
このように構成した本発明は、半導体装置は製造が容易で、かつ、小型で安価になるため、小型で安価な電子機器を得ることが出来る。
【００１５】
【発明の実施の形態】
以下に、本発明に係る半導体装置及びその製造方法、ならびに電子機器の好ましい実施の形態を添付図面に従って詳細に説明する。
【００１６】
図１は本発明の実施形態に係る半導体装置１の半導体チップ１１を積層した一部側面断面図、図２から図５は半導体チップ１１の第１実施例の製造工程を説明するための一部側面断面図、図６は半導体チップ１１の第１実施例の製造工程を説明するための平面図、図７および図８は半導体チップ１１の第２実施例の製造工程を説明するための一部側面断面図、図９は半導体装置１の側面断面図である。
【００１７】
図１において、半導体装置１（図９に示す）を構成する各々の半導体チップ１１は、基板となるシリコン単結晶基板１３（以下、基板１３という）の一面側１３ａにアルミニウムからなる電極１５が蒸着されるとともに、基板１３の表面には、電極１５を除いてＳｉＯ₂の絶縁膜１７が形成されている。半導体装置１の複数の半導体チップ１１は、例えば、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…(図示では３個)のチップが積層されて構成されている。積層されている第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の電極１５は結合柱部材２１により、各半導体チップ１１は一体として結合されている。このとき、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各々の間は、絶縁膜１７を介して積層されている。
【００１８】
また、半導体チップ１１は、複数の電極１５、例えば、図６の平面図に示すように、その一面１３ａに電極１５ａ、第２電極１５ｂ、第３電極１５ｃ、…が、縦方向及び横方向のそれぞれに所定の間隔で離間して蒸着されている。また、同様に、第２電極１５ｂは第２結合柱部材２１ｂにより、更に、第３電極１５ｃは第３結合柱部材２１ｃにより電気的に接続されている。なお、上記実施例では、基板１３の図示上側の一面１３ａに電極１５を設け、図示しない回路を構成したが、基板１３の両側に電極１５を設けて両側に図示しない回路を構成しても良い。
【００１９】
半導体チップ１１の結合柱部材２１は、電極１５、基板１３、および、絶縁膜１７を貫通してビアー１９があけられ、そのビアー１９内にメッキ材が充填されて形成されている。このビアー１９は、各々の半導体チップ１１が積層された後にあけられている。または、各々の半導体チップ１１にビアー１９があけられた後に、ビアー１９の位置を合わせて貫通した孔として積層しても良い。
【００２０】
次に、半導体チップ１１の製造工程について説明する。図２から図６は、半導体チップ１１の第１実施例の工程を示す図である。
【００２１】
図２に示すように、基板１３の一面側１３ａには、例えば、アルミニウムからなる第１電極１５ａ、第２電極１５ｂ、第３電極１５ｃ…の電極１５が蒸着されている（図６参照）。この基板１３には、一面側１３ａの電極１５を除いた上面１３ｂ、側面１３ｃ、および、裏面１３ｄにＳｉＯ₂の絶縁膜１７が形成されている。また、半導体チップ１１には、アルミニウムの電極１５の中に図示しないドリルにより第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…を貫通したビアー１９が、電極１５の両端部（図示の左右方向側）にあけられている。例えば、バスライン等の電極１５では、１００μｍの幅に、５０μｍの直径のドリルで孔があけられる。
【００２２】
このビアー１９があけられた半導体チップ１１は所定の温度で加熱される。この結果、図３に示すように、基板１３のビアー１９の内壁１９ａには、ＳｉＯ₂の内壁絶縁膜２３が形成される。また、ビアー１９のアルミニウムの電極１５には、酸化アルミニウム膜２５が形成される。
【００２３】
次に、ビアー１９のアルミニウム電極１５に形成される酸化アルミニウム膜２５は、選択エッチングにより、図４に示すように除去される。
【００２４】
次に、図５に示すように、ビアー１９の孔の一端部１９ｂに、銅等の材料からなる鍔付プラグ２７が挿入されるとともに、図示の一番上に配設された第３半導体チップ１１ｃの上には、所定の直径孔Ｄａを有するメッキ防止材２９が塗布される。メッキ防止材２９は、複数の直径孔Ｄａを有して第３半導体チップ１１ｃの上面全面（図６の斜線部で示す範囲）に塗布される。
【００２５】
図５および図６に示すような状態、即ち、ビアー１９の内壁の基板１３にＳｉＯ₂の内壁絶縁膜２３が形成されるとともに、酸化アルミニウム膜２５が除去されアルミニウム電極１５が露出された半導体チップ１１のビアー１９内には、銅メッキ材が施されて充填され、図１に示すように、複数の結合柱部材２１が形成される。これにより、半導体チップ１１は、多数の結合柱部材２１により強く結合されるため、分離することがなくなる。
【００２６】
この銅メッキ材は、例えば、ビアー１９の孔の一端部１９ｂに挿入された銅等の材料からなる鍔付プラグ２７に図示しないメッキ用電極の一方が接続されるとともに、他方のメッキ用電極はメッキ液に挿入されている。この半導体チップ１１は、図示しないメッキ槽に挿入され、ビアー１９の孔内にメッキを成長させてメッキ材を充填し、第１結合柱部材２１ａ、第２結合柱部材２１ｂ、第３結合柱部材２１ｃ、…が形成される。このとき、前記所定の直径孔Ｄａは、銅メッキ材が充填されて第１結合柱部材２１ａの上側の鍔３１（図１に示す）となり、半導体チップ１１が離間しないように結合している。上記例では、銅メッキ材を用いた例を示したが、金メッキ材、銀メッキ材、亜鉛メッキ材等の導電材料でメッキが可能な材料であれば良い。
【００２７】
これにより、図１に示すように、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の第１電極１５ａは第１結合柱部材２１ａにより結合される。また、第２電極１５ｂは第２結合柱部材２１ｂにより、更に、第３電極１５ｃは第３結合柱部材２１ｃにより電気的に接続される。また、この各結合柱部材２１は、前記のごとく、半導体チップ１１が離間しないように結合している。この鍔付プラグ２７および鍔３１は、半導体装置１の電極として用いることができる。
【００２８】
上記実施例では、ビアー１９は、各第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各半導体チップ１１が積層された後にドリルであけられたが、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各々にビアー１９の孔をあけた後に治具を用いて貫通したビアー１９を形成するようにしても良い。仮に、第１半導体チップ１１ａ、第２半導体チップ１１ｂ、第３半導体チップ１１ｃ、…の各々にビアー１９の孔がズレてもメッキ材により充填されるため、電気的に接続する結合柱部材２１を形成できる。従って、ビアー１９の孔あけ位置の精度は低くてもよくなり、製造が容易になる。
【００２９】
なお、上記実施例では、ビアー１９内のアルミニウムの電極１５は、酸化アルミニウム膜２５が形成された後に除去した実施例を説明したが、半導体チップ１１を所定の温度で加熱する前に、電極１５の図示上面およびビアー１９の内面に、酸化防止剤を塗布しておいて酸化膜の発生を防止するようにしても良い。
【００３０】
以上に記載した半導体装置１の製造方法は、積層した複数の半導体チップ１１を積層したものにビアー１９をあける、あるいは、複数の半導体チップ１１にビアー１９をあけた後に積層して多層化する、工程と、半導体チップ１１を加熱してビアー１９の内壁１９ａに内壁絶縁膜２３を形成する工程と、ビアー１９内をエッチングあるいはメッキ防止材２９を塗布して電極１５を露出する工程と、積層した半導体チップ１１を図示しないメッキ槽に挿入してビアー１９内にメッキ材を充填し、各半導体チップ１１の電極１５を電気的に接続するとともに、各半導体チップ１１を結合する結合柱部材２１を形成する工程と、を有する工程よりなっている。
【００３１】
次に、半導体チップ１１の第２実施例の製造工程について説明する。図７および図８は、半導体チップ１１の第２実施例の工程を示す図である。なお、第１実施例と同一部品には同一符号を付して説明は省略する。
【００３２】
第１実施例では、ビアー１９の孔の一端部１９ａに、銅等の材料からなる鍔付プラグ２７が挿入された後、図５に示すように、第３半導体チップ１１ｃの上に所定の直径孔Ｄａを有するメッキ防止材２９を塗布し、ビアー１９内をメッキ材にて充填し結合柱部材２１を形成している。
【００３３】
これに対して、第２実施例では、図７に示すように、第３半導体チップ１１ｃの上に所定の直径孔Ｄａを有するメッキ防止材２９を塗布するとともに、第１半導体チップ１１ａの下に所定の第１直径孔Ｄｂを有する下側メッキ防止材３３を塗布している。第１半導体チップ１１ａの下に形成された所定の第１直径孔Ｄｂは、下側鍔３１ａを形成している。メッキ防止材２９と下側メッキ防止材３３とが塗布された後に、ビアー１９内をメッキ材にて充填し結合柱部材２１を形成している。これにより、図８に示すように、半導体チップ１１は結合柱部材２１により、電極１５が結合柱部材２１により電気的に接続される。同時に、この結合柱部材２１は、上側の鍔３１と下側鍔３１ａとにより半導体チップ１１が離間しないように結合している。このとき、鍔３１の前記所定の直径孔Ｄａと下側鍔３１ａの第１直径孔Ｄｂとは、ビアー１９の内径Ｄｃよりも大きく明けられている。これにより、結合柱部材２１は、ビアー１９内に充填されるとともに、ビアー１９の両端部３１、３１ａにおいてビアー１９の内径Ｄｃよりも大きい外径Ｄａ、Ｄｂを有するメッキ材からなっている。メッキ防止材２９と下側メッキ防止材３３とは、同一形状により構成しても良い。
【００３４】
一体化された各半導体チップ１１は、図９に示すように、所定の厚さのモールド樹脂３５を流し込むことにより実装チップ１Ａが形成される。また、鍔付プラグ２７の下側、結合柱部材２１の上下、あるいは、電極１５のいずれかから（図示では下側に書いてある）外部と電気的に接続するように構成されている。また、鍔付プラグ２７の下側、結合柱部材２１の上下、あるいは、電極１５にワイヤーボールバンプ３７を設けて外部と電気的に接続するように構成するようにしても良い。
【００３５】
図１０には、本発明の実施の形態に係る半導体装置１を実装した回路基板１０００を示している。回路基板１０００には、例えば、ガラスエポシキ基板等の有機系基板を用いることが一般的である。回路基板１０００には、例えば、銅からなるボンディング部が所望の回路となるように形成されている。そして、ボンディング部と半導体装置１の外部電極とを機械的に接続することでそれらの電気的導通が図られる。
【００３６】
なお、半導体装置１は、実装面積をベアチップにて実装する面積にまで小さくすることが出来るので、この回路基板１０００を電子機器に用いれば電気機器自体の小型化が図られる。また、同一面積内においては、より実装スペースを確保することができ、高機能化を図ることも可能である。
【００３７】
そして、この回路基板１０００を備える電子機器として、図１１にノート型パーソナルコンピュータ１２００を示している。このノート型パーソナルコンピュータ１２００は、製造容易で小型化された安価な回路基板１０００を備えているため、小型化で安価にできる。
【００３８】
【発明の効果】
以上説明したように本発明によれば、各半導体チップのビアー内に配設された電極にメッキが施されるとともにメッキ材が充填されて電気を導通し、かつ、メッキ材が結合柱部材となっているため、ビアー直径の大小、あるいは、ビアーの孔位置の精度に関係なく各半導体チップに導通することが出来る。また、メッキ材がプラグと電極の両方から施されてビアー内を充填するために、メッキ施工が容易になるとともに、メッキ時間の短縮が図れる。また、各半導体チップの中に電極を電気的に接続するとともに、結合柱部材としたため、実装面積が小さくなり、また半導体チップの結合強度を強くできる。
【００３９】
また、半導体装置は製造が容易で、かつ、小型で安価になるため、小型で安価な電子機器を得ることが出来る。
【図面の簡単な説明】
【図１】本発明の実施形態に係る半導体装置の第１実施形態の半導体チップを積層した一部側面断面図である。
【図２】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの孔あけ工程を説明する一部側面断面図である。
【図３】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの絶縁膜を製造する工程を説明する一部側面断面図である。
【図４】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップの電極の絶縁膜をエッチングする工程を説明する一部側面断面図である。
【図５】本発明の実施形態に係る半導体装置の第１実施形態における半導体チップのビアーにメッキ材を施す工程を説明する一部側面断面図である。
【図６】本発明の実施形態に係る半導体装置の第１実施形態の半導体チップを積層したメッキ前の平面図である。
【図７】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップのビアーにメッキ材を施す工程を説明する一部側面断面図である。
【図８】本発明の実施形態に係る半導体装置の第２実施形態における半導体チップのビアーにメッキ材を施す工程を説明する一部側面断面図である。
【図９】本発明の実施形態に係る半導体装置の側面断面図である。
【図１０】実施形態に係る半導体装置の回路基板への適用例の説明図である。
【図１１】実施形態に係る半導体装置の電子機器への適用例の説明図である。
【符号の説明】
１……半導体装置
１１……半導体チップ
１３……シリコン単結晶基板
１５……電極
１７……絶縁膜
１９……ビアー
２１……結合柱部材
２３……内壁絶縁膜
２５……酸化アルミニウム膜
２７……鍔付プラグ
２９……メッキ防止剤
３１……鍔
３１ａ……下側鍔
３３……下側メッキ防止材
３５……モールド樹脂
３７……ワイヤーボールバンプ
１０００……回路基板
１２００……ノート型パーソナルコンピュータ

Claims

複数の半導体チップを積層して多層化した半導体装置において、
半導体チップの電極を貫通してあけたビアーと、
前記ビアーの一端部に挿入したプラグと、該プラグに接続するビアー内に充填したメッキ材からなる結合柱部材とを設け、
前記結合柱部材により各々の前記半導体チップの電極を接続して導通し積層した半導体チップを機械的に結合したことを特徴とする半導体装置。
請求項１記載の半導体装置において、前記結合柱部材は、前記ビアー内に充填されるとともに、前記ビアーの両端部において前記ビアーの内径よりも大きい外径を有するメッキ材からなることを特徴とする半導体装置。
積層した複数の半導体チップにビアーをあける、又は、複数の半導体チップにビアーをあけた後に積層して多層化する、工程と、
前記半導体チップを加熱して前記ビアー内壁に絶縁膜を形成する工程と、
前記ビアー内をエッチングして電極を露出する工程と、
プラグを前記ビアーの一端部に挿入する工程と、
前記積層した半導体チップをメッキ槽に挿入して前記ビアー内にメッキ材を充填し、各前記半導体チップの電極を電気的に接続するとともに、前記プラグとともに各前記半導体チップを結合する結合柱部材を形成する工程とを有することを特徴とする半導体装置の製造方法。
請求項３記載の半導体装置の製造方法において、前記プラグを前記結合柱部材を形成する工程のメッキ用電極とすることを特徴とする半導体装置の製造方法。
請求項３記載の半導体装置の製造方法において、前記電極に酸化防止剤を塗布し、前記ビアー内壁に絶縁膜を形成する工程を行うことにより、前記電極を露出する工程を除いたことを特徴とする半導体装置の製造方法。
請求項１または請求項２に記載の半導体装置を備えたことを特徴とする電子機器。