KR0155438B1 - 멀티칩 모듈 및 그의 제조방법 - Google Patents

멀티칩 모듈 및 그의 제조방법

Info

Publication number
KR0155438B1
KR0155438B1 KR1019950008905A KR19950008905A KR0155438B1 KR 0155438 B1 KR0155438 B1 KR 0155438B1 KR 1019950008905 A KR1019950008905 A KR 1019950008905A KR 19950008905 A KR19950008905 A KR 19950008905A KR 0155438 B1 KR0155438 B1 KR 0155438B1
Authority
KR
South Korea
Prior art keywords
chip
wiring pattern
substrate
insulating layer
chips
Prior art date
Application number
KR1019950008905A
Other languages
English (en)
Other versions
KR960039323A (ko
Inventor
김세일
Original Assignee
김광호
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 김광호, 삼성전자주식회사 filed Critical 김광호
Priority to KR1019950008905A priority Critical patent/KR0155438B1/ko
Publication of KR960039323A publication Critical patent/KR960039323A/ko
Application granted granted Critical
Publication of KR0155438B1 publication Critical patent/KR0155438B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/161—Cap
    • H01L2924/1615—Shape
    • H01L2924/16152—Cap comprising a cavity for hosting the device, e.g. U-shaped cap

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Wire Bonding (AREA)

Abstract

본 발명은 종래 기술에 의한 멀티칩 모듈의 단점을 해결하기 위한 것으로서, 멀티칩 모듈은 기판에 매립하여 실장되는 제1칩과, 그 제1칩의 전극단자와 직접 접합되어 전기적인 연결을 이루도록 하여 제1칩과 기판의 상부에 절연층에 의해 층간절연되는 다층의 배선패턴, 상기 배선패턴의 상부에 실장되는 제2칩, 및 제3칩이 부착되어 내부의 내장된 배선패턴에 전기적으로 연결된 덮개를 갖는 것을 특징으로 한다. 그리고 멀티칩 모듈의 제조방법은 제1칩의 전극단자와 직접 배선패턴이 연결되도록 절연층을 식각하여 전극패드를 노출시키고 그 전극패드와 절연층의 상부에 배선패턴을 형성시키는 단계를 갖는 것을 특징으로 한다. 이와 같은 본 발명은 실장밀도의 향상과 양면 실장으로 아날로그와 디지털 혼재 배선에서 오는 잡음 감소, 전기적 특성의 향상, 고집적회로(Large Scale Integration, LSI)에도 대응하기 용이, 및 열발산 또는 방출효과의 향상 등의 효과가 있다.

Description

멀티칩 모듈 및 그의 제조방법
제1도는 종래 기술에 따른 멀티칩 모듈의 구조를 나타낸 도면.
제2도는 본 발명에 따른 멀티칩 모듈의 제조공정을 도시한 도면.
제3도는 본 발명에 따른 멀티칩 모듈 단면도.
제4도는 제3도의 A부분의 확대 단면도.
* 도면의 주요부분에 대한 부호의 설명
40 : 기판 42 : 캐버티(cavity)
43 : 절연층 45 : 접착제
46 : 덮개 47 : 핀 리드
48 : 볼 범프 49 : 기판 전극단자
50 : 칩 전극단자 51 : 도전성 금속선
52,62 : 배선패턴 60 : 테이프 리드
100, 101, 102 : 반도체 칩 100', 101' : 플립 칩
본 발명은 성능 면에서 효용을 높이기 위한 멀티칩 모듈(Multi-chip Module, MCM)에 관한 것으로서, 특히 복수의 반도체 칩을 기판 상에 매립·배치한 후 상부를 박막의 절연층과 배선패턴을 다층 형성하고 그 상면에 반도체 칩을 실장하여 실장 밀도 및 성능을 개선하는 멀티칩 모듈 및 그의 제조방법에 관한 것이다.
과거 30년 동안 반도체 칩의 트랜지스터의 수와 속도는 기하급수적으로 증가하여 지난 3년 동안에는 2배가 증가하였다. 그러나, 반도체 칩의 상호접속(Interconnection) 속도와 칩 입/출력의 횟수는 상기의 비율로 증가하지는 못하였다.
따라서 반도체 칩의 상호접속은 시스템의 속도 및 성능을 지배하고 결정하는 역할을 하기 때문에 반도체의 패키지화는 성능에 있어 매우 중요한 인자가 되고 있다.
현재 시스템의 성능을 개선하는데 있어서 반도체 칩 자체의 기술보다는 반도체 칩의 패키지화 및 상호접속 기술에 의해 점점 더 제한을 받게 되었다. 패키지 기술과 상호접속 기술은 주로 고성능 컴퓨터의 성능을 제한하는 주된 요소가 되고 있으며, 멀티칩 모듈은 시스템의 패키지를 위한 바람직한 기술로 받아들여지고 있다. 앞으로는, 패키지에 의해서 더 많은 시스템이 제한을 받게 되어, 더 많은 시스템에 멀티칩 모듈이 도입될 전망이다.
멀티칩 모듈은 시스템의 속도를 용이하게 개선할 수 있고, 시스템의 크기를 줄일 수 있으며, 많은 입/출력 횟수를 갖는 반도체 칩을 용이하게 제어할 수 있고, 지정된 공간에서 상호접속의 수를 늘릴 수 있으며, 지정된 시스템에 대한 외부 접속의 횟수를 줄일 수 있는 장점이 있다.
제1도는 종래 기술에 따른 멀티칩 모듈의 구조를 나타낸 도면이다. 제1도를 참조하면, 기판(40)의 상부에 기판 전극단자(49)가 형성되어 있고, 그 기판(40)과 반도체 칩(100)들은 접착제(45)에 의해 접착되어 있으며, 각각 도전성 금속선(51)으로 전기적인 연결을 이루는 와이어 본딩법과 테이프 리드(60)로 전기적인 연결을 이루는 탭 실장(Tape Automated Bonding; TAB)법으로 실장되어 있거나, 플립 칩(100')의 칩 전극단자(50)와 기판(40)의 상면에 형성된 기판 전극단자(49)가 볼 범프(48)로 접합되어 전기적인 연결과 동시에 기판(40)에 부착을 동시에 하는 플립 칩 실장법에 의해 실장되어 있다.
이와 같은 종래의 멀티칩 모듈은 세라믹 재질의 기판에 복수개의 칩을 실장한 MCM-C 구조로 고방열성에 뛰어나지만 도체로 사용되는 텅스텐, 몰리브덴이 높은 저항값을 갖기 때문에 전기적 특성 문제나 고밀도 실장 면에서 문제점을 내포하고 있다.
또한, 박막(Thin Film)을 이용한 MCM-D 구조의 멀티칩 모듈은 고밀도 실장이 가능하나 열발산성을 위한 구조를 도입하여야 하기 때문에 세라믹 기판 위에 박막을 형성한 MCM-C/D가 이용되고 있으나, 열발산성을 개선하기 위해 세라믹 기판에 캐버티를 형성하여 반도체 칩을 실장하고, 박막으로 형성된 배선패턴에 와이어 본딩으로 접속함으로써 캐버티 점유율이 크게 된다. 따라서, 배선 밀도가 저하되고 한쪽 면에 고밀도로 실장할 때에 아날로그, 디지털 배선이 혼재하게 되면, 잡음이 발생하는 문제점이 발생된다.
따라서 본 발명의 목적은 전기적 특성이 양호하면서도 실장 밀도를 높일 수 있고, 또한 방열 문제에 있어서도 기판 상에 매립된 반도체 칩을 세라믹에 직접 접착시키고, 박막 최상면의 반도체 칩은 덮개를 이용함으로써 열발산 문제를 해결할 수 있는 멀티칩 모듈과 그의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명에 따른 멀티칩 모듈은 복수의 캐버티를 갖는 기판, 그 기판의 캐버티에 위치하도록 실장된 복수의 제1칩, 기판의 캐버티 형성면으로부터 적층되어 형성된 절연층과 배선패턴, 절연층에 의해 절연되는 복수의 층으로 이루어져 제1칩과 전기적으로 연결되는 소정의 다층 회로 패턴을 이루는 배선패턴, 배선패턴의 최상위 층에 실장되며 그 배선패턴과 전기적으로 연결되는 복수의 제2칩, 기판을 봉지하며 배선패턴을 내장한 덮개, 덮개의 안쪽면에 실장되어 있으며 덮개에 내장된 배선패턴에 전기적으로 연결되는 복수의 제3칩, 및 기판의 외부로 노출되어 형성되고 기판 또는 덮개의 배선패턴에 전기적으로 연결된 외부 접속 단자를 갖는 것을 특징으로 한다.
또한, 상기 목적을 달성하기 위한 본 발명에 따른 멀티칩 모듈의 제조방법은 기판의 상면에 복수개의 캐버티를 형성하는 제1공정과, 각각의 캐버티에 위치하도록 복수의 제1칩을 실장하고, 접착제로 기판과 칩을 접착한는 제2공정과, 기판의 캐버티 형성면과 칩 상부에 절연층을 형성하는 제3공정과, 절연층에서 칩의 칩 전극 패드 부분을 노출시키는 제4공정과, 절연층의 상부와 노출된 칩 전극 패드 부분에 도체를 도포하는 제5공정과, 도포된 도체를 식각하여 배선패턴을 형성하는 제6공정과, 제3공정 내지 제6공정을 반복해서 진행하는 제7공정과, 배선패턴과 전기적으로 연결되는 복수의 제2칩을 절연층 상부에 실장하는 제8공정과, 복수의 제3칩을 배선패턴이 내장된 덮개에 그 배선패턴과 전기적으로 연결되도록 실장하고 기판의 배선패턴과 연결되도록 기판에 부착하는 제9공정을 포함하는 것을 특징으로 하는 멀티칩 모듈 제조방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명을 보다 상세하게 설명하고자 한다.
제2도는 본 발명에 따른 멀티칩 모듈의 제조공정을 도시한 단면도로써, 각 공정별로 기술하면 다음과 같다.
제1공정, 세라믹 재질의 기판(40) 상면에 복수개의 캐버티(42)를 형성한다.
제2공정, 캐버티(42) 내에서 칩 전극전자(50)가 위쪽을 향하도록 복수의 제1칩(100)을 접착제(45)로 기판(40)에 실장한다.
제3공정, 기판(40)의 상부에 제1칩(100)들이 봉지되도록 하여 폴리머 계열의 폴리이미드 또는 카프톤으로 절연층(43)을 형성한다.
제4공정, 절연층(43)을 레이저 드릴이나 식각(etching)방법으로 일부 제거하여 제1칩(100)의 칩 전극단자(50)부분을 노출시킨다.
제5공정, 칩 전극단자(50)의 노출된 부분과 절연층(43)의 윗면에 티타늄 또는 구리와 같은 도체를 스퍼티(Sputter)로 도포한다.
제6공정, 도체가 도포된 부분을 식각하여 소정의 배선패턴(52)을 형성한다.
제7공정, 절연층(43)과 배선패턴(52)이 적층형태로 복수의 층을 이루도록 제3공정 내지 제6공정을 반복해서 진행한다.
제8공정, 복수의 제2칩, 예컨대 플립 칩(101')을 칩 전극단자(50)가 절연층(43) 상부에 형성된 배선패턴(52)과 볼 범프(48)로 접합되도록 실장하고, 다른 제2칩(101)을 최상위 절연층(43a)에 접착제(45)로 접착하고, 복수의 제2칩(101)과 절연층(43) 상부에 형성된 배선패턴(52)을 도전성 금속선(51)으로 연결한다.
제9공정, 배선패턴(62)을 내장한 세라믹 재질의 덮개(46)의 안쪽면에 복수의 제3칩(102)을 접착제(45)로 부착한다. 그리고, 제3칩(102)의 칩 전극단자(50)와 덮개(46)에 내장된 배선패턴(62)과 외부 접속 단자로서 기판(40)의 밑면에 형성되어 있는 핀 리드(47)가 전기적으로 연결되도록 하여 덮개(50)를 기판(40)에 부착한다.
제3도는 본 발명에 따른 멀티칩 모듈의 단면도이고, 제4도는 제3도의 A부분의 확대 단면도이다.
제3도를 참조하면, 세라믹 재질의 기판(40)에 형성된 복수의 캐버티(42)내에 복수의 제1칩(100)이 접착제(45)에 의해서 실장되어 있고, 실장된 제1칩(100)과 기판(40)의 상면에 칩 전극단자(50)의 상부에 절연층(43)과 배선패턴(52)이 반복해서 순차적으로 적층되어 있다. 여기서, 제1칩(100)의 칩 전극단자(50)와 배선패턴(52)은 도4에서와 같이 전기적으로 연결되어 있다.
그리고, 최상위의 절연층(43a)의 상부에는 복수의 제2칩(101,101')이 실장되어 있다. 제2칩중 일부(101)는 접착제(45)로 부착되어 도전성 금속선(51)에 의해 배선패턴(52)과 전기적으로 연결되어 있고 다른 일부(101')는 플립칩 본딩법에 이해 범프(48)로 배선패턴(52)과 연결되어 있다.
기판(40)의 상부는 덮개(46)가 부착되어 봉지되어 있다. 덮개(46)는 배선패턴(62)을 내장하고 있는 것으로서, 안쪽면에 복수의 제3칩(102)이 부착되어 있다. 제3칩(102)은 덮개(46) 배선패턴(62)과 도전성 금속선(51)으로 연결되어 있다. 그리고, 덮개(46)의 배선패턴(62)은 기판(40)의 수직 배선패턴(41)과 접합되어 기판(40)의 밑면에 노출되어 형성된 핀 리드(47)에 전기적으로 연결된다.
이상에서 살펴본 바와 같은 본 발명에 따른 멀티칩 모듈의 구조 및 제조방법에 의하면 다음과 같은 이점이 있다.
첫째, 복수의 반도체 칩을 기판과 기판에 적층된 배선패턴과 절연층의 상부 및 덮개에 실장할 수 있으므로 실장밀도를 200％이상 향상시킬 수 있다. 또한, 양면 실장으로 아날로그와 디지털 혼재 배선에서 오는 잡음을 줄일 수 있다. 이것은 기판의 캐버티에 반도체 칩이 위치하도록 실장되고, 그 반도체 칩과 배선패턴을 직접 연결할 수 있으므로 가능해진다.
둘째, 반도체 칩의 칩 전극단자와 배선패턴의 직접적인 연결에 의해 전기적 신호의 경로를 짧아져 전기적 특성이 우수하다.
셋째, 절연층과 배선패턴을 다층으로 적층하여 고밀도 배선이 가능하게 된다. 따라서 전극수가 많은 고집적회로(Large Scale Integration, LSI)에도 대응할 수 있다.
넷째, 기판에 매립한 반도체 칩은 고방열성 세라믹에 직접 접착되고 최상위 절연층에 실장된 반도체 칩도 플립칩 실장이 가능하여 덮개와 기판을 통하여 내부의 열을 발산 또는 방출할 수 있다.

Claims (13)

  1. 복수의 캐버티를 갖는 기판, 상기 기판의 캐버티에 위치하도록 실장된 복수의 제1칩, 상기 기판의 캐버티 형성 면으로부터 적층되어 형성된 절연층과 배선패턴, 절연층에 의해 절연되는 복수의 층으로 이루어져 상기 제1칩과 전기적으로 연결되는 소정의 다층 회로 패턴을 이루는 배선패턴, 상기 배선패턴의 최상위 층에 실장되며 그 배선패턴과 전기적으로 연결되는 복수의 제2칩, 상기 기판을 봉지하며 배선을 내장한 덮개, 상기 덮개의 안쪽면에 실장되어 있으며 상기 배선에 전기적으로 연결되는 복수의 제3칩, 및 상기 기판의 외부로 노출되어 형성되고 상기 배선패턴과 배선패턴에 전기적으로 연결된 외부 접속 단자를 포함하는 것을 특징으로 하는 멀티칩 모듈.
  2. 제1항에 있어서, 상기 제1칩은 접착제에 의해 상기 기판에 실장되는 것을 특징으로 하는 멀티칩 모듈.
  3. 제1항에 있어서, 상기 절연층의 재질이 폴리머 계열의 폴리이미드 또는 카프톤인 것을 특징으로 하는 멀티칩 모듈.
  4. 제1항에 있어서, 상기 기판의 상부에 형성된 배선패턴은 티타늄 또는 구리 재질인 것을 특징으로 하는 멀티칩 모듈.
  5. 제1항에 있어서, 상기 기판의 상부에 형성된 배선패턴은 에칭에 의해 형성되는 것을 특징으로 하는 멀티칩 모듈.
  6. 제1항에 있어서, 상기 제2칩은 상기 칩 전극단자가 상기 배선패턴에 볼 범프로 접합되는 것을 특징으로 하는 멀티칩 모듈.
  7. 제1항에 있어서, 상기 제3칩은 접착제에 의해 상기 덮개에 부착되는 것을 특징으로 하는 멀티칩 모듈.
  8. 제1항에 있어서, 상기 제2칩이 상기 절연층에 접착제에 의해서 부착되는 것을 특징으로 하는 멀티칩 모듈.
  9. 제1항에 있어서, 상기 제2칩과 상기 기판의 상부에 형성된 배선 패턴이 도전성 금속선에 의해 전기적으로 연결된 것을 특징으로 하는 멀티칩 모듈.
  10. 기판의 상면에 복수개의 캐버티를 형성하는 제1공정과, 각각의 캐버티에 위치하도록 복수의 제1칩을 실장하고, 접착제로 기판과 칩을 접착하는 제2공정과, 기판의 캐버티 형성면과 칩 상부에 절연층을 형성하는 제3공정과, 절연층에서 칩의 칩 전극 패드 부분을 노출시키는 제4공정과, 절연층의 상부와 노출된 칩 전극 패드 부분에 도체를 도포하는 제5공정과, 도포된 도체를 식각하여 배선패턴을 형성하는 제6공정과, 제3공정 내지 제6공정을 반복해서 진행하는 제7공정과 배선패턴과 전기적으로 연결되는 복수의 제2칩을 절연층 상부에 실장하는 제8공정과, 복수의 제3칩을 배선패턴이 내장된 덮개에 그 배선패턴과 전기적으로 연결되도록 실장하고 기판의 배선패턴과 연결되도록 기판에 부착하는 제9공정을 포함하는 것을 특징으로 하는 멀티칩 모듈 제조방법.
  11. 제10항에 있어서, 상기 절연층의 재질이 폴리머 계열의 폴리이미드 또는 카프톤인 것을 특징으로 하는 멀티칩 모듈 제조방법.
  12. 제10항에 있어서, 상기 제4공정은 레이저 드릴 또는 에칭에 의해 진행되는 것을 특징으로 하는 멀티칩 모듈의 제조방법.
  13. 제10항에 있어서, 상기 제5공정의 도체의 재질이 티타늄 또는 구리인 것을 특징으로 하는 멀티칩 모듈의 제조방법.
KR1019950008905A 1995-04-15 1995-04-15 멀티칩 모듈 및 그의 제조방법 KR0155438B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1019950008905A KR0155438B1 (ko) 1995-04-15 1995-04-15 멀티칩 모듈 및 그의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1019950008905A KR0155438B1 (ko) 1995-04-15 1995-04-15 멀티칩 모듈 및 그의 제조방법

Publications (2)

Publication Number Publication Date
KR960039323A KR960039323A (ko) 1996-11-25
KR0155438B1 true KR0155438B1 (ko) 1998-10-15

Family

ID=19412284

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019950008905A KR0155438B1 (ko) 1995-04-15 1995-04-15 멀티칩 모듈 및 그의 제조방법

Country Status (1)

Country Link
KR (1) KR0155438B1 (ko)

Also Published As

Publication number Publication date
KR960039323A (ko) 1996-11-25

Similar Documents

Publication Publication Date Title
US10672750B2 (en) Semiconductor device
US7411281B2 (en) Integrated circuit device package having both wire bond and flip-chip interconnections and method of making the same
EP0498446B1 (en) Multichip packaged semiconductor device and method for manufacturing the same
US5475264A (en) Arrangement having multilevel wiring structure used for electronic component module
US6326696B1 (en) Electronic package with interconnected chips
JP3110922B2 (ja) マルチチップ・モジュール
JP2002170918A (ja) 半導体装置及びその製造方法
JP2001250836A (ja) 半導体装置およびその製造方法
US6759753B2 (en) Multi-chip package
KR100803643B1 (ko) 집적 회로 패키지의 제조 방법
US6855573B2 (en) Integrated circuit package and manufacturing method therefor with unique interconnector
KR20020008781A (ko) 집적 회로 패캐지 및 그 제조 방법
US20020063331A1 (en) Film carrier semiconductor device
KR100675030B1 (ko) 집적 회로 패키지
KR20010063236A (ko) 적층 패키지와 그 제조 방법
KR0155438B1 (ko) 멀티칩 모듈 및 그의 제조방법
JPH0582713A (ja) マルチチツプモジユール及びその製造方法
JP4356196B2 (ja) 半導体装置組立体
JP3850712B2 (ja) 積層型半導体装置
US20090001547A1 (en) High-Density Fine Line Structure And Method Of Manufacturing The Same
JPH05343606A (ja) マルチチップモジュール
JP2706699B2 (ja) 半導体モジュール
JP3136274B2 (ja) 半導体装置
JPS6352460A (ja) マルチチツプモジユ−ルの製造方法
KR100708041B1 (ko) 반도체패키지 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 11

LAPS Lapse due to unpaid annual fee