JP2001102516A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 製造上の困難が少なく、製造コストの安い半
導体装置およびその製造方法を提供する。 【解決手段】 複数の絶縁層（１，２，３，）が積層さ
れ、上層側に設けられた開口部（２ａ、３ａ）により露
出した下層側層の表面に配線が形成された多層基板と、
開口部内に配置され、露出した下層側層表面の配線と接
続された電極を下面に有する半導体素子（１３、２３）
とを備える。配線と半導体素子の電極との接続はバンプ
により行われるが、接続を確実化させるために異方性導
電性フィルムを介することが好ましい。
導体装置およびその製造方法を提供する。 【解決手段】 複数の絶縁層（１，２，３，）が積層さ
れ、上層側に設けられた開口部（２ａ、３ａ）により露
出した下層側層の表面に配線が形成された多層基板と、
開口部内に配置され、露出した下層側層表面の配線と接
続された電極を下面に有する半導体素子（１３、２３）
とを備える。配線と半導体素子の電極との接続はバンプ
により行われるが、接続を確実化させるために異方性導
電性フィルムを介することが好ましい。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置およびそ
の製造方法に関するもので、特に高密度実装に好適なも
のである。
の製造方法に関するもので、特に高密度実装に好適なも
のである。
【０００２】
【従来の技術】半導体装置の小型化のため、高密度実装
技術が開発されており、代表的なものとしてフリップチ
ップによるマルチチップ技術がある。これは、ワイヤボ
ンディングで接続するのではなく、裏返しとしてはんだ
バンプ等によって基板に接続する技術である。このフリ
ップチップ技術を開示したものとして次のような文献が
知られている。
技術が開発されており、代表的なものとしてフリップチ
ップによるマルチチップ技術がある。これは、ワイヤボ
ンディングで接続するのではなく、裏返しとしてはんだ
バンプ等によって基板に接続する技術である。このフリ
ップチップ技術を開示したものとして次のような文献が
知られている。
【０００３】まず、特開平６−１３２４７４号は、半導
体チップをバンプ電極を十分長くとることにより能動素
子面を対向させるように実装することを可能としたもの
を開示する。
体チップをバンプ電極を十分長くとることにより能動素
子面を対向させるように実装することを可能としたもの
を開示する。
【０００４】しかしながら、この技術ではバンプを半導
体素子の厚み以上の厚さに形成しなければならないた
め、実装工程プロセスが複雑でコストが高いという問題
がある。
体素子の厚み以上の厚さに形成しなければならないた
め、実装工程プロセスが複雑でコストが高いという問題
がある。
【０００５】また、特開平９−２９３８２４号は半導体
チップ搭載面上に半導体チップを複数段に積み重ねて立
体構成したマルチチップモジュールを開示する。
チップ搭載面上に半導体チップを複数段に積み重ねて立
体構成したマルチチップモジュールを開示する。
【０００６】この技術では、半導体チップの上に半導体
チップを重ねるため、両者の電極位置が正確に整合して
いる必要があり、半導体チップの製造精度を極めて高く
する必要がある。このため、作業が著しく困難になる
か、最初から高精度の半導体チップを新たに作る必要が
あり、いずれにせよ極めて高価なものとなるという問題
がある。
チップを重ねるため、両者の電極位置が正確に整合して
いる必要があり、半導体チップの製造精度を極めて高く
する必要がある。このため、作業が著しく困難になる
か、最初から高精度の半導体チップを新たに作る必要が
あり、いずれにせよ極めて高価なものとなるという問題
がある。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
フリップチップ方式のマルチチップ技術では、製造上、
作業上の困難が伴い、安価な製品を得ることが困難であ
るという問題がある。
フリップチップ方式のマルチチップ技術では、製造上、
作業上の困難が伴い、安価な製品を得ることが困難であ
るという問題がある。
【０００８】本発明はこのような問題を解決するためな
されたもので、製造上の困難が少なく、製造コストの安
い半導体装置およびその製造方法を提供することを目的
とする。
されたもので、製造上の困難が少なく、製造コストの安
い半導体装置およびその製造方法を提供することを目的
とする。
【０００９】
【課題を解決するための手段】本発明にかかる半導体装
置によれば、複数の絶縁層が積層され、上層側に設けら
れた開口部により露出した下層側層の表面に配線が形成
された多層基板と、前記開口部内に配置され、前記露出
した下層側層表面の配線と接続された電極を下面に有す
る半導体素子とを備えたことを特徴とする。
置によれば、複数の絶縁層が積層され、上層側に設けら
れた開口部により露出した下層側層の表面に配線が形成
された多層基板と、前記開口部内に配置され、前記露出
した下層側層表面の配線と接続された電極を下面に有す
る半導体素子とを備えたことを特徴とする。
【００１０】前記多層基板は少なくとも３層でなり、下
層側の開口部およびその周囲部が露出するように上層側
の開口部が形成されると良く、下層側の開口部にも第２
の半導体素子が配設され固着されると良い。
層側の開口部およびその周囲部が露出するように上層側
の開口部が形成されると良く、下層側の開口部にも第２
の半導体素子が配設され固着されると良い。
【００１１】前記半導体素子は、バンプにより接続され
ることが好ましい。
ることが好ましい。
【００１２】前記多層基板には平面的に複数の開口部が
形成され、それぞれ半導体素子が配設されるようにする
こともできる。
形成され、それぞれ半導体素子が配設されるようにする
こともできる。
【００１３】前記多層基板はセラミック基板であり、最
上層基板上には金属キャップが気密状に取り付けられる
と良い。
上層基板上には金属キャップが気密状に取り付けられる
と良い。
【００１４】このような半導体装置によれば、上層側基
板に設けられた開口部に半導体素子が収納されるため、
複数の半導体素子の積み重ねが可能となり、簡易かつ安
価に高密度実装された半導体装置を得ることができる。
板に設けられた開口部に半導体素子が収納されるため、
複数の半導体素子の積み重ねが可能となり、簡易かつ安
価に高密度実装された半導体装置を得ることができる。
【００１５】また、本発明にかかる半導体装置の製造方
法によれば、上層側に開口部が形成され、前記開口部内
に露出した下層の表面に配線が形成されるように複数の
絶縁層を積層する工程と、半導体素子をバンプを介して
前記露出した配線と固着する工程と、少なくとも最上層
上で封止を行う工程とを備えたことを特徴とする。
法によれば、上層側に開口部が形成され、前記開口部内
に露出した下層の表面に配線が形成されるように複数の
絶縁層を積層する工程と、半導体素子をバンプを介して
前記露出した配線と固着する工程と、少なくとも最上層
上で封止を行う工程とを備えたことを特徴とする。
【００１６】この方法によれば、上記半導体装置を確実
に製造することができる。
に製造することができる。
【００１７】
【発明の実施の形態】以下、図面を参照して本発明にか
かる半導体装置およびその製造方法について詳細に説明
する。
かる半導体装置およびその製造方法について詳細に説明
する。
【００１８】図１は本発明の第１の実施の形態にかかる
半導体装置の一部切欠平面図、図２はその断面図であ
る。
半導体装置の一部切欠平面図、図２はその断面図であ
る。
【００１９】この半導体装置は絶縁層としてのセラミッ
ク基板１、２、３を３層積層した積層基板となってお
り、最下層の基板１にはキャビティ（空洞）はなく、第
２層の基板２に設けられたキャビティ２ａよりも第３層
の基板３に設けられたキャビティ３ａの方が大きくなっ
ている。したがって、第３層の基板３に設けられたキャ
ビティ３ａの中には第２層の基板２の表面上に設けられ
た半導体素子を取り付けるための導体パターン２１が露
出し、第２層の基板２に設けられたキャビティ２ａの中
には第１層の基板１の表面上に設けられた導体パターン
１１が露出している。
ク基板１、２、３を３層積層した積層基板となってお
り、最下層の基板１にはキャビティ（空洞）はなく、第
２層の基板２に設けられたキャビティ２ａよりも第３層
の基板３に設けられたキャビティ３ａの方が大きくなっ
ている。したがって、第３層の基板３に設けられたキャ
ビティ３ａの中には第２層の基板２の表面上に設けられ
た半導体素子を取り付けるための導体パターン２１が露
出し、第２層の基板２に設けられたキャビティ２ａの中
には第１層の基板１の表面上に設けられた導体パターン
１１が露出している。
【００２０】積層される基板の厚さは例えば０．２〜
０．３mmであるが、収納される半導体素子の厚さに応じ
て適宜変更するようにしても良い。
０．３mmであるが、収納される半導体素子の厚さに応じ
て適宜変更するようにしても良い。
【００２１】図１では、これらのキャビティにそれぞれ
半導体チップが収納されており、立体的な実装を可能と
している。
半導体チップが収納されており、立体的な実装を可能と
している。
【００２２】第２層の基板に形成されたキャビティ２ａ
内に収納される半導体チップ１３および第３層の基板に
形成されたキャビティ３ａ内に収納される半導体チップ
２３はそれぞれ０．２mm程度の厚さを有しており、その
下面の周縁部に接続用のパッドを有し、ここにはバンプ
１２、２２がそれぞれ形成されている。
内に収納される半導体チップ１３および第３層の基板に
形成されたキャビティ３ａ内に収納される半導体チップ
２３はそれぞれ０．２mm程度の厚さを有しており、その
下面の周縁部に接続用のパッドを有し、ここにはバンプ
１２、２２がそれぞれ形成されている。
【００２３】前述した下層の基板上の導体パターンとは
このパンプを用い、加熱によるリフロー等で接続される
ことになるが、この接続を確実化するため、この実施の
形態では異方性導電フィルム（ＡＣＦ）１４、２４を半
導体チップと導体パターンとの間に挟み込ませている。
このパンプを用い、加熱によるリフロー等で接続される
ことになるが、この接続を確実化するため、この実施の
形態では異方性導電フィルム（ＡＣＦ）１４、２４を半
導体チップと導体パターンとの間に挟み込ませている。
【００２４】この異方性導電性フィルムは例えばエポキ
シ樹脂中に直径２５μｍの導電性の樹脂粒子を１ｍｍ２
あたり２５０００個程度混入させた、厚さ２５μｍのシ
ートであって、厚さ方向に圧力をかけた部分のみの電気
抵抗が著しく低下して導電性を示すものである。
シ樹脂中に直径２５μｍの導電性の樹脂粒子を１ｍｍ２
あたり２５０００個程度混入させた、厚さ２５μｍのシ
ートであって、厚さ方向に圧力をかけた部分のみの電気
抵抗が著しく低下して導電性を示すものである。
【００２５】このようなＡＣＦを用いて半導体素子の電
極と導体パターン間の接続を行うには、電極にバンプを
形成し、バンプと接続導体との間にＡＣＦを配設し、１
６０ないし１９０℃の温度で加熱しながらバンプあたり
１０〜１００ｇの圧力を１０秒間かけるようにする。
極と導体パターン間の接続を行うには、電極にバンプを
形成し、バンプと接続導体との間にＡＣＦを配設し、１
６０ないし１９０℃の温度で加熱しながらバンプあたり
１０〜１００ｇの圧力を１０秒間かけるようにする。
【００２６】このような異方性導電性フィルムは位置決
めと適当な圧力が確保されれば隣接端子とのショートを
招くことなく確実な接触が可能となるので、ピッチが狭
く、後の確認が困難なこの実施の態様においては最適で
ある。
めと適当な圧力が確保されれば隣接端子とのショートを
招くことなく確実な接触が可能となるので、ピッチが狭
く、後の確認が困難なこの実施の態様においては最適で
ある。
【００２７】また、この実装の形態では第１回の半導体
チップの実装と第２回の半導体チップの実装は同時に行
うことができず、時間をおいて複数回に分けて行うこと
になるが、ＡＣＦにおけるガラス転移温度Ｔｇは１１０
〜１４０℃程度であり、３回程度の熱履歴に耐えられる
ので、２段の実装は全く問題がない。
チップの実装と第２回の半導体チップの実装は同時に行
うことができず、時間をおいて複数回に分けて行うこと
になるが、ＡＣＦにおけるガラス転移温度Ｔｇは１１０
〜１４０℃程度であり、３回程度の熱履歴に耐えられる
ので、２段の実装は全く問題がない。
【００２８】このようにして２段の立体的な実装が完了
後、最上層３の上にはメタルキャップ４が取付らけれ、
気密封止が行われる。
後、最上層３の上にはメタルキャップ４が取付らけれ、
気密封止が行われる。
【００２９】図３および図４は本発明の別の実施の形態
を示すもので、図４は図３のＡ−Ａ’線に沿った断面図
である。
を示すもので、図４は図３のＡ−Ａ’線に沿った断面図
である。
【００３０】この実施の形態によれば、基板中にキャビ
ティが形成され、そこに複数の半導体チップが収納され
ている点では同じであるが、第１の実施の形態とは異な
り、立体的な実装は行われておらず、平面的に複数のチ
ップが実装されている。
ティが形成され、そこに複数の半導体チップが収納され
ている点では同じであるが、第１の実施の形態とは異な
り、立体的な実装は行われておらず、平面的に複数のチ
ップが実装されている。
【００３１】すなわち、３層のセラミック基板５１、５
２、５３が積層されており、第２層の基板５２には１つ
のキャビティ５２ａが設けられているのみであるが、第
３層の基板５３には第２の基板のキャビティ５２ａに対
応して連通するキャビティ５３ａと、全く異なる位置に
キャビティ５３ｂが形成されている。これらのキャビテ
ィにはそれぞれ半導体素子が実装されることになるが、
その実装方法は前述した第１の実施の形態と同じである
ので省略する。
２、５３が積層されており、第２層の基板５２には１つ
のキャビティ５２ａが設けられているのみであるが、第
３層の基板５３には第２の基板のキャビティ５２ａに対
応して連通するキャビティ５３ａと、全く異なる位置に
キャビティ５３ｂが形成されている。これらのキャビテ
ィにはそれぞれ半導体素子が実装されることになるが、
その実装方法は前述した第１の実施の形態と同じである
ので省略する。
【００３２】この実施の形態では、５２ａおよび５３ａ
のキャビティは深く、５３ｂのキャビティは浅く形成さ
れているので、厚みの異なる半導体素子を実装すること
ができる。もちろん複数層にわたるキャビティを複数箇
所設けて厚みの厚い半導体素子を複数個実装するように
しても良い。
のキャビティは深く、５３ｂのキャビティは浅く形成さ
れているので、厚みの異なる半導体素子を実装すること
ができる。もちろん複数層にわたるキャビティを複数箇
所設けて厚みの厚い半導体素子を複数個実装するように
しても良い。
【００３３】また、上述した実施の形態では基板として
セラミックを用いたが、通常の印刷配線板でも実現する
ことができる。
セラミックを用いたが、通常の印刷配線板でも実現する
ことができる。
【００３４】さらに、半導体素子と導体パターンの接続
をリフローはんだ付け等で行い、その後空間を樹脂で埋
めるようにしても良い。
をリフローはんだ付け等で行い、その後空間を樹脂で埋
めるようにしても良い。
【００３５】
【発明の効果】以上のように、本発明によれば、空洞部
を有する複数の基板を積層し、その空洞部に基板の厚さ
以内の厚さを有する半導体素子を取付け、収納するよう
にしているので、立体的な実装が可能となる。
を有する複数の基板を積層し、その空洞部に基板の厚さ
以内の厚さを有する半導体素子を取付け、収納するよう
にしているので、立体的な実装が可能となる。
【００３６】また、複数の位置に空洞部を設けるように
した場合には厚さの異なる半導体素子を複数個実装する
ことができる。
した場合には厚さの異なる半導体素子を複数個実装する
ことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す一部切り欠き
平面図である。
平面図である。
【図２】図１の断面図である。
【図３】本発明の第２の実施の形態を示す平面図であ
る。
る。
【図４】図３におけるＡ−Ａ’断面図である。
１ 第１の基板 ２ 第２の基板 ３ 第３の基板 ４ メタルキャップ ２ａ、３ａ、５２ａ、５３ａ、５３ｂ キャビティ １１、２１ 導体パターン １２、２２ パンプ １３、２３、５５、５６ 半導体素子 １４、２４ 異方性導電性フィルム
Claims (7)
- 【請求項１】複数の絶縁層が積層され、上層側に設けら
れた開口部により露出した下層側層の表面に配線が形成
された多層基板と、 前記開口部内に配置され、前記露出した下層側層表面の
配線と接続された電極を下面に有する半導体素子と、 を備えた半導体装置。 - 【請求項２】前記多層基板は少なくとも３層でなり、下
層側の開口部およびその周囲部が露出するように上層側
の開口部が形成されたことを特徴とする請求項１に記載
の半導体装置。 - 【請求項３】前記下層側の開口部にも第２の半導体素子
が配設され固着されたことを特徴とする請求項２に記載
の半導体装置。 - 【請求項４】前記半導体素子は、バンプにより接続され
たことを特徴とする請求項１ないし３のいずれかに記載
の半導体装置。 - 【請求項５】前記多層基板には平面的に複数の開口部が
形成され、それぞれ半導体素子が配設されたことを特徴
とする請求項１、２、４のいずれかに記載の半導体装
置。 - 【請求項６】前記多層基板はセラミック基板であり、最
上層基板上には金属キャップが気密状に取り付けられた
ことを特徴とする請求項１ないし５のいずれかに記載の
半導体装置。 - 【請求項７】上層側に開口部が形成され、前記開口部内
に露出した下層の表面に配線が形成されるように複数の
絶縁層を積層する工程と、 半導体素子をバンプを介して前記露出した配線と固着す
る工程と、 少なくとも最上層上で封止を行う工程と、 を備えたことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27309599A JP2001102516A (ja) | 1999-09-27 | 1999-09-27 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27309599A JP2001102516A (ja) | 1999-09-27 | 1999-09-27 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001102516A true JP2001102516A (ja) | 2001-04-13 |
Family
ID=17523082
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27309599A Pending JP2001102516A (ja) | 1999-09-27 | 1999-09-27 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001102516A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006190808A (ja) * | 2005-01-06 | 2006-07-20 | Matsushita Electric Ind Co Ltd | 半導体装置、半導体装置の製造方法およびカード型記録媒体 |
| JP2006525660A (ja) * | 2003-05-01 | 2006-11-09 | クイーン メアリー アンド ウェストフィールド カレッジ | ケース型熱管理素子およびその製造方法 |
| WO2007088757A1 (ja) * | 2006-02-02 | 2007-08-09 | Matsushita Electric Industrial Co., Ltd. | メモリカードおよびメモリカードの製造方法 |
| US7933127B2 (en) | 2006-02-02 | 2011-04-26 | Panasonic Corporation | Memory card and memory card manufacturing method |
| JP2014209091A (ja) * | 2013-03-25 | 2014-11-06 | ローム株式会社 | 半導体装置 |
-
1999
- 1999-09-27 JP JP27309599A patent/JP2001102516A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006525660A (ja) * | 2003-05-01 | 2006-11-09 | クイーン メアリー アンド ウェストフィールド カレッジ | ケース型熱管理素子およびその製造方法 |
| JP2006190808A (ja) * | 2005-01-06 | 2006-07-20 | Matsushita Electric Ind Co Ltd | 半導体装置、半導体装置の製造方法およびカード型記録媒体 |
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