JP4074040B2 - 半導体モジュール - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、半導体チップを三次元実装した半導体モジュールに関する。
【０００２】
【従来の技術及びその問題点】
半導体チップを内部に実装した構成として、例えば特開平５−２２６５１８号公報や特開平６−４５７６３号公報に記載のものがある。これらは、例えば図１０に示すように平坦回路基板１上に半導体チップ２を実装し、開口部３を有する枠型の基板４をその半導体チップ２を内部に収容するようにして重ね、これに更に平坦回路基板１を重ねた構成である。これらの構成では、上下の回路基板間を電気的に接続する構造に困難があり、実際には高密度なモジュール化が困難である。また、１つの半導体チップ２を実装するために２枚の基板１，４が必要であるから、半導体チップの実装数が増大すると、基板数が大幅に増加し、製造上の困難が生じてくる。
【０００３】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたもので、その目的は、回路基板を多層化して内部に半導体チップを実装するようにした半導体モジュールにおいて、回路基板間の層間接続を高密度で行うことができ、しかも、回路基板数を削減して容易に製造できるようになすことである。
【０００４】
【課題を解決するための手段】
上記課題の解決のため、請求項１の発明は、一方の面に導体回路及び前記導体回路と接続するように実装された半導体チップを備え、他方の面に凹部が形成された回路基板が、一の前記回路基板の前記凹部内に、他の前記回路基板に実装された前記半導体チップが位置するように、複数枚積層された半導体モジュールであって、前記凹部から外れた位置で前記回路基板を貫通し、前記導体回路に連なるビアバンプが、電解銅メッキ及び電解スズを重ねて形成され、複数枚の前記回路基板は、エポキシ系の接着剤を挟んで積層され、積層された前記回路基板を加熱真空プレスして前記接着剤を硬化させることにより前記回路基板間が接着され、前記ビアバンプにより前記回路基板間の層間接続がされている構成としたところに特徴を有する。
【０００５】
請求項２の発明は、前記回路基板の収容凹部を、開口部を有する枠型基板と平坦基板とを貼り合わせることにより枠型基板の開口部により形成される構成としたところに特徴を有する。
また、請求項３の発明は、回路基板の収容凹部を、平坦基板の一方の面をざぐり加工することにより形成したところに特徴を有するものである。
【０００６】
【発明の作用及び効果】
本発明によれば、回路基板を貫通して形成されたビアバンプにより層間接続が可能になり、小型・高密度化することができる。また、１個の半導体チップ毎に１枚の回路基板を使用することになるから、多数の半導体チップを三次元実装して高密度化を図っても、積層される回路基板数を削減することができ、製造が容易になる。
【０００７】
【発明の実施の形態】
以下、本発明をメモリモジュールに適用した第１実施形態について図１〜図６を参照して説明する。
図１に中間層に積層される中間回路基板１０を示した。これは図２に示すように平坦基板１１と、四角の開口部１２Ａを備えた枠型基板１２とを貼り合わせることにより形成されたもので、上記開口部１２Ａによって後述する半導体チップ１３を収容する収容凹部１４が下面に形成されている。これらの回路基板１１，１２は厚さ例えば７５μｍで、ガラスエポキシを絶縁基材としたもので、平坦基板１１には予め銅箔をエッチングすることにより所要の回路パターン１５が形成されている。そして、この平坦基板１１の表面には例えばＩＣメモリの半導体チップ１３が回路パターン１５上にフリップチップ実装されている。
【０００８】
また、収容凹部１４を取り囲む周囲部分には、互いに貼り合わされた平坦基板１１と枠型基板１２との双方を貫通してビアホール１６が枠型基板１２側から回路パターン１５に届くようにレーザー照射によって形成され、その内部に例えば電解銅メッキと電解スズメッキとを順に行うことによってビアホール１６を充填するビアバンプ１７が形成されている。このビアバンプ１７の一端側は回路パターン１５に接触しており、他端側は枠型基板１２の下面から僅かに突出した状態となっている。
このような構成の中間回路基板１０は本実施形態では例えば３枚準備される。
【０００９】
一方、モジュールの最下層に位置する下層回路基板２０は、２枚の平坦基板２１，２２を貼り合わせて構成されている。上側の平坦基板２１は上述の中間回路基板１０の平坦基板１１と同一構成で、上面に半導体チップ１３がフリップチップ実装されている。また、下側の平坦基板２２は開口部を備えず、下面側に接続用の回路パターン２３を備え、半導体チップ１３に連なる上側の回路パターン２４と下側の回路パターン２３とは前記中間回路基板１０と同様に形成したビアバンプ２５によって接続されている。
【００１０】
また、モジュールの最上層に位置する上層回路基板３０は、中間回路基板１０と同様に互いに貼り合わされた平坦基板３１と枠型基板３２とによって構成されており、枠型基板３２の開口部３２Ａによって下層の中間回路基板１０に実装された半導体チップ１３を逃げるための収容凹部３３が形成されている。そして、平坦基板３１の上面には図４に示すように銅箔のエッチングにより多数のパッド３４とこれに連なるビアバンプ３５とが形成されている。
【００１１】
以上の構成の上層回路基板３０，中間回路基板１０及び下層回路基板２０は互いに位置合わせされ、相互間に例えばエポキシ系の接着剤４０を挟んで加熱真空プレスされ、これを硬化させることで図５に示すように各回路基板１０，２０，３０を相互に固着して一体化される。その後、上層回路基板３０のパッド３４上に半田ボール３６を付着させてメモリモジュールが完成する（図６参照）。
【００１２】
このような本実施形態の構成によれば、各回路基板１０，２０，３０を貫通して形成されたビアバンプ１７，２５，３５により層間接続が可能になり、モジュールの小型・高密度化が可能になる。また、１個の半導体チップ１３毎に１枚の回路基板１０，２０を使用することになるから、多数の半導体チップ１３を三次元実装して高密度化を図っても、積層される回路基板数を削減することができ、製造が容易になる。
【００１３】
図７ないし図９は本発明の第２実施形態を示す。前記第１実施形態との相違は、各回路基板の構造である。すなわち、第１実施形態では各回路基板は２枚の基板の貼り合わせにより形成したが、この第２実施形態では１枚のガラスエポキシ基材の銅張積層板から構成している。
図７に示した中間回路基板５０は、例えば１５０μｍ程度の厚さで両面が平坦なガラスエポキシ基板の下面側をザグリ加工することにより下層の半導体チップ５１のための収容凹部５０Ａを形成してある。その中間回路基板５０の上面には予め銅箔をエッチングすることにより、所要の回路パターン５２が形成され、この回路パターン５２上に例えばＩＣメモリの半導体チップ５１がフリップチップ実装されている。また、収容凹部５０Ａを取り囲む周囲部分には、例えばレーザ照射によってビアホール５３が形成され、その内部に例えば電解銅メッキ層５４Ａと電解スズメッキ層５４Ｂとを順に重ねることによってビアバンプ５４が充填されている。このビアバンプ５４の上端側の電解銅メッキ層５４Ａは回路パターン５２に接触しており、下端側は中間回路基板５０の下面から僅かに突出した状態となっている。
このような構成の中間回路基板５０は本実施形態では例えば３枚準備される。
【００１４】
一方、モジュールの最下層に位置する下層回路基板６０は、図８に示すように、下面をザグリ加工していないところのみが上記中間回路基板５０と相違するもので、やはり上面に回路パターン６１を形成するとともに、ここに半導体チップ５１がフリップチップ実装されている。また、下面側には接続用の回路パターン６２が形成されており、半導体チップ５１に連なる上側の回路パターン６１と下側の回路パターン６２とは前記中間回路基板５０と同様に形成したビアバンプ６３によって接続されている。
また、モジュールの最上層に位置する上層回路基板７０は、中間回路基板５０と同様に下面にザグリ加工により形成した収容凹部７０Ａを備える。そして、上面には銅箔のエッチングにより多数のパッド７１とこれに連なるビアバンプ７２とが形成されている。
【００１５】
以上の構成の上層回路基板７０，中間回路基板５０及び下層回路基板６０は、前記第１実施形態と同様に、互いに位置合わせされ、相互間に例えばエポキシ系の接着剤８０を挟んで加熱真空プレスされ、これを硬化させることで図９に示すように各回路基板７０，５０，６０を相互に固着して一体化される。その後、上層回路基板７０のパッド７１上に半田ボールを付着させてメモリモジュールが完成する。
この第２実施形態によれば、３種類の各回路基板５０，６０，７０を１枚のガラスエポキシ基板から製造できるから、第１実施形態に比べて基板の取扱い枚数が減少し、製造コスト上、有利となる。
【００１６】
本発明は上記記述及び図面によって説明した実施の形態に限定されるものではなく、例えば次のような実施の形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記各実施形態では、半導体チップ１３をフリップチップ実装により回路基板１０，２０に装着したが、これに限らず、ワイヤボンディング法によって実装してもよい。
（２）また、半導体チップ１３はメモリＩＣに限らず、例えばロジックＩＣ、マイクロプロセッサ、汎用や専用のデジタルシグナルプロセッサ、アナログＩＣ、ハイブリッドＩＣ等の半導体集積回路であってもよく、さらに、例えばメモリＩＣ及びロジックＩＣのような異種の半導体チップを組み合わせた混在型としてもよい。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る中間回路基板を示す断面図
【図２】 同じく中間回路基板の分解斜視図
【図３】 モジュールの分解断面図
【図４】 モジュールの分解斜視図
【図５】 完成したモジュールの断面図
【図６】 完成したモジュールの斜視図
【図７】 本発明の第２実施形態を示す中間回路基板の断面図
【図８】 同じく第２実施形態に係るモジュールの分解斜視図
【図９】 同じく第２実施形態に係る完成したモジュールの断面図
【図１０】従来のモジュール構造を示す断面図
【符号の説明】
１０，２０，３０、５０，６０，７０……回路基板
１１……平坦基板
１２……枠型基板
１２Ａ……開口部
１３……半導体チップ
１４……収容凹部
１７……ビアバンプ
４０，８０……接着剤
【発明の属する技術分野】
本発明は、半導体チップを三次元実装した半導体モジュールに関する。
【０００２】
【従来の技術及びその問題点】
半導体チップを内部に実装した構成として、例えば特開平５−２２６５１８号公報や特開平６−４５７６３号公報に記載のものがある。これらは、例えば図１０に示すように平坦回路基板１上に半導体チップ２を実装し、開口部３を有する枠型の基板４をその半導体チップ２を内部に収容するようにして重ね、これに更に平坦回路基板１を重ねた構成である。これらの構成では、上下の回路基板間を電気的に接続する構造に困難があり、実際には高密度なモジュール化が困難である。また、１つの半導体チップ２を実装するために２枚の基板１，４が必要であるから、半導体チップの実装数が増大すると、基板数が大幅に増加し、製造上の困難が生じてくる。
【０００３】
【発明が解決しようとする課題】
本発明は上記事情に鑑みてなされたもので、その目的は、回路基板を多層化して内部に半導体チップを実装するようにした半導体モジュールにおいて、回路基板間の層間接続を高密度で行うことができ、しかも、回路基板数を削減して容易に製造できるようになすことである。
【０００４】
【課題を解決するための手段】
上記課題の解決のため、請求項１の発明は、一方の面に導体回路及び前記導体回路と接続するように実装された半導体チップを備え、他方の面に凹部が形成された回路基板が、一の前記回路基板の前記凹部内に、他の前記回路基板に実装された前記半導体チップが位置するように、複数枚積層された半導体モジュールであって、前記凹部から外れた位置で前記回路基板を貫通し、前記導体回路に連なるビアバンプが、電解銅メッキ及び電解スズを重ねて形成され、複数枚の前記回路基板は、エポキシ系の接着剤を挟んで積層され、積層された前記回路基板を加熱真空プレスして前記接着剤を硬化させることにより前記回路基板間が接着され、前記ビアバンプにより前記回路基板間の層間接続がされている構成としたところに特徴を有する。
【０００５】
請求項２の発明は、前記回路基板の収容凹部を、開口部を有する枠型基板と平坦基板とを貼り合わせることにより枠型基板の開口部により形成される構成としたところに特徴を有する。
また、請求項３の発明は、回路基板の収容凹部を、平坦基板の一方の面をざぐり加工することにより形成したところに特徴を有するものである。
【０００６】
【発明の作用及び効果】
本発明によれば、回路基板を貫通して形成されたビアバンプにより層間接続が可能になり、小型・高密度化することができる。また、１個の半導体チップ毎に１枚の回路基板を使用することになるから、多数の半導体チップを三次元実装して高密度化を図っても、積層される回路基板数を削減することができ、製造が容易になる。
【０００７】
【発明の実施の形態】
以下、本発明をメモリモジュールに適用した第１実施形態について図１〜図６を参照して説明する。
図１に中間層に積層される中間回路基板１０を示した。これは図２に示すように平坦基板１１と、四角の開口部１２Ａを備えた枠型基板１２とを貼り合わせることにより形成されたもので、上記開口部１２Ａによって後述する半導体チップ１３を収容する収容凹部１４が下面に形成されている。これらの回路基板１１，１２は厚さ例えば７５μｍで、ガラスエポキシを絶縁基材としたもので、平坦基板１１には予め銅箔をエッチングすることにより所要の回路パターン１５が形成されている。そして、この平坦基板１１の表面には例えばＩＣメモリの半導体チップ１３が回路パターン１５上にフリップチップ実装されている。
【０００８】
また、収容凹部１４を取り囲む周囲部分には、互いに貼り合わされた平坦基板１１と枠型基板１２との双方を貫通してビアホール１６が枠型基板１２側から回路パターン１５に届くようにレーザー照射によって形成され、その内部に例えば電解銅メッキと電解スズメッキとを順に行うことによってビアホール１６を充填するビアバンプ１７が形成されている。このビアバンプ１７の一端側は回路パターン１５に接触しており、他端側は枠型基板１２の下面から僅かに突出した状態となっている。
このような構成の中間回路基板１０は本実施形態では例えば３枚準備される。
【０００９】
一方、モジュールの最下層に位置する下層回路基板２０は、２枚の平坦基板２１，２２を貼り合わせて構成されている。上側の平坦基板２１は上述の中間回路基板１０の平坦基板１１と同一構成で、上面に半導体チップ１３がフリップチップ実装されている。また、下側の平坦基板２２は開口部を備えず、下面側に接続用の回路パターン２３を備え、半導体チップ１３に連なる上側の回路パターン２４と下側の回路パターン２３とは前記中間回路基板１０と同様に形成したビアバンプ２５によって接続されている。
【００１０】
また、モジュールの最上層に位置する上層回路基板３０は、中間回路基板１０と同様に互いに貼り合わされた平坦基板３１と枠型基板３２とによって構成されており、枠型基板３２の開口部３２Ａによって下層の中間回路基板１０に実装された半導体チップ１３を逃げるための収容凹部３３が形成されている。そして、平坦基板３１の上面には図４に示すように銅箔のエッチングにより多数のパッド３４とこれに連なるビアバンプ３５とが形成されている。
【００１１】
以上の構成の上層回路基板３０，中間回路基板１０及び下層回路基板２０は互いに位置合わせされ、相互間に例えばエポキシ系の接着剤４０を挟んで加熱真空プレスされ、これを硬化させることで図５に示すように各回路基板１０，２０，３０を相互に固着して一体化される。その後、上層回路基板３０のパッド３４上に半田ボール３６を付着させてメモリモジュールが完成する（図６参照）。
【００１２】
このような本実施形態の構成によれば、各回路基板１０，２０，３０を貫通して形成されたビアバンプ１７，２５，３５により層間接続が可能になり、モジュールの小型・高密度化が可能になる。また、１個の半導体チップ１３毎に１枚の回路基板１０，２０を使用することになるから、多数の半導体チップ１３を三次元実装して高密度化を図っても、積層される回路基板数を削減することができ、製造が容易になる。
【００１３】
図７ないし図９は本発明の第２実施形態を示す。前記第１実施形態との相違は、各回路基板の構造である。すなわち、第１実施形態では各回路基板は２枚の基板の貼り合わせにより形成したが、この第２実施形態では１枚のガラスエポキシ基材の銅張積層板から構成している。
図７に示した中間回路基板５０は、例えば１５０μｍ程度の厚さで両面が平坦なガラスエポキシ基板の下面側をザグリ加工することにより下層の半導体チップ５１のための収容凹部５０Ａを形成してある。その中間回路基板５０の上面には予め銅箔をエッチングすることにより、所要の回路パターン５２が形成され、この回路パターン５２上に例えばＩＣメモリの半導体チップ５１がフリップチップ実装されている。また、収容凹部５０Ａを取り囲む周囲部分には、例えばレーザ照射によってビアホール５３が形成され、その内部に例えば電解銅メッキ層５４Ａと電解スズメッキ層５４Ｂとを順に重ねることによってビアバンプ５４が充填されている。このビアバンプ５４の上端側の電解銅メッキ層５４Ａは回路パターン５２に接触しており、下端側は中間回路基板５０の下面から僅かに突出した状態となっている。
このような構成の中間回路基板５０は本実施形態では例えば３枚準備される。
【００１４】
一方、モジュールの最下層に位置する下層回路基板６０は、図８に示すように、下面をザグリ加工していないところのみが上記中間回路基板５０と相違するもので、やはり上面に回路パターン６１を形成するとともに、ここに半導体チップ５１がフリップチップ実装されている。また、下面側には接続用の回路パターン６２が形成されており、半導体チップ５１に連なる上側の回路パターン６１と下側の回路パターン６２とは前記中間回路基板５０と同様に形成したビアバンプ６３によって接続されている。
また、モジュールの最上層に位置する上層回路基板７０は、中間回路基板５０と同様に下面にザグリ加工により形成した収容凹部７０Ａを備える。そして、上面には銅箔のエッチングにより多数のパッド７１とこれに連なるビアバンプ７２とが形成されている。
【００１５】
以上の構成の上層回路基板７０，中間回路基板５０及び下層回路基板６０は、前記第１実施形態と同様に、互いに位置合わせされ、相互間に例えばエポキシ系の接着剤８０を挟んで加熱真空プレスされ、これを硬化させることで図９に示すように各回路基板７０，５０，６０を相互に固着して一体化される。その後、上層回路基板７０のパッド７１上に半田ボールを付着させてメモリモジュールが完成する。
この第２実施形態によれば、３種類の各回路基板５０，６０，７０を１枚のガラスエポキシ基板から製造できるから、第１実施形態に比べて基板の取扱い枚数が減少し、製造コスト上、有利となる。
【００１６】
本発明は上記記述及び図面によって説明した実施の形態に限定されるものではなく、例えば次のような実施の形態も本発明の技術的範囲に含まれ、さらに、下記以外にも要旨を逸脱しない範囲内で種々変更して実施することができる。
（１）上記各実施形態では、半導体チップ１３をフリップチップ実装により回路基板１０，２０に装着したが、これに限らず、ワイヤボンディング法によって実装してもよい。
（２）また、半導体チップ１３はメモリＩＣに限らず、例えばロジックＩＣ、マイクロプロセッサ、汎用や専用のデジタルシグナルプロセッサ、アナログＩＣ、ハイブリッドＩＣ等の半導体集積回路であってもよく、さらに、例えばメモリＩＣ及びロジックＩＣのような異種の半導体チップを組み合わせた混在型としてもよい。
【図面の簡単な説明】
【図１】 本発明の第１実施形態に係る中間回路基板を示す断面図
【図２】 同じく中間回路基板の分解斜視図
【図３】 モジュールの分解断面図
【図４】 モジュールの分解斜視図
【図５】 完成したモジュールの断面図
【図６】 完成したモジュールの斜視図
【図７】 本発明の第２実施形態を示す中間回路基板の断面図
【図８】 同じく第２実施形態に係るモジュールの分解斜視図
【図９】 同じく第２実施形態に係る完成したモジュールの断面図
【図１０】従来のモジュール構造を示す断面図
【符号の説明】
１０，２０，３０、５０，６０，７０……回路基板
１１……平坦基板
１２……枠型基板
１２Ａ……開口部
１３……半導体チップ
１４……収容凹部
１７……ビアバンプ
４０，８０……接着剤
Claims (3)
- 一方の面に導体回路及び前記導体回路と接続するように実装された半導体チップを備え、他方の面に凹部が形成された回路基板が、一の前記回路基板の前記凹部内に、他の前記回路基板に実装された前記半導体チップが位置するように、複数枚積層された半導体モジュールであって、前記凹部から外れた位置で前記回路基板を貫通し、前記導体回路に連なるビアバンプが、電解銅メッキ及び電解スズを重ねて形成され、複数枚の前記回路基板は、エポキシ系の接着剤を挟んで積層され、積層された前記回路基板を加熱真空プレスして前記接着剤を硬化させることにより前記回路基板間が接着され、前記ビアバンプにより前記回路基板間の層間接続がされていることを特徴とする半導体モジュール。
- 前記回路基板の収容凹部は、開口部を有する枠型基板と平坦基板とを貼り合わせることにより前記枠型基板の前記開口部により形成されていることを特徴とする請求項１記載の半導体モジュール。
- 前記回路基板の収容凹部は、平坦基板の一方の面をざぐり加工することにより形成されていることを特徴とする請求項１記載の半導体モジュール。
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