JP2006210745A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】複数の異なる半導体チップ間を貫通電極を用いて最短の配線長で三次元的に接続し、低ノイズな高速動作を可能とする方法を提供する。
【解決手段】異なる上下の半導体チップ１ａ〜ｆの中間に上下チップ間を接続するためのインターポーザチップ１１を配した三次元のチップ積層構造において、デバイス側（表層側）外部電極部に相当する裏面位置に、ドライエッチングにより表層電極に達するまでの孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記金属製のメッキ膜が施された貫通孔内部に、上段側に積層される別の半導体チップの金属製バンプを圧接によって変形注入させ、半導体チップ内に形成された貫通孔内部に前記金属製バンプを幾何学的にかしめて電気的に接続させる。
【効果】非常に低コスト・短ＴＡＴなプロセスで接続が可能であり、常温接合が可能で、高い信頼性の接続構造を実現する。
【選択図】 図１

Description

本発明は、三次元的に積層された複数の半導体チップを有する半導体装置に関する。

近年、集積回路が搭載された複数の半導体チップを高密度に実装し、高機能なシステムを短期間で実現するシステム・イン・パッケージ技術が注目されており、各社から多様な実装構造が提案されている。特に複数の半導体チップを三次元的に積層し、大幅な小型化を実現できる積層型パッケージの開発が盛んに進められている。

半導体チップと搭載基板間の電気的接続には主にワイヤボンディングが用いられているため、積層される半導体チップは下段チップより上段チップを小さくする必要があり、同等サイズの半導体チップを積層する場合には、スペーサを間に挟んだ構造にすることによってワイヤボンディングエリアを確保することが必要となる。ワイヤボンディング接続は引き回し自由度が高いため、既存の複数の半導体チップの電気的な接続を短ＴＡＴ(Ｔurn Ａround Ｔime)で実現するのに非常に有効な方法である。

しかし、ワイヤボンディング接続では、複数のチップ電極からのすべての配線を一旦搭載基板に落としてから一方のチップに再配線することが必要であり、チップ間の配線長が非常に長くなるという問題と、搭載基板の配線密度が非常に高くなってしまうという問題があった。これによって、チップ間のインダクタンスが増加して高速伝送が困難になるという問題に加え、搭載基板の高密度化により歩留りが悪化し、基板コストの上昇を引き起こす場合がある。

これらのワイヤボンディング接続における課題に対して、チップ間の接続を搭載基板を介さずに実施する方法が提案されている。例えば、特開２００１−２１７３８５号公報には、所定のパターンに形成された配線層を有するテープキャリア状配線テープを半導体チップの上面、底面及び一側面に貼付し、これらの面に外部接続端子を配設したパッケージ構造によって、積層された上下チップ間の接続を可能とする方法が提案されている。個々にパッケージングして外部電極で接続するという従来からのパッケージ積層型の方法であるが、パッケージング方法の工夫によってチップサイズと同等レベルでの三次元積層を可能としている。しかし、個々のパッケージの積層構造であるためチップ間の配線長が長くなってしまうのと、チップサイズの異なる異種チップを混載して積層する場合の自由度が制限されるという問題はある。

これに対して、特開平１１−２５１３１６号公報、及び特開２０００−２６０９３４号公報には、チップ内部を貫通した電極を形成し、上下チップ間を接続する方法が提案されている。特開平１１−２５１３１６号公報では、例えば銅配線からなるデバイス製造プロセスの工程で、同時に銅の貫通電極も形成することで、製造工程の大幅な簡素化を実現した貫通電極付きの半導体チップを提供するものである。特開２０００−２６０９３４号公報では、チップ内に形成したスルーホール部分に電解または無電解メッキ法により半田あるいは低融点金属を埋め込んだ電極をチップの上下に形成し、チップを積層したのち加熱して、埋め込み電極の溶融接合によりチップ間を三次元的に接続する方法を提供している。

特開２００１−２１７３８５号公報 特開平１１−２５１３１６号公報 特開２０００−２６０９３４号公報

以上説明してきたように、複数の半導体チップを三次元的に積層してパッケージングする方法としては、ワイヤボンディングを用いた方法が主流であるが、将来的には配線長の長さが高速伝送に対して、また、ボンディングエリアの確保が小型、薄型化に対してボトルネックになることが予想されており、それに替わる方法として貫通電極を用いた最短長配線によるチップ間の三次元接続方法が提案されている。シリコンに貫通電極を形成するプロセスは、これまでのウエハプロセスや実装プロセスにはない新規プロセスとなるため、導入するための前提としては、プロセス負荷が小さいこと、短ＴＡＴであること、接続方法が容易でかつ従来並みの信頼性が確保できることが必要である。

特開平１１−２５１３１６号公報で示されたデバイス製造プロセスで銅の貫通電極を同時形成する方法は、プロセス負荷を低減させる上で有効であるが、デバイス製造プロセスと実装プロセスにおける基準寸法には２桁以上の開きがあるため、実装プロセスによるチップ間接続を想定した貫通電極をデバイス製造プロセスで同時に形成することは、デバイス製造自体の歩留りやＴＡＴの低下を引き起こす可能性がある。

また、特開２０００−２６０９３４号公報で示されたチップ内のスルーホール部分にメッキ成長によってバンプ電極を形成する方法は、通常、そのメッキ成長にかなりの時間（数時間以上）を要するという問題と、アスペクト比の高いスルーホール部分を含めて一様に成長させることが技術的に困難であるという問題がある。

さらに、ワイヤボンディングを用いた方法とは異なり、上段側に積層された半導体チップは搭載基板を介して直接外部電極部とは接続されない。したがって、上段側半導体チップの動作を可能とする上下チップ間の結線方法を明らかにすることが必要である。例えば、異種の半導体チップを積層した構造においては動作電圧が異なる可能性があり、また、同種メモリチップの多段積層構造においても上段側半導体チップのチップセレクトの問題がある。

本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、下記のとおりである。

半導体チップ内に形成された貫通電極を用いたチップ間接続を短ＴＡＴかつ低コストで実現する方法として、チップ裏面を所定の厚さまでバックグラインド等によって薄型化し、デバイス側外部電極部に相当する裏面位置に、ドライエッチングにより表層側電極に達するまでの孔を形成し、孔の側壁及び裏面側周囲に金属製のメッキ膜を施し、前記金属製のメッキ膜が施された孔内部に、上段側に積層される別のチップの電極上に形成された金属製バンプを圧接によって変形注入させ、チップ内に形成された孔内部に前記金属製バンプを幾何学的にかしめて電気的に接続させ、最後にアンダーフィル等の接着材をバンプ接続された上下チップ間の隙間に充填、硬化されることによって達成される。

前記接続方法によって異種の半導体チップが積層される場合、例えば、その中間にインターポーザチップ（仲介用配線基板）が積層され、インターポーザチップの表層側には、前記異種の半導体チップの信号ピン間を接続する再配線パターンが形成され、貫通電極部を介して表層側電極部と電気的に接続される裏面側には、上下チップ間の電源およびグランド配線のプレーン層（または再配線層）が形成されることで、上段側半導体チップの同時動作を可能とするチップ間の三次元接続構造が達成される。

本接続方式の利点及び特徴として、
（１）孔内部を電解メッキ等で充填するのではなく、薄膜の金属メッキを側壁含めた裏面側電極部に形成するだけなので、長時間を要するメッキ充填工程やその後のＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)工程が不要となり、短ＴＡＴかつ低コストなプロセスで製造できる、
（２）圧接時の塑性流動により貫通電極孔内への注入された金属製バンプは、そのスプリングバック作用により、貫通電極孔内のメッキ電極部と安定した接合状態で維持されるため、常温での圧接のみで電気的な接続を実現できる。さらに、金属製バンプはＳｉに比べて線膨張係数が大きいため、リフロー加熱時にも熱膨張差によるかしめ状態が形成され、高温時においても安定した接続状態が維持される、
（３）チップ間の接続プロセスは従来の金（Ａｕ）のスタッドバンプを用いた圧接工法と同様な装置で対応できるのに加え、必ずしも加熱プロセスを用いる必要がない、
（４）ワイヤボンディングを用いた方法とは異なり、上下チップ間の接続は搭載基板を介さずに接続されるため、搭載基板は最下段の半導体チップから外部電極に接続される配線層のみを形成すればよく、二層あるいは四層基板で構成することが可能となる。したがって、多層のビルドアップ基板で構成された現行基板に比べて、薄型化かつ低コスト化を図ることができる、
（５）異種の半導体チップを積層した場合、例えば上下チップ間に積層されるインターポーザチップは、貫通電極部を形成するプロセス範囲内で裏面側にも再配線層を同時に形成できる。したがって、実質的には二層の配線引回しが可能となり、インターポーザチップとしては、通常、表層アルミ配線一層のみの低コストなチップ構成での使用が可能となる、等がある。

本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。

立体的（三次元的）に積層される複数のＬＳＩチップ（半導体チップ）間を最短の配線長で三次元的に接続することを可能とし、下記の効果を得ることができる。
（１）孔内部を電解メッキ等でメッキ充填するのではなく、薄膜の金属メッキを側壁含めた裏面側電極部に形成するだけなので、長時間を要するメッキ充填工程やその後のＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)工程が不要となり、短ＴＡＴかつ低コストなプロセスで製造できる。
（２）圧接時の塑性流動により貫通電極孔内への注入された金属製バンプは、そのスプリングバック作用により、貫通電極孔内のメッキ電極部と安定した接合状態で維持されるため、常温での圧接のみで電気的な接続を実現できる。さらに、金属製バンプはＳｉに比べて線膨張係数が大きいため、リフロー加熱時にも熱膨張差によるかしめ状態が形成され、高温時においても安定した接続状態が維持される。
（３）チップ間の接続プロセスは従来の金のスタッドバンプを用いた圧接工法と同様な装置で対応できるのに加え、必ずしも加熱プロセスを用いる必要がない。
（４）ワイヤボンディングを用いた方法とは異なり、上下チップ間の接続は搭載基板を介さずに接続されるため、搭載基板は最下段の半導体チップから外部電極に接続される配線層のみを形成すればよく、二層あるいは四層基板で構成することが可能となる。したがって、多層のビルドアップ基板で構成された現行基板に比べて、薄型化かつ低コスト化を図ることができる。
（５）異種の半導体チップを積層した場合、例えば上下チップ間に積層されるインターポーザチップは、貫通電極部を形成するプロセス範囲内で裏面側にも再配線層を同時に形成できる。したがって、実質的には二層の配線引回しが可能となり、インターポーザチップとしては、通常、表層アルミ配線一層のみの低コストなチップ構成での使用が可能となる、等がある。すなわち、公知例で開示されている貫通電極を用いた接続方法に対比して、非常に低コスト・短ＴＡＴな構成及びプロセスで済み、かつ金属バンプの塑性流動変形を利用したかしめ作用により高い信頼性をもった独自の接続構造を実現することが可能であり、実用性の高い三次元のチップ間接続構造を提供できる。

以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。

（実施形態１）
本実施形態１では、インターポーザチップ（仲介用配線基板）を介在して異種の半導体チップを三次元的に積層した積層構造を有する半導体装置について説明する。

図１乃至図１７は、本発明の実施形態１の半導体装置に係わる図であり、
図１は、半導体装置の概略構成を示す模式的断面図、
図２は、図１の一部を拡大した模式的断面図、
図３は、図１のチップ積層体において、最下段に位置する半導体チップの概略構成を示す図（（ａ）は全体の模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）、
図４は、図１のチップ積層体において、最上段に位置する半導体チップの概略構成を示す図（（ａ）は全体の模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）、
図５は、図１のチップ積層体において、最下段の半導体チップと最上段の半導体チップとの間に位置するインターポーザチップの概略構成を示す模式的断面図、
図６は、図５の一部を拡大した模式的断面図（（ａ）は図５に向かって左側の電極部分の構成を示す模式的断面図，（ｂ）は図５に向かって右側の電極部分の構成を示す模式的断面図）、
図７は、図６の電極部分の構成を示す模式的平面図（（ａ）はインターポーザチップの主面側から見た電極部分の平面図，（ｂ）はインターポーザチップの裏面側から見た電極部分の平面図）、
図８は、図３（ｂ）の電極部分を拡大した模式的断面図、
図９は、図８の凹状電極の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）、
図１０は、半導体装置の製造に使用される半導体ウエハの模式的平面図、
図１１は、図１０の半導体ウエハの模式的断面図、
図１２は、半導体装置の製造を説明するための模式的平面図、
図１３乃至図１７は、半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。

本実施形態１の半導体装置は、図１に示すように、配線基板（搭載基板，パッケージ基板）３６の主面３６ｘ上にチップ積層体３０を有するパッケージ構造になっている。チップ積層体３０は、これに限定されないが、例えば、外形サイズが異なる半導体チップ（１ａ，１ｂ）間にインターポーザチップ１１を配置し、これらを立体的（三次元的）に積層した構造になっている。インターポーザチップ１１は、下段の半導体チップ１ａと上段の半導体チップ１ｂとを電気的に接続するための導電経路を備えた仲介用配線基板である。半導体チップ１ａは、インターポーザチップ１１の主面１１ｘ側に実装され、半導体チップ１ｂは、インターポーザチップ１１の裏面１１ｙ側に実装されている。

配線基板３６は、その板厚方向と交差する平面形状が方形状になっており、本実施形態１では例えば長方形になっている。配線基板３６は、これに限定されないが、例えばガラス繊維にエポキシ系若しくはポリイミド系の樹脂を含浸させた樹脂基板からなり、主面３６ｘには接続部として複数の配線の各々の一部からなる複数の電極パッド３３が配置され、主面３６ｘと反対側の裏面３６ｙには接続部として複数の配線の各々の一部からなる複数の電極パッド（ランド）３４が配置されている。主面３６ｘ側の電極パッド３３は、配線基板３６に設けられたスルーホール配線等を介して裏面３６ｙ側の電極パッド３４と電気的に接続されている。複数の電極パッド３４の各々には、外部接続用端子（外部電極）として例えば半田バンプ３７が電気的にかつ機械的に接続されている。

半導体チップ１ａ及び１ｂは、詳細に図示していないが、厚さ方向と交差する平面形状が方形状になっており、本実施形態１では例えば長方形になっている。半導体チップ１ａ及び１ｂは、これに限定されないが、図３（（ａ），（ｂ））及び図４（（ａ），（ｂ））に示すように、例えば、半導体基板２と、この半導体基板２の主面に形成された複数のトランジスタ素子と、半導体基板２の主面上において、絶縁層、配線層の夫々を複数段積み重ねた薄膜積層体（多層配線層）３とを有する構成になっている。半導体基板２としては、例えば単結晶シリコン基板が用いられている。薄膜積層体３の絶縁膜層としては、例えば酸化シリコン膜が用いられ、配線層としては、例えばアルミニウム（Ａｌ）、又はアルミニウム合金、又は銅（Ｃｕ）、又は銅合金等の金属膜が用いられている。

半導体チップ１ａ及び１ｂは、互いに反対側に位置する主面（素子形成面，回路形成面）１ｘ及び裏面１ｙを有し、主面１ｘ側には集積回路が形成されている。集積回路は、主に、半導体基板１の主面に形成されたトランジスタ素子、及び薄膜積層体３に形成された配線によって構成されている。

半導体チップ１ａ及び１ｂの各々の主面１ｘには、各々の集積回路と電気的に接続された複数の電極パッド（ボンディングパッド）４が配置されている。本実施形態１において、複数の電極パッド４は、半導体チップ（１ａ，１ｂ）の主面１ｘの互いに反対側に位置する２つの辺（第１の辺１ｘ１，第２の辺１ｘ２）に沿って配置されている。複数の電極パッド４の各々は、半導体チップ（１ａ，１ｂ）の薄膜積層体３の中の最上層の配線層に形成され、その薄膜積層体３の中の最上層の絶縁層に各々の電極パッド４に対応して形成されたボンディング開口によって露出されている。

半導体チップ１ａの複数の電極パッド４は、複数の電極パッド４ａ，４ｂ（図３参照）を含んでおり、半導体チップ１ｂの複数の電極パッド４は、複数の電極パッド４ｃ，４ｄ（図４参照）を含んでいる。

半導体チップ１ａ及び１ｂの各々の電極パッド４には、半導体チップ（１ａ，１ｂ）の主面１ｘから突出する突起状電極として、例えばＡｕからなるスタッドバンプ９が電気的にかつ機械的に接続されている。

半導体チップ１ａは、図３（（ａ），（ｂ））に示すように、複数の電極パッド４に対応して設けられた複数の凹状電極８を有する構成になっている。各々の凹状電極８は、半導体チップ１ａの裏面１ｙ側から電極パッド４に向かって窪む凹部７を有し、電極パッド４と電気的にかつ機械的に接続されている。凹状電極８は、半導体チップ１ａの裏面１ｙから半導体基板２及び薄膜積層体３を通して電極パッド４に達する孔５の内壁面に沿って形成されている。本実施形態１において、凹状電極８は、例えば半導体チップ１ａの裏面１ｙに引き出されており、更に電極パッド４の裏面を覆うようにして形成されている。

図１に示すように、半導体チップ１ａの外形サイズは、半導体チップ１ｂの外形サイズよりも大きくなっている。半導体チップ１ａには、集積回路して例えば論理演算回路が搭載され、半導体チップ１ｂには、集積回路として例えば記憶回路が搭載されている。即ち、本実施形態１のチップ積層体３０は、電極パッド数が多い半導体チップ１ａを下段側に配置し、電極パッド数が少ない半導体チップ１ｂを上段側に配置した積層構造になっている。

図８に示すように、凹状電極８（８ａ，８ｂ）は、半導体チップ１ａの裏面１ｙに設けられた絶縁膜（９ａ，９ｂ）、及び孔５の内壁面に沿って設けられた絶縁膜９ｂによって半導体基板２と電気的に絶縁されている。凹状電極８は、これに限定されないが、例えば、下層（基板側）からシード層６ａ、及びメッキ層６ｂを含む多層構造の導電膜６で形成されている。シード層６ａは、例えば下層からＴｉ膜及びＴｉＮ膜を含む多層膜（Ｔｉ／ＴｉＮ）で形成され、メッキ層６ｂは、例えば下層からＣｕ膜及びＡｕ膜を含む多層膜（Ｃｕ／Ａｕ）で形成されている。

図１に示すインターポーザチップ１１は、詳細に図示していないが、厚さ方向と交差する平面形状が方形状になっており、本実施形態１では例えば長方形になっている。インターポーザチップ１１は、これに限定されないが、図５に示すように、例えば単結晶シリコンからなる半導体基板１２を主体に構成されている。

インターポーザチップ１１は、図５に示すように、互いに反対側に位置する主面１１ｘ及び裏面１１ｙを有し、主面１１ｘ側には複数の電極パッド１４が配置されている。複数の電極パッド１４は、複数の電極パッド１４ａ，１４ｂ，１４ｃ，１４ｄを含んでいる。

複数の電極パッド１４ａは、半導体チップ１ａの第１の辺１ｘ１側に配置された複数の凹状電極８ａ（図２参照）に対応してインターポーザチップ１１の一辺（第１の辺１１ｘ１）に沿って配置されている。複数の電極パッド１４ｂは、半導体チップ１ａの第２の辺１１ｘ２側に配置された複数の凹状電極８ｂ（図２参照）に対応してインターポーザチップ１１の一辺（第１の辺１１ｘ１）と反対側の他辺（第２の辺１１ｘ２）に沿って配置されている。

複数の電極パッド１４ａ及び複数の電極パッド１４ｂの各々には、インターポーザチップ１１の主面１１ｘから突出する突起状電極として、例えば前述の半導体チップ１ａと同様のＡｕからなるスタッドバンプ９が電気的にかつ機械的に接続されている。スタッドバンプ９は、例えば、Ａｕワイヤを用いたボールボンディング（ネイルヘッドボンディング）法で形成される。ボールボンディング法によるスタッドバンプ９の形成は、Ａｕワイヤの先端を溶融してボール部を形成し、その後、超音波振動を与えながら電極パッドにボール部を熱圧着し、その後、Ａｕワイヤからボール部を切断することによって行われる。

複数の電極パッド１４ｃは、電極パッド１４ａよりも内側において、インターポーザチップ１１の第１の辺１１ｘ１に沿って配置されている。複数の電極パッド１４ｄは、電極パッド１４ｂよりも内側において、インターポーザチップ１１の第２の辺１１ｘ２に沿って配置されている。

インターポーザチップ１１は、図５及び図６（（ａ），（ｂ））に示すように、複数の凹状電極１８を有する構成になっている。複数の凹状電極１８は、複数の凹状電極１８ｂ，１８ｃ，１８ｄを含んでいる。

凹状電極１８ｃは、図５及び図６（ａ）に示すように、インターポーザチップ１１の裏面１１ｙ側（半導体基板１１ａの裏面側）から電極パッド１４ｃに向かって窪む凹部１７を有し、電極パッド１４ｃと電気的にかつ機械的に接続されている。凹状電極１８ｃは、インターポーザチップ１１の裏面１１ｙから電極パッド１４ｃに達する孔１５の内壁面に沿って形成されている。本実施形態１において、凹状電極１８ｃは、例えばインターポーザチップ１１の裏面１１ｙに引き出されており、更に電極パッド１４ｃの裏面を覆うようにして形成されている。

凹状電極１８ｂは、図５及び図６（ｂ）に示すように、インターポーザチップ１１の裏面１１ｙ側から電極パッド１４ｂに向かって窪む凹部１７を有し、電極パッド１４ｂと電気的にかつ機械的に接続されている。凹状電極１８ｂは、インターポーザチップ１１の裏面１１ｙから電極パッド１４ｂに達する孔１５の内壁面に沿って形成されている。本実施形態１において、凹状電極１８ｂは、例えばインターポーザチップ１１の裏面１１ｙに引き出されており、更に電極パッド１４ｂの裏面を覆うようにして形成されている。

凹状電極１８ｄは、図５及び図６（ｂ）に示すように、インターポーザチップ１１の裏面１１ｙ側から電極パッド１４ｄに向かって窪む凹部１７を有し、電極パッド１４ｄと電気的にかつ機械的に接続されている。凹状電極１８ｄは、インターポーザチップ１１の裏面１１ｙから電極パッド１４ｄに達する孔１５の内壁面に沿って形成されている。本実施形態１において、凹状電極１８ｄは、例えばインターポーザチップ１１の裏面１１ｙに引き出されており、更に電極パッド１４ｄの裏面を覆うようにして形成されている。

図６（ａ）に示すように、電極パッド１４ａは、インターポーザチップ１１の主面１１ｘに形成された配線１４ｎを介して、対応する電極パッド１４ｃと電気的に接続されている。図６（ｂ）に示すように、凹状電極１８ｂは、インターポーザチップ１１の裏面１１ｙに形成された配線１８ｎを介して、対応する凹状電極１８ｄと電気的に接続されている。即ち、インターポーザチップ１１は、主面１１ｘ及び裏面１１ｙを配線層として使用し、主面１１ｘ及び裏面１１ｙに配線が形成されている。

電極パッド１４ａ及び１４ｃは、配線１４ｎと一体的に形成、換言すれば配線１４ｎの一部で形成されている。また、凹状電極１８ｂ及び１８ｄは、例えば配線１８ｎと一体的に形成、換言すれば配線１８ｎの一部で形成されている。本実施形態１において、電極パッド１４（１４ａ〜１４ｄ）、及び配線１４ｎは、例えば、インターポーザチップ１１の主面１１ｘに形成された導電膜１３をパターンニングすることによって形成され、同一の導電膜１３で形成されている。また、凹状電極１８（１８ｂ〜１８ｄ）、及び配線１８ｎは、例えば、孔１５の内部を含むインターポーザチップ１１の裏面１１ｙに形成された導電膜１６をパターンニングすることによって形成され、同一の導電膜１６で形成されている。

詳細に図示していないが、導電膜１３は、半導体基板１２の主面に設けられた絶縁膜によって、半導体基板１２と電気的に絶縁分離されている。導電膜１６においても、半導体基板１２の裏面に設けられた絶縁膜、及び孔１５の内壁面に沿って設けられた絶縁膜によって、半導体基板１２と電気的に絶縁分離されている。導電膜１３は、例えば半導体チップ１ａの電極パッド４と同様の材料で形成されている。導電膜１６は、例えば半導体チップ１ａの凹状電極８と同様の材料で形成されている。

図７（（ａ），（ｂ））に示すように、配線１８ｎ（凹状電極１８ｂ及び１８ｄを配線の一部として見なす場合は、凹状電極１８ｂと１８ｄとの間の配線分部（連結部分））は、配線１４ｎ（電極パッド１４ａ及び１４ｃを配線の一部として見なす場合は、電極パッド１４ａと１４ｃとの間の配線部分（連結部分））よりも太く（幅が広く）なっている。

なお、本願において、電極パッド４及びこれに接続された凹状電極８を含む電極構造、並びに電極パッド１４及びこれに接続された凹状電極１８を含む電極構造を貫通電極と呼ぶ。

図１に示すように、インターポーザチップ１１の電極パッド１４ａに配置（接続）されたスタッドバンプ９は、その一部が下段に位置する半導体チップ１ａの凹状電極８ａの凹部７内（貫通電極の凹部内）に、インターポーザチップ１１の電極パッド１４ｂに配置（接続）されたスタッドバンプ９は、その一部が下段に位置する半導体チップ１ａの凹状電極８ｂの凹部７内（貫通電極の凹部内）に、それぞれ塑性流動を伴う変形によって圧接注入され、インターポーザチップ１１の電極パッド（１４ａ，１４ｂ）と下段の半導体チップ１ａの電極パッド（４ａ，４ｂ）とが夫々電気的に接続されている。

図１に示すように、上段に位置する半導体チップ１ｂの電極パッド４ｃに配置（接続）されたスタッドバンプ９は、その一部がインターポーザチップ１１の凹状電極１８ｃの凹部１７内（貫通電極の凹部内）に、上段に位置する半導体チップの電極パッド４ｄに配置（接続）されたスタッドバンプ９は、その一部がインターポーザチップ１１の凹状電極１８ｄの凹部１７内（貫通電極の凹部内）に、それぞれ塑性流動を伴う変形によって圧接注入され、上段の半導体チップ１ｃの電極パッド（４ｃ，４ｄ）とインターポーザチップ１１の電極パッド（１４ｃ，１４ｄ）とが夫々電気的に接続されている。

即ち、下段の半導体チップ１ａの電極パッド４ａと、上段の半導体チップ１ｂの電極パッド４ｃは、半導体チップ１ａの電極パッド４ａ側から順次配置された、凹状電極８ａ、スタッドバンプ９、電極パッド１４ａ、配線１４ｎ、電極パッド１４ｃ、凹状電極１８ｃ、及びスタッドバンプ９を含む第１の導電経路を介して互いに電気的に接続されている。また、下段の半導体チップ１ａの電極パッド４ｂと、上段の半導体チップ１ｂの電極パッド４ｄは、半導体チップ１ａの電極パッド４ｂ側から順次配置された、凹状電極８ｂ、スタッドバンプ９、電極パッド１４ｂ、凹状電極１８ｂ、配線１８ｎ、凹状電極１８ｄ、及びスタッドバンプ９を含む第２の導電経路を介して互いに電気的に接続されている。

本実施形態１において、下段の半導体チップ１ａの凹状電極８（８ａ，８ｂ）の凹部７内は、図１及び図２に示すように、インターポーザチップ１１のスタッドバンプ９で充填されている。また、インターポーザチップ１１の凹状電極１８（１８ｃ，１８ｄ）の凹部１７内においても、同様に上段の半導体チップ１ｂのスタッドバンプ９で充填されている。

インターポーザチップ１１の凹状電極内へのスタッドバンプ９の塑性流動に伴う変形による圧接注入は、例えばインターポーザチップ１１の裏面１１ｙに向かって半導体チップ１ｂを圧着することによって行われる。半導体チップ１ａの凹状電極内へのスタッドバンプ９の塑性流動に伴う変形による圧接注入は、例えばインターポーザチップ１１の主面１１ｘに向かって半導体チップ１ａを圧着することによって行われる。

ここで、上下の異なる半導体チップ（１ａ，１ｂ）はインターポーザチップ１１に形成された再配線層（導電膜１３，１６）を介して電気的に接続されるが、例えば、インターポーザチップ１１の主面１１ｘ側の再配線層（導電膜１３）ａ１は、主に上下半導体チップ（１ａ，１ｂ）の信号ピン間の接続用に用いられ、インターポーザチップ１１の裏面１１ｙ側に形成された再配線層（導電膜１６）ａ２は、上段側の半導体チップ１ｂが下段側の半導体チップ１ａと共用する電源・グランドピン間の接続に用いられる。具体的には、インターポーザチップ１１の裏面１１ｙ側に、上下半導体チップ相互で共用する電源・グランドプレーン層を形成することにより、上下それぞれの半導体チップ（１ａ，１ｂ）がインターポーザチップ１１の裏面１１ｙ側に形成された電源・グランドプレーン層から最短配線長でほぼ等価に接続される。

インターポーザチップ１１は下段側の半導体チップ１ａの電源・グランドピン位置に形成された貫通電極部（凹状電極８ｂ）と前記接続方法により電気的に接続され、前記接続されたインターポーザチップ１１の電極位置の直上には裏面側へと電気的に接続される貫通電極部（凹状電極１８ｂ）が形成される。前記貫通電極部（凹状電極１８ｂ）と上段側の半導体チップ１ｂの電源・グランドピン位置の電極位置間は、前記インターポーザチップ１１の裏面１１ｙ側で再配線される。この際、上段側半導体チップ１ｂの電源・グランド電極位置に形成されたスタットバンプ９は、前記インターポーザチップ１１の裏面１１ｙ側の同一位置に形成された貫通電極部（凹状電極１８ｄ）と前記と同様な接続方法によりインターポーザチップ１１と電気的に接続される。

上下半導体チップ（１ａ，１ｂ）相互で共用される電源ピン間、およびグランドピン間は、前記インターポーザチップ１１の裏面１１ｙ側で再配線され、ピン間の電位差が極力生じないように太い配線パターン、あるいはある領域をもったプレーン層で相互に接続される。

これにより、電源系のノイズを最小限に抑えることが可能となるため、高速伝送にとって非常に有利な構造となる。また、上下の半導体チップ（１ａ，１ｂ）相互で共用可能な電源ピンが存在しない場合は、下段側の半導体チップ１ａにおいては、上段側半導体チップ１ｂの動作電圧を入力するためのダミー電極を数箇所形成した専用チップとする必要がある。

図１及び図２に示すように、最下段の半導体チップ１ａは、その主面（回路面）１ｘが配線基板３６の主面３６ｘと向かい合い、その主面１ｘと配線基板３６の主面３６ｘとの間に接着材２６ｃを介在して、配線基板３６の主面３６ｘに接着固定されている。最下段の半導体チップ１ａのスタッドバンプ９は、接着材２６ｃの熱収縮力（加熱状態から常温に戻った時に生じる収縮力）や、接着材２６ｃの熱硬化収縮力（熱硬化型絶縁樹脂の硬化時に生じる収縮力）等によって、配線基板３６の電極パッド３３に圧接され、この電極パッド３３と電気的に接続されている。ただし、前記接続方法以外でも、前記スタッドバンプ９と電極パッド３３とをはんだを介して接続する、あるいは超音波を印加しながら金属接合を達成させて電気的に接合させてもよい。

図１に示すように、インターポーザチップ１１と半導体チップ１ｂとの間には、半導体チップ１ｂの主面１ｘを封止し、かつ半導体チップ１ｂをインターポーザチップ１１に接着固定するための樹脂２６ａが充填されている。また、インターポーザチップ１１と半導体チップ１ａとの間には、半導体チップ１ａの裏面を封止し、かつ半導体チップ１ａをインターポーザチップ１１に接着固定するための樹脂２６ｂが充填されている。樹脂２６ａ及び２６ｂとしては、低応力化を図るため、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたエポキシ系の熱硬化性樹脂が用いられている。

樹脂２６ａ及び２６ｂの充填は、例えば、半導体チップ１ａ，１ｂを圧着する前に、インターポーザチップ１１の圧着面（半導体チップ１ｂの場合は裏面１１ｙ，半導体チップ１ａの場合は主面１１ｘ）に予め樹脂フィルム、又は液状樹脂を配置しておくことによって行うことができる。

樹脂２６ａは、図１に示すように、半導体チップ１ｂの周囲にも設けられている。半導体チップ１ｂの周囲における樹脂２６ａは、インターポーザチップ１１の裏面１１ｙから半導体チップ１ａの裏面１ｙまでの距離とほぼ同程度の厚さで形成されている。この半導体チップ１ｂの周囲における樹脂２６ａは、後で詳細に説明するが、半導体装置の製造において、インターポーザチップ１１の電極パッド１４（１４ａ，１４ｂ）上にスタッドバンプ９を形成する時（図１４（ｂ）参照）や、インターポーザチップ１１の電極パッド１４（１４ａ，１４ｂ）上のスタッドバンプ９を半導体チップ１ａの凹状電極８の凹部７内に塑性流動に伴う変形によって圧接注入する時（図１５（ａ）参照）や、半導体チップ１ａの電極パッド４（４ａ，４ｂ）上にスタッドバンプ９を形成する時（図１５（ｂ）参照）の支持体（土台）として使用される。

以上説明してきたように、最下段の半導体チップ１ａと最上段の異なる半導体チップ１ｂは、インターポーザチップ１１を介して最短の配線長をもって電気的に動作可能な三次元接続が実現されるが、さらに、前記インターポーザチップ１１には単に再配線のための配線パターンを形成するだけでなく、キャパシタの形成によって特性インピーダンスを整合させる配線設計等、高速信号伝送を考慮した配線パターンを構成できることは言うまでもない。例えば最下段の半導体チップ１ａはギガヘルツ帯の周波数性能を持つ高性能マイコン（ＭＰＵ：Ｍicro Ｐrocessing Ｕnit）であり、最上段の半導体チップ１ｂが高速メモリ（ＤＲＡＭ：Ｄynamic Ｒandom Ａccess Ｍemory）である場合、ＭＰＵとＤＲＡＭ間の高速バス伝送設計を中間のインターポーザチップ１１上で高密度・最短配線長で形成することができ、大容量メモリを混載したＳＯＣ(Ｓystem Ｏn Ｃhip)プロセスからなるシステムＬＳＩ代替の高性能システムを構築することが可能となる。通常ボード実装のような長距離のチップ間接続を前提としているため、各チップの入出力回路の高速・低電力性を犠牲にしても、信号の駆動能力を高めているが、上記のような最短配線長のチップ間接続を実現することで、入出力回路の駆動能力をＳＯＣ並に低く設定することが可能となり、デバイスの高速伝送、低消費電力化を加速することができる。

図８に示すように、半導体チップ１ａの凹状電極８（８ａ，８ｂ）は、半導体チップ１ａの裏面１ｙに設けられた絶縁膜（９ａ，９ｂ）、及び孔５の内壁面に沿って設けられた絶縁膜９ｂによって半導体基板２と電気的に絶縁されている。この凹状電極８は、半導体ウエハを個片化して複数の半導体チップ１ａを形成する前のウエハ状態において、半導体ウエハの裏面からその主面側の電極パッド４に達する深さの孔５を例えばドライエッチングによって形成し、その後、孔５の内部を含む半導体ウエハの裏面に導電膜６を形成し、その後、導電膜６をパターンニングすることによって形成される。従って、ドライエッチングによってウエハ裏面に孔５を形成する際、図８に示すように、孔５の側壁面が鉛直方法線に対して、外側に０度から５度程度傾いた形状に加工されることが望ましい。すなわち、孔５の奥行き方向に対して、内径が同等もしくは増加する形状（広くなる形状）で孔５を形成する。これにより、凹状電極８は、孔５の奥行き方向に対して、凹部７の内径が同等もしくは増加する形状で形成されるため、電極パッド４上に形成されたスタッドバンプ９が圧接時の塑性流動変形によって凹状電極８の凹部７内に注入され、幾何学的なかしめ状態を形成した接続構造が実現される。孔５の裏面側入り口のエッジ部分５ａは直角に加工されるのではなく、望ましくはＲ形状或いは面取りした形状とし、メッキ膜のエッチング工程で、加工用レジスト膜が連続的に均一塗布されるようにする。孔５の内壁断面は、シリコン加工面に絶縁膜９ｂが形成され、これに限定はされないが、その上部にシード層６ａ、及び電界メッキによるメッキ層６ｂが形成される。凹状電極（貫通電極部）８と電極パッド（デバイス側電極部）４とのコンタクト領域は、密着性を確保する観点からシード層（Ｔｉ／Ｃｕ，Ｃｒ）６ａを介して電気的に接続される。また、ウエハ裏面側は必要に応じて別途絶縁膜で保護される。

図９に示すように、孔５はスタッドバンプ９の形状に合わせて円形状で形成されており、その形状に沿う形で半導体チップ１ａの裏面１ｙ側に円形状のメッキ電極（凹状電極８）が形成される。

詳細に図示していないが、図６（（ａ），（ｂ））を用いて説明すれば、インターポーザチップ１１の凹状電極１８（１８ｂ，８ｃ，１８ｄ）は、インターポーザチップ１１の裏面１１ｙに設けられた絶縁膜、及び孔１５の内壁面に沿って設けられた絶縁膜によって半導体基板１２と電気的に絶縁されている。この凹状電極１８は、半導体チップ１ａの凹状電極８と同様に、半導体ウエハを個片化して複数のインターポーザチップ１１を形成する前のウエハ状態において、半導体ウエハの裏面からその主面の電極パッドに達する深さの孔１５を例えばドライエッチングによって形成し、その後、孔１５の内部を含む半導体ウエハの裏面に導電膜１６を形成し、その後、導電膜１６をパターンニングすることによって形成される。従って、凹状電極１８においても、半導体チップ１ａの凹状電極８と同様に、ドライエッチングによってウエハ裏面に孔１５を形成する際、図８を参照すれば、孔（１５）の側壁面が鉛直方法線に対して、外側に０度から５度程度傾いた形状に加工されることが望ましい。これにより、電極パッド上に形成されたスタッドバンプ９が圧接時の塑性流動変形によって凹状電極の凹部内に注入され、幾何学的なかしめ状態を形成した接続構造が実現される。また、図８を参照すれば、半導体チップ１ａの孔５と同様に、インターポーザチップ１１の孔（１５）においても、孔（１５）の裏面側入り口のエッジ部分（１５ａ）は直角に加工されるのではなく、望ましくはＲ形状或いは面取りした形状とし、メッキ膜のエッチング工程で、加工用レジスト膜が連続的に均一塗布されるようにする。孔（１５）の内壁断面は、シリコン加工面に絶縁膜が形成され、これに限定されないが、その上部にシード層（１６ａ）、及び電界メッキによるメッキ層（１６ｂ）が形成される。凹状電極（貫通電極部）１８と電極パッド（デバイス側電極部）１４とのコンタクト領域は、半導体チップ１ａの場合と同様に、密着性を確保する観点からシード層（６ａ）を介して電気的に接続される。また、ウエハ裏面側は必要に応じて別途絶縁膜で保護される。

インターポーザチップ１１の孔１５においても、半導体チップ１ａの孔５と同様に、図９を参照すれば、スタッドバンプ９の形状に合わせて円形状で形成されており、その形状に沿う形でインターポーザチップ１１の裏面１１ｙ側に円形状のメッキ電極（凹状電極１８）が形成される。

図１に示す上下の異なる半導体チップ（１ａ，１ｂ）のチップ構成は、基本的に、ピン数（電極パッド数）の多い半導体チップ１ａが下段側に配置され、ピン数の少ない半導体チップ１ｂがインターポーザチップ１１を介して上段側に配置されている。チップサイズについては、図１のように上段側のチップサイズの方が小さい場合もあるが、図２５のように上段側のチップサイズの方が大きい場合もあり、図示のように上段側の半導体チップ１ｄの接合箇所（スタッドバンプ９）が下段側の半導体チップ１ｃの外側に配置される場合もある。したがって、従来のチップ積層のように下段側から上段側へと順次に積層されると、下段側よりチップサイズの大きい上段側の半導体チップが積層される場合、バンプ接合位置において接合時の荷重を受ける土台がなく、構成される個々の半導体チップも２５〜５０μｍ厚さの超薄型で積層されるため、圧着荷重が接合部に伝達されない可能性がある。

このような組立て時の課題も考慮して、本実施形態１（図１）の半導体装置の組立て（製造）について、図１０乃至図１７を用いて説明する。

まず、図３（（ａ），（ｂ））及び図４（（ａ），（ｂ））に示す半導体チップ（１ａ，１ｂ）、並びに図１０及び図１１に示す半導体ウエハ２０を準備する。本実施形態１において、半導体チップ１ｂにはスタッドバンプ９が予め形成されているが、半導体チップ１ａにはスタッドバンプ９は形成されていない。

半導体ウエハ２０は、図１０及び図１１に示すように、例えば単結晶シリコンからなる半導体基板（１２）を主体に構成され、その平面方向において、ダイシング領域（分離領域）２２で区画された複数の製品形成領域２１が行列状に配置されている。各製品形成領域２１は、基本的に図５に示すインターポーザチップ１１と同様の構造及び平面形状になっている。図５に示すインターポーザチップ１１は、半導体ウエハ２０の複数の製品形成領域２１を個々に個片化することによって形成される。従って、各製品形成領域２１は、半導体ウエハ２０の主面２０ｘ側に電極パッド１４（１４ａ，１４ｂ，１４ｃ，１４ｄ）及び配線１４ｎを含む配線パターン（導電膜１３）を有し、半導体ウエハ２０の主面２０ｘと反対側の裏面２０ｙ側に凹状電極１８（１８ｂ，１８ｃ，１８ｄ）及び配線１８ｎを含む配線パターン（導電膜１６）を有する構成になっている。半導体ウエハ２０は、例えば２５〜５０μｍ程度の厚さに薄型化されている。

次に、図１２及び図１３（ａ）に示すように、接着材２５ａを介在してガラス基板２５に半導体ウエハ２０を接着固定する。半導体ウエハ２０の接着固定は、半導体ウエハ２０の主面２０ｘ側（電極パッド１４が形成された面側）がガラス基板２５と向かい合うようにして行われる。

次に、半導体ウエハ２０の各製品形成領域２１において、図１３（ｂ）に示すように、半導体ウエハ２０の裏面２０ｙ側（凹状電極１８が形成された面側）に半導体チップ１ｂを実装する。半導体チップ１ｂの電極パッド１４（１４ｃ，１４ｄ）上には予めスタッドバンプ９が形成されている。半導体チップ１ｂの実装は、製品形成領域２１の凹状電極１８（１８ｃ，１８ｄ）上に半導体チップ１ｂのスタッドバンプ９が位置するように、製品形成領域２１上に半導体チップ１ｂを位置決めし、その後、製品形成領域２１に向かって半導体チップ１ｂを圧着することによって行われる。

この工程において、半導体チップ１ｂのスタッドバンプ９は、その一部が製品形成領域２１（インターポーザチップ１１）の凹状電極１８（１８ｃ，１８ｄ）の凹部１７内に、塑性流動を伴う変形によって圧接注入され、凹状電極１８（１８ｃ，１８ｄ）と電気的にかつ機械的に接続される。

また、この工程において、図１３（ｂ）に示すように、製品形成領域２１と半導体チップ１ｂとの間に、半導体チップ１ｂの主面を封止し、かつ半導体チップ１ｂを製品形成領域２１に接着固定するための樹脂２６ａが充填される。樹脂２６ａの充填は、半導体チップ１ｂを圧着する前に、製品形成領域２１に予め樹脂フィルム、又は液状樹脂を配置しておくことによって行われる。樹脂２６ａとしては、低応力化を図るため、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたエポキシ系の熱硬化性樹脂を用いる。この場合、半導体チップ１ｂの圧着は、樹脂２６ａを加熱しながら行われる。

ここで、樹脂２６ａは、製品形成領域２１と半導体チップ１ｂとの間に設けられているが、半導体チップ１ｂの周囲にも設けられている。半導体チップ１ｂの周囲の樹脂２６ａは、後で詳細に説明するが、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）上にスタッドバンプ９を形成する時（図１４（ｂ）参照）や、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）上のスタッドバンプ９を半導体チップ１ａの凹状電極８の凹部７内に塑性流動に伴う変形によって圧接注入する時（図１５（ａ）参照）や、半導体チップ１ａの電極パッド４（４ａ，４ｂ）上にスタッドバンプ９を形成する時（図１５（ｂ）参照）の支持体（土台）として使用される。従って、半導体チップ１ｂの周囲における樹脂２６ａは、製品形成領域２１（インターポーザチップ１１の裏面１１ｙ）から半導体チップ１ｂの裏面１ｙまでの距離とほぼ同程度の厚さで形成される。

次に、図１４（ａ）に示すように、半導体ウエハ２０の各製品形成領域２１に搭載された各々の半導体チップ１ｂの裏面１１ｙにダイシングテープ２７を貼り付ける。ダイシングテープ２７は、半導体チップ１ｂの裏面１１ｙと向かい合う面側に接着層（粘着層）２７ａを有し、この接着層２７ａを介在して各々の半導体チップ１ｂの裏面１１ｙはダイシングテープ２７に接着固定される。

次に、ダイシングテープ２７が貼り付けられた状態で、ガラス基板２５から半導体ウエハ２０を剥離させるための処理を施す。この処理は、半導体ウエハ２０を接着固定するための接着材２５ａの種類によって異なるが、ＵＶ硬化型の接着材であればＵＶ照射を実施することで、または加熱によって接着強度が低下するタイプの接着材においては、加熱処理またはレーザ照射による加熱処理を実施することにより、半導体ウエハ２０はガラス基板２５から剥離される。

次に、各々の半導体チップ１ｂの裏面１ｙにダイシングテープ２７が貼り付けられた状態で、図１４（ｂ）に示すように、各製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）上にスタッドバンプ９を形成する。スタッドバンプ９は、例えばボールボンディング法で形成される。スタッドバンプ９の形成は、図示していないが、ボンディングステージ（処理台）にダイシングテープ２７を介して半導体ウエハ２０を装着した状態で行われる。

この工程において、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）下における部分とダイシングテープ２７との間に、半導体チップ１ｂの周囲における樹脂２６ａが充填されており、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）における部分は、樹脂２６ａ及びダイシングテープ２７を介してボンディングステージに支持されているため、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）が半導体チップ１ｂよりも外側に位置している場合であっても、スタッドバンプ９の形成時における圧着加重や超音波振動が電極パッド１４（１４ａ，１４ｂ）に確実に伝達され、電極パッド１４（１４ａ，１４ｂ）とスタッドバンプ９との接合を確実に行うことができる。

なお、ダイシングテープ２７を介さずにボンディングステージに半導体ウエハ２０を直接装着する場合においても、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）における部分は、樹脂２６ａを介してボンディングステージに支持されるため、同様に、電極パッド１４（１４ａ，１４ｂ）とスタッドバンプ９との接合を確実に行うことができる。

ここで、半導体ウエハ２０は、例えば２５〜５０μｍ程度の厚さに薄型化されており、機械的強度が低いため、ガラス基板２５に半導体ウエハ２０を貼り付けた状態で半導体装置の製造を行う必要がある。半導体ウエハ２０の各々の製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）に予めスタッドバンプ９を形成した場合、ガラス基板２５に半導体ウエハ２０を貼り付けることが困難である。これに対し、本実施形態１では、半導体ウエハ２０の各製品形成領域２１に半導体チップ１ｂを実装した後、各製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）上にスタッドバンプ９を形成するため、図１３（ｂ）に示すように、ガラス基板２５に半導体ウエハ２０を貼り付けた状態で、各々の製品形成領域２１に半導体チップ１ｂを実装することができる。

次に、各々の半導体チップ１ｂの裏面１ｙにダイシングテープ２７が貼り付けられた状態で、半導体ウエハ２０の各製品形成領域２１において、図１５（ａ）に示すように、半導体ウエハ２０の主面２０ｘ側（電極パッド１４が形成された面側）に半導体チップ１ａを実装する。半導体チップ１ａの実装は、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）上に形成されたスタッドバンプ９上に半導体チップ１ａの凹状電極８（８ａ，８ｂ）が位置するように、製品形成領域２１上に半導体チップ１ａを位置決めし、その後、製品形成領域２１に向かって半導体チップ１ａを圧着することによって行われる。半導体チップ１ａの実装は、図示していないが、ボンディングステージ（処理台）にダイシングテープ２７を介して半導体ウエハ２０を装着した状態で行われる。

この工程において、製品形成領域２１（インターポーザチップ１１）のスタッドバンプ９は、その一部が半導体チップ１ａの凹状電極８（８ａ，８ｂ）の凹部１７内に、塑性流動を伴う変形によって圧接注入され、凹状電極８（８ａ，８ｂ）と電気的にかつ機械的に接続される。

また、この工程において、図１５（ａ）に示すように、製品形成領域２１と半導体チップ１ａとの間に、半導体チップ１ａの裏面１ｙを封止し、かつ半導体チップ１ａを製品形成領域２１に接着固定するための樹脂２６ｂが充填される。樹脂２６ｂの充填は、半導体チップ１ａを圧着する前に、製品形成領域２１に予め樹脂フィルム、又は液状樹脂を配置しておくことによって行われる。樹脂２６ｂとしては、例えば前述の樹脂２６ａと同様の樹脂を用いる。

また、この工程において、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）における部分とダイシングテープ２７との間に、半導体チップ１ｂの周囲における樹脂２６ａが充填されており、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）における部分は、樹脂２６ａを介してダイシングテープ２７に支持されている、換言すれば接続箇所（電極パッド１４ａ，１４ｂ）の下部には樹脂２６ａからなる土台が形成されているため、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）が半導体チップ１ｂよりも外側に位置している場合（先に実装した半導体チップ１ｂよりも後から実装する半導体チップ１ｂの外形サイズが大きい場合）であっても、製品形成領域２１に損傷を与えることなく、製品形成領域２１のスタッドバンプ９を塑性流動に伴う変形によって半導体チップ１ａの凹状電極８（８ａ，８ｂ）の凹部７内に圧接注入することができ、圧着を伴う半導体チップ１ａの実装を確実に行うことができる。

なお、ダイシングテープ２７を介さずにボンディングステージに半導体ウエハ２０を直接装着する場合においても、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）における部分は、樹脂２６ａを介してボンディングステージに支持されるため、同様に、圧着を伴う半導体チップ１ａの実装を確実に行うことができる。

次に、各々の半導体チップ１ｂの裏面１ｙにダイシングテープ２７が貼り付けられ、かつ半導体ウエハ２０の各々の製品形成領域２１に半導体チップ１ｂ及び１ａが実装された状態で、図１５（ｂ）に示すように、各半導体チップ１ａの電極パッド４（４ａ，４ｂ）上にスタッドバンプ９を形成する。スタッドバンプ９は、例えばボールボンディング法で形成される。スタッドバンプ９の形成は、図示していないが、ボンディングステージ（処理台）にダイシングテープ２７を介して半導体ウエハ２０を装着した状態で行われる。

この工程において、半導体チップ１ａの電極パッド４（４ａ，４ｂ）と平面的に重なる凹状電極８（８ａ，８ｂ）の凹部７内に、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）上に形成されたスタッドバンプ９が圧接注入されており、また、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）下における部分とダイシングテープ２７との間には、半導体チップ１ｂの周囲における樹脂２６ａが充填されており、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）における部分は、樹脂２６ａを介してダイシングテープ２７に支持されているため（接続箇所（電極パッド１４ａ，１４ｂ）の下部には樹脂２６ａからなる土台が形成されているため）、半導体チップ１ａの電極パッド４（４ａ，４ｂ）が半導体チップ１ｂよりも外側に位置している場合（先に実装した半導体チップ１ｂよりも後から実装する半導体チップ１ｂの外形サイズが大きい場合）であっても、スタッドバンプ９の形成時における圧着加重や超音波振動が電極パッド４（４ａ，４ｂ）に確実に伝達され、電極パッド４（４ａ，４ｂ）とスタッドバンプ９との接合を確実に行うことができる。

なお、ダイシングテープ２７を介さずにボンディングステージに半導体ウエハ２０を直接装着する場合においても、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）における部分は、樹脂２６ａを介してボンディングステージに支持されるため、同様に、電極パッド４（４ａ，４ｂ）とスタッドバンプ９との接合を確実に行うことができる。

ここで、半導体チップ１ａの実装は、半導体チップ１ａを吸引作用によって吸着コレットに吸着し、その後、吸着コレットで製品形成領域２１上に半導体チップ１ａを搬送し、その後、吸着コレットで半導体チップ１ａを製品形成領域２１に向かって圧着することによって行う場合や、吸着コレットで製品形成領域２１上に半導体チップ１ａを搬送し、その後、ボンディングツールで半導体チップ１ａの裏面１ｙを製品形成領域２１に向かって圧着することによって行う場合がある。この何れの場合においても、半導体チップ１ａの電極パッド４（４ａ，４ｂ）上にスタッドバンプ９が予め形成されていると、圧着による半導体チップ１ａの実装が困難になる。これに対し、本実施形態１では、半導体ウエハ２０の製品形成領域２１に半導体チップ１ａを実装した後、半導体チップ１ａの電極パッド４（４ａ，４ｂ）上にスタッドバンプ９を形成するため、各々の製品形成領域２１に半導体チップ１ａを容易に実装することができる。

次に、図１６（ａ）に示すように、例えばダイシングブレード２８を使用し、半導体ウエハ２０をダイシング領域２２に沿ってダイシングして複数の製品形成領域２１を個々に個片化する。これにより、製品形成領域２１からなるインターポーザチップ１１が形成されると共に、図１６（ｂ）に示すように、外形サイズの異なる半導体チップ（１ａ，１ｂ）がインターポーザチップ１１を介して立体的に積層されたチップ積層体３０が形成される。

次に、図１７（ａ）に示す多数個取り配線基板３５を準備する。多数個取り配線基板３５は、その平面方向において行列状に配置され、ダイシング領域（分離領域）で区画された複数の製品形成領域３１を有する構成になっている。各製品形成領域３１は、基本的に図１に示す配線基板（搭載用基板）３６と同様の構造及び平面形状になっている。図１に示す配線基板３６は、多数個取り配線基板３５の複数の製品形成領域３１を個々に個片化することによって形成される。

次に、図１７（ａ）に示すように、多数個取り配線基板３５の各製品形成領域３１にチップ積層体３０を実装する。チップ積層体３０の実装は、例えば、多数個取り配線基板３５の製品形成領域３１に、樹脂フィルム、又は液状の樹脂からなる接着材２６ｃを予め配置し、その後、製品形成領域３１の電極パッド３３上に半導体チップ１ａのスタッドバンプ９が位置するように、製品形成領域３１上にチップ積層体３０を位置決めし、その後、製品形成領域３１に向かってチップ積層体３０を圧着することによって行われる。接着材２６ｃとしては、低応力化を図るため、例えば、フェノール系硬化剤、シリコーンゴム及びフィラー等が添加されたエポキシ系の熱硬化性樹脂を用いる。この場合、チップ積層体３０の圧着は、接着材２６ｃを加熱しながら行われる。

次に、多数個取り配線基板３５の各製品形成領域３１において、図１７（ｂ）に示すように、製品形成領域３１の電極パッド３４上に外部接続用端子として例えば半田バンプ３７を形成する。半田バンプ３７の形成においては、例えば、電極パッド３４上に半田ボールを供給し、その後、半田ボールを溶融して半田バンプを形成する方法や、電極パッド３４上に半田ペーストを印刷し、その後、半田ペーストを溶融して半田バンプを形成する方法等がある。

次に、前述の半導体ウエハ２０と同様の方法で、多数個取り配線基板３５をダイシング領域に沿ってダイシングして複数の製品形成領域３１を個々に個片化する。これにより、製品形成領域３１からなる配線基板３６が形成されると共に、図１に示す半導体装置がほぼ完成する。

種類やサイズの異なる半導体チップをインターポーザチップ１１を介して積層接続する場合、実際の製品ウエハでは、その種類によって８インチや１２インチである場合があり、ウエハレベルで汎用的に扱うのが困難である。これに対してインターポーザチップ１１は、組立てのインフラに応じた適正なウエハサイズで製造することが可能であるので、インターポーザチップ１１が形成されたウエハをベースにして、上下の異なる半導体チップを積層していくのが汎用的な組立てプロセスとして適している。

このように、本実施形態１によれば、立体的（三次元的）に積層される複数のＬＳＩチップ（半導体チップ）間を最短の配線長で三次元的に接続することを可能とし、下記の効果を得ることができる。
（１）孔内部を電解メッキ等でメッキ充填するのではなく、薄膜の金属メッキを側壁含めた裏面側電極部に形成するだけなので、長時間を要するメッキ充填工程やその後のＣＭＰ(Ｃhemical Ｍechanical Ｐolishing)工程が不要となり、短ＴＡＴかつ低コストなプロセスで製造できる。
（２）圧接時の塑性流動により貫通電極孔内（凹状電極の凹部内）へ注入された金属製バンプは、そのスプリングバック作用により、貫通電極孔内のメッキ電極部と安定した接合状態で維持されるため、常温での圧接のみで電気的な接続を実現できる。さらに、金属製バンプはＳｉに比べて線膨張係数が大きいため、リフロー加熱時にも熱膨張差によるかしめ状態が形成され、高温時においても安定した接続状態が維持される。
（３）チップ間の接続プロセスは従来の金のスタッドバンプを用いた圧接工法と同様な装置で対応できるのに加え、必ずしも加熱プロセスを用いる必要がない。
（４）ワイヤボンディングを用いた方法とは異なり、上下チップ間の接続は搭載基板（パッケージ基板）を介さずに接続されるため、搭載基板は最下段の半導体チップから外部電極に接続される配線層のみを形成すればよく、二層あるいは四層基板で構成することが可能となる。したがって、多層のビルドアップ基板で構成された現行基板に比べて、薄型化かつ低コスト化を図ることができる。
（５）異種の半導体チップを積層した場合、例えば上下チップ間に積層されるインターポーザチップは、貫通電極部を形成するプロセス範囲内で裏面側にも再配線層を同時に形成できる。したがって、実質的には二層の配線引回しが可能となり、インターポーザチップとしては、通常、表層アルミ配線一層のみの低コストなチップ構成での使用が可能となる、等がある。すなわち、公知例で開示されている貫通電極を用いた接続方法に対比して、非常に低コスト・短ＴＡＴな構成及びプロセスで済み、かつ金属バンプの塑性流動変形を利用したかしめ作用により高い信頼性をもった独自の接続構造を実現することが可能であり、実用性の高い三次元のチップ間接続構造を提供できる。
（６）複数の半導体チップが立体的に積層されたチップ積層体を有する半導体装置の製造において、ダイシング領域２２で区画された複数の製品形成領域２１を有する半導体ウエハ２０を使用し、ガラス基板２５に半導体ウエハ２０を貼り付けた状態で、半導体ウエハ２０の各々の製品形成領域２１に圧着を伴う半導体チップを実装することができるので、半導体装置の生産効率向上を図ることができる。
（７）半導体チップ１ａ上にインターポーザチップ１１を介在して半導体チップ１ａよりも外形サイズの小さい半導体チップ１ｂが積層された積層構造を有する半導体装置の製造において、半導体ウエハ２０の製品形成領域２１に半導体チップ１ａを実装する際、接続箇所（電極パッド１４ａ，１４ｂ）の下部には樹脂２６ａからなる土台が形成されているため、製品形成領域２１の電極パッド１４（１４ａ，１４ｂ）が半導体チップ１ｂよりも外側に位置している場合（先に実装した半導体チップ１ｂよりも後から実装する半導体チップ１ｂの外形サイズが大きい場合）であっても、製品形成領域２１に損傷を与えることなく、製品形成領域２１のスタッドバンプ９を塑性流動に伴う変形によって半導体チップ１ａの凹状電極８（８ａ，８ｂ）の凹部７内に圧接注入することができ、圧着を伴う半導体チップ１ａの実装を確実に行うことができる。この結果、半導体装置の製造歩留まり向上を図ることができる。

（変形例１）
図１８は、実施形態１の変形例１であるインターポーザチップの模式的断面図である。

実施形態１では、図５に示すように、インターポーザチップ１１の主面１１ｘに配置された電極パッド１４ｄに達する深さで凹状電極１４ｄが形成されているが、凹状電極１８ｄは、インターポーザチップ１１の裏面１１ｙの配線１１ｎを介して凹状電極１８ｂと電気的に接続されているため、特に電極パッド１４ｄとは直接接続する必要がない。従って、図１８に示すように、インターポーザチップ１１の主面１１ｘに達しない深さ（実施例１よりも浅い深さ）で形成してもよい。この場合、孔１５をインターポーザチップ１１の主面１１ｙに達しない深さで形成する。また、図１８に示すように、電極パッド１４ｄは省略してもよい。このような変形例１においても、前述の実施形態１と同様の効果が得られる。但し、深さが異なる孔１５を形成する必要があるため、実施形態１よりもインターポーザチップ１１の製造工程数が増加する。

（変形例２）
図１９は、本実施形態１の変形例２である半導体チップの模式的断面図である。

半導体チップの電極パッド４は、厚さが数ミクロン程度の薄膜構造となるため、電極パッド４にスタッドバンプ９を形成する際や、その後の組立プロセスにおいて外力が印加される際に、凹状電極８部（貫通電極）が破損することが懸念される。そこで、図１９に示すように、凹状電極８の底部を部分的に厚くして二段構造にすることにより、貫通電極の電極パッド４側における機械的強度を増加させてもよい。この二段構造は、インターポーザチップ１１の凹状電極１８部（貫通電極）にも適用できる。

（変形例３）
図２０は、本実施形態１の変形例３であるチップ積層体の一部を示す模式的断面図である。

凹状電極（８，１８）とスタッドバンプ９との接続方法として、実施形態１では、図２に示すように、凹状電極８ａの凹部７内をスタッドバンプ９の一部で完全に埋め込む例について説明したが、図２０に示すように、凹状電極８ａの凹部７内をスタッドバンプ９の一部及び樹脂２６ｂの一部で埋め込むようにしてもよい。

（変形例４）
図２１は、本実施形態１の変形例４である半導体チップの一部を示す模式的断面図である。

凹状電極（８，１８）の形状として、実施形態１では、図９（（ａ），（ｂ））に示すように、孔５（１５）はスタッドバンプ９の形状に合わせて円形状で形成されており、その形状に沿う形で半導体チップ（及びインターポーザチップ）の裏面側に円形状の凹部７（１７）を有する凹状電極８（１８）が形成されているが、図２１に示すように、円形状の孔５（１５）と、この孔５（１５）の周辺部に半円状の小さな孔５ｂ（１５ｂ）とを同時に形成し、スタッドバンプ９が凹状電極８（１８）の凹部７（１７）内に圧接注入される際の空気抜け部、或いは事前に接着用樹脂を配置して接合される際には、前記接着用樹脂が凹状電極の凹部内から排除されるための領域を有する構造にしてもよい。

（変形例５）
図２２及び図２３は、実施形態１の変形例５である半導体装置の製造を説明するための図（（ａ）〜（ｄ）は模式的断面図）である。

実施形態１では、半導体ウエハ２０をダイシング領域に沿ってダイシングして複数の製品形成領域２１を個々に個片化する前に、半導体ウエハ２０の各製品形成領域２１に半導体チップ１ａ及び１ｂを立体的に実装する例（図１５（ｂ）参照）について説明したが、本変形例５では、半導体ウエハ２０を個片化する前に半導体チップ１ｂを実装し、半導体ウエハ２０を個片化した後に半導体チップ１ａを実装する例について説明する。

まず、前述の実施形態１と同様の工程を施して、図２２（ａ）に示すように、半導体ウエハ２０からガラス基板を剥離するまで実施する。半導体ウエハ２０の各製品形成領域２１に搭載された各々の半導体チップ１ｂの裏面１１ｙにはダイシングテープ２７が貼り付けられている。

次に、図２２（ｂ）に示すように、例えばダイシングブレード２８で半導体ウエハ２０をダイシング領域２２に沿ってダイシングして、複数の製品形成領域２１を個々に個片化する。これにより、図２３（ａ）に示すように、製品形成領域２１からなるインターポーザチップ１１であって、裏面１１ｙ側に半導体チップ１ｂが実装されたインターポーザチップ１１が形成される。図２３（ａ）では、ダイシングテープ２７からインターポーザチップ１１を取り除いた状態を示している。

次に、図２３（ｂ）に示すように、インターポーザチップ１１の電極パッド１８（１４ａ，１４ｂ）上に例えばボールボンディング法でスタッドバンプ９を形成する。スタッドバンプ９の形成は、図示していないが、ボンディングステージ（処理台）に半導体チップ１ｂの裏面１ｙダイシングテープ２７を介して半導体ウエハ２０を装着した状態で行われる。

この工程において、インターポーザチップ１１の電極パッド１４（１４ａ，１４ｂ）の下部には樹脂２６ａからなる土台が形成されているため、前述の実施形態１と同様に、電極パッド１４（１４ａ，１４ｂ）とスタッドバンプ９との接合を確実に行うことができる。

次に、図２３（ｃ）に示すように、インターポーザチップ１１の主面１１ｘ側に半導体チップ１ａを実装する。半導体チップ１ａの実装は、インターポーザチップ１１の電極パッド１４（１４ａ，１４ｂ）上に形成されたスタッドバンプ９上に半導体チップ１ａの凹状電極８（８ａ，８ｂ）が位置するように、インターポーザチップ１１上に半導体チップ１ａを位置決めし、その後、インターポーザチップ１１に向かって半導体チップ１ａを圧着することによって行われる。半導体チップ１ａの実装は、図示していないが、ボンディングステージ（処理台）に半導体チップ１ｂの裏面１ｙを装着した状態で行われる。

この工程において、製品形成領域２１（インターポーザチップ１１）のスタッドバンプ９は、その一部が半導体チップ１ａの凹状電極８（８ａ，８ｂ）の凹部１７内に、塑性流動を伴う変形によって圧接注入され、凹状電極８（８ａ，８ｂ）と電気的にかつ機械的に接続される。

また、この工程において、図１５（ａ）に示すように、製品形成領域２１と半導体チップ１ａとの間に、半導体チップ１ａの裏面１ｙを封止し、かつ半導体チップ１ａを製品形成領域２１に接着固定するための樹脂２６ｂが充填される。

また、この工程において、インターポーザチップ１１の電極パッド１４（１４ａ，１４ｂ）の下部には樹脂２６ａからなる土台が形成されているため、前述の実施形態１と同様に、圧着を伴う半導体チップ１ａの実装を確実に行うことができる。

次に、図２３（ｄ）に示すように、半導体チップ１ａの電極パッド４（４ａ，４ｂ）上に例えばボールボンディング法でスタッドバンプ９を形成する。スタッドバンプ９の形成は、図示していないが、ボンディングステージ（処理台）に半導体チップ１ｂの裏面１ｙを装着した状態で行われる。

この工程において、半導体チップ１ａの電極パッド４（４ａ，４ｂ）と平面的に重なる凹状電極８（８ａ，８ｂ）の凹部７内に、インターポーザチップ１１の電極パッド１４（１４ａ，１４ｂ）上に形成されたスタッドバンプ９が圧接注入されており、また、インターポーザチップ１１の電極パッド１４（１４ａ，１４ｂ）の下部には樹脂２６ａからなる土台が形成されているため、前述の実施形態１と同様に、電極パッド４（４ａ，４ｂ）とスタッドバンプ９との接合を確実に行うことができる。

また、この工程において、外形サイズの異なる半導体チップ（１ａ，１ｂ）がインターポーザチップ１１を介して立体的に積層されたチップ積層体３０が形成される。

この後、前述の実施形態１と同様の工程を施すことで半導体装置がほぼ完成する。

このように、本変形例５の製造においても、前述の実施形態１と同様の効果が得られる。

（変形例６）
図２４は、実施形態１の変形例６である半導体装置の製造を説明するための図（（ａ）〜（ｄ）は模式的断面図）である。

前述の変形例５では、半導体ウエハ２０を個片化する前に半導体チップ１ｂを実装（図２２（ａ）参照）し、半導体ウエハ２０を個片化した後に半導体チップ１ａを実装（図２３（ｃ）参照）する例について説明したが、図２４（ａ）に示すように、ガラス基板２５に半導体ウエハ２０が貼り付けられた状態で、例えばダイシングブレード２８で半導体ウエハ２０をダイシング領域２２に沿ってダイシングして、複数の製品形成領域２１を個々に個片化し、その後、図２４（ｂ）に示すように、ガラス基板２５に各々のインターポーザチップ１１が貼り付けられた状態で、実施形態１と同様の方法を用いて各インターポーザチップ１１の裏面１１ｙ側に半導体チップ１ｂを実装し、その後、ガラス基板２５から各インターポーザチップ１１を実施形態１と同様の方法で剥離し、その後、変形例５と同様の方法でインターポーザチップ１１の主面１１ｘ側に半導体チップ１ａを実装してもよい。本変形例６の製造においても、前述の実施形態１と同様の効果が得られる。

（実施形態２）
図２５及び図２６は、本発明の実施形態２である半導体装置に係わる図であり、
図２５は、半導体装置の概略構成を示す模式的断面図、
図２６は、図２５のチップ積層体において、各チップの概略構成を示す図（（ａ）は最上段に位置する半導体チップの模式的断面図，（ｂ）はインターポーザチップの模式的断面図，（ｃ）は最下段に位置する半導体チップの模式的断面図）である。

本実施形態２の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、チップ積層体の構成が異なっている。図２５に示すように、本実施形態２のチップ積層体３０ａは、半導体チップ１ｃ上にインターポーザチップ１１ａを介して半導体チップ１ｃよりも外形サイズが大きい半導体チップ１ｄを積層した構造になっている。

上段の半導体チップ１ｄは、基本的に前述の半導体チップ１ａと同様の構成になっており、半導体チップ１ａと異なる点は、図２６（ａ）に示すように、凹状電極８を持たない構成になっている。

下段の半導体チップ１ｃは、基本的に前述の半導体チップ１ｂと同様の構成になっており、半導体チップ１ｂと異なる点は、図２６（ｃ）に示すように、電極パッド４（４ｃ，４ｄ）に対応して凹状電極８（８ｃ，８ｄ）が設けられた構成になっている。凹状電極８（８ｃ，８ｄ）は、半導体チップ１ｃの裏面１ｙ側から電極パッド４に向かって窪む凹部７を有し、電極パッド４（４ｃ，４ｄ）と電気的にかつ機械的に接続されている。

中段のインターポーザチップ１１ａは、基本的に前述のインターポーザチップ１１と同様の構成になっており、インターポーザチップ１１と異なる点は、図２６（ｂ）に示すように、電極パッド１４ｃ及び１４ｄにスタッドバンプ９が設けられ、また、電極パッド１４ａに対応して凹状電極１８ａが設けられ、また、電極パッド１４ｃに対して凹状電極１８ｃが設けられていない構成になっている。凹状電極１８ａは、インターポーザチップ１１ａの裏面１１ｙ側から電極パッド１４ａに向かって窪む凹部７を有し、電極パッド１４ａと電気的にかつ機械的に接続されている。

図２５に示すように、インターポーザチップ１１ａの電極パッド１４ｃに配置（接続）されたスタッドバンプ９は、その一部が下段に位置する半導体チップ１ｃの凹状電極８ｃの凹部７内に、インターポーザチップ１１ａの電極パッド１４ｄに配置（接続）されたスタッドバンプ９は、その一部が下段に位置する半導体チップ１ｃの凹状電極８ｄの凹部７内に、それぞれ塑性流動を伴う変形によって圧接注入され、インターポーザチップ１１ａの電極パッド（１４ｃ，１４ｄ）と下段の半導体チップ１ｃの電極パッド（４ｃ，４ｄ）とが夫々電気的に接続されている。

図２５に示すように、上段に位置する半導体チップ１ｄの電極パッド４ａに配置（接続）されたスタッドバンプ９は、その一部がインターポーザチップ１１ａの凹状電極１８ａの凹部１７内に、上段に位置する半導体チップ１ｄの電極パッド４ｂに配置（接続）されたスタッドバンプ９は、その一部がインターポーザチップ１１ａの凹状電極１８ｂの凹部１７内に、それぞれ塑性流動を伴う変形によって圧接注入され、上段の半導体チップ１ｄの電極パッド（４ａ，４ｂ）とインターポーザチップ１１ａの電極パッド（１４ａ，１４ｄ）とが夫々電気的に接続されている。

即ち、下段の半導体チップ１ｃの電極パッド４ｃと、上段の半導体チップ１ｄの電極パッド４ａは、半導体チップ１ｃの電極パッド４ｃ側から順次配置された、凹状電極８ｃ、スタッドバンプ９、電極パッド１４ｃ、配線１４ｎ、電極パッド１４ａ、凹状電極１８ａ、及びスタッドバンプ９を含む第１の導電経路を介して互いに電気的に接続されている。また、下段の半導体チップ１ｃの電極パッド４ｄと、上段の半導体チップ１ｄの電極パッド４ｂは、半導体チップ１ｃの電極パッド４ｄ側から順次配置された、凹状電極８ｄ、スタッドバンプ９、電極パッド１４ｄ、凹状電極１８ｄ、配線１８ｎ、凹状電極１８ｂ、及びスタッドバンプ９を含む第２の導電経路を介して互いに電気的に接続されている。

このように、本実施形態２の半導体装置においても、前述の実施形態１と同様の効果が得られる。

（実施形態３）
図２７は、本発明の実施形態３である半導体装置の概略構成を示す模式的断面図である。

本実施形態３の半導体装置は、基本的に前述の実施形態１と同様の構成になっており、チップ積層体が搭載された配線基板（搭載基板，パッケージ基板）の構成が異なっている。

本実施形態３の配線基板（搭載基板，パッケージ基板）３６ａは、最下段の半導体チップ１ａのスタッドバンプ９（又は電極パッド４）に対応して配置された凹状電極３８を有する構成になっている。凹状電極３８は、配線基板３６ａの主面３６ｘ側からその裏面３６ｙの電極パッド３４に向かって窪む凹部を有し、電極パッド３４と電気的にかつ機械的に接続されている。凹状電極３８は、半導体チップ１ａの凹状電極８と同様に、配線基板３６ａの主面３６ｘからその裏面３６ｙの電極パッド３４に達する孔の内壁面に沿って形成され、更に配線基板３６ａの主面に引き出されており、更に電極パッド３４の裏面を覆うようにして形成されている。即ち、本実施形態３の配線基板３６ａは、インターポーザチップ１１ａと同様に、電極パッド３４と、この電極パッド３４に接続された凹状電極３８とからなる貫通電極を有する構成になっている。

配線基板３６ａは、例えばポリイミド系のベースフィルム（ユーピレックス，カプトン等）の表裏両面に配線層が形成された、両面二層のフレキシブル基板からなり、表裏配線層の電気的な接続は貫通電極（凹状電極３８及び電極パッド３４）により達成される。半導体チップにおける孔の形成はドライエッチングにより実施されるのが望ましいが、配線基板３６ａにおいてはレーザ（エキシマレーザや紫外レーザ等）照射によって、ベースフィルム層内に裏面側配線層に達する孔が形成され、前記孔に沿ってメッキ電極（凹状電極３８）が形成される。ベースフィルム材は絶縁性があるため、半導体チップのように別途絶縁処理を施す必要がなく、低コストかつ簡便なプロセスでチップ／搭載基板間を接続するための凹状電極付きの二層基板を製造することが可能である。

前述の実施形態１と比べた場合の効果として、
（１）実施形態１では、最下段のチップと搭載基板間は従来のフリップチップ接続であるため、高温での接続プロセスが必須であるが、本実施形態３では搭載基板との接続も常温で可能となる。したがって、接続プロセスにおける温度階層がなくなり、微細接続に有利である、
（２）ポリイミド系フィルムをベースにすることで、二層基板での厚さは３０−５０μｍとなり、更なる薄型化が可能となる、等がある。

（実施形態４）
図２８は、本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。

異なる半導体チップを三次元でチップ間接続する場合、前述の実施形態１においてはその中間にインターポーザチップ１１を積層することで、上下の異なる半導体チップ間の電気的に動作可能な三次元接続を実現した。本実施形態４では、下段側の半導体チップ１ｅの裏面１ｙ側に、上段側の半導体チップ１ｂとの接続が必要な電極位置（電極バッド４ａ，４ｂ）に凹状電極（８ａ，８ｂ）を形成すると同時に、それにつながる再配線層及び上段側の半導体チップ１ｂと接続される凹状電極（８ｃ，８ｄ）を形成することで、直接、上段側の半導体チップ１ｂは下段側の半導体チップ１ａと電気的に接続される。

前述の実施形態１と比べた場合の効果として、
（１）インターポーザチップが不要となり、より低コストかつ短ＴＡＴな三次元のチップ間接続が可能となる。ただし、本実施形態を適用するための前提条件としては、上段側の半導体チップの接合領域が、下段側の半導体チップサイズ以下であること、また、下段側半導体チップの裏面側での多層引き回しは困難であり、一層の再配線で上下チップ間の接続を可能とする上下チップ相互の適正なピン配置が達成されていることが必要である、
（２）上下半導体チップ相互のチップ間接続の配線長がより最短化され、配線インダクタンスの低減が図れる、等がある。

図２９は、実施形態４の変形例である半導体装置の概略構成を示す模式的断面図である。

実施形態４では、半導体チップ１ａの裏面１ｙ側の配線を介して凹状電極８ａと８ｃとを電気的に接続した構成になっているが、図２９に示すように、凹状電極８ａを省略し、半導体チップ１ａの主面１ｘ側の配線を介して電極パッド８ａと８ｃとを電気的に接続した構成にしてもよい。

（実施形態５）
図３０は、本発明の実施形態５である半導体装置の概略構成を示す模式的断面図であり、
図３１は、図３０の半導体装置の結線状態を示すブロック図である。

本実施形態５の半導体装置は、図３０に示すように、配線基板３６の主面３６ｘ上に、例えば同種類のメモリ系の半導体チップ（１ｃ，１ｂ）が立体的に複数個積層されたチップ積層体３０ｃを有し、更にチップ積層体３０ｃの半導体チップを選択するためのチップセレクト用半導体チップ１ｆを有する構成になっている。チップセレクト用半導体チップ１ｆは、チップ積層体３０ｃと平行して配置されている。

チップ積層体３０ｃにおいて、最下段の半導体チップ１ｃは、その主面１ｘが配線基板３６の主面３６ｘと向かい合い、その主面１ｘと配線基板３６の主面３６ｘとの間に樹脂２６を介在して配線基板３６の主面３６ｘに接着固定されている。最下段の半導体チップ１ｃのスタッドバンプ９は、樹脂２６の熱収縮力や、樹脂２６の熱硬化収縮力によって配線基板３６の電極パッド３３に圧接され、電極パッド３３と電気的に接続されている。

チップ積層体３０ｃの互いに近接する（互いに向かい合う）２つの半導体チップ（１ｃと１ｃ，１ｃと１ｂ）において、上段に位置する半導体チップのスタッドバンプ９は、その一部が下段に位置する半導体チップの凹状電極８の凹部７内に圧接注入され、下段の半導体チップの電極パッド４と電気的に接続されている。上下の半導体チップ間は、夫々同一ピン間が一直線上に電気的に接続されている。上下の半導体チップ間には、樹脂２６が充填されている。

チップセレクト用半導体チップ１ｆは、その主面１ｘが配線基板３６の主面３６ｘと向かい合い、その主面１ｘと配線基板３６の主面３６ｘとの間に樹脂２６を介在して配線基板３６の主面３６ｘに接着固定されている。チップセレクト用半導体チップ１ｆのスタッドバンプ９は、樹脂２６の熱収縮力や熱硬化収縮力によって配線基板３６の電極パッド３３に圧接され、電極パッド３３と電気的に接続されている。

図３１は、チップ積層体３０ｃの半導体チップ（１ｃ，１ｂ）とチップセレクタ用半導体チップ１ｆとの接続方法について模式的に示している。各メモリ系半導体チップ（１ｃ，１ｂ）とチップセレクタ用半導体チップ１ｆの各グランドピン間は、配線基板３６の配線を含むグランドライン４０を介して相互に接続されている。各メモリ系半導体チップ（１ｃ，１ｂ）とチップセレクト用半導体チップ１ｆの各セレクトピン間は、配線基板３６の配線を含むチップセレクト用アドレスライン４１を介して相互に接続されている。

チップセレクトのためのアドレス信号の入力については、それぞれ独立した信号として入力する必要があるため、最下段の半導体チップ１ｃについては配線基板３６を介して直接接続されるが、それ以降の上段側の半導体チップについては、下段側チップの電極部を経由して上段側チップに電気的に接続される。したがって、下段側のチップについては、その積層数にも依存するが、上段側チップのアドレス信号を経由させるためのダミーの電極４２が複数個導入される。なお、チップセレクタのためのアドレス信号の入力は、同一基板上に搭載されず、外部電極を介して行われてもよい。

以上、本発明者によってなされた発明を、前記実施の形態に基づき具体的に説明したが、本発明は、前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。

本発明の実施形態１である半導体装置の概略構成を示す模式的断面図である。 図１の一部を拡大した模式的断面図である。 図１のチップ積層体において、最下段に位置する半導体チップの概略構成を示す図（（ａ）は全体の模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。 図１のチップ積層体において、最上段に位置する半導体チップの概略構成を示す図（（ａ）は全体の模式的断面図，（ｂ）は（ａ）の一部を拡大した模式的断面図）である。 図１のチップ積層体において、最下段の半導体チップと最上段の半導体チップとの間に位置するインターポーザチップの概略構成を示す模式的断面図である。 図５の一部を拡大した模式的断面図（（ａ）は図５に向かって左側の電極部分の構成を示す模式的断面図，（ｂ）は図５に向かって右側の電極部分の構成を示す模式的断面図）である。 図６の電極部分の構成を示す模式的平面図（（ａ）はインターポーザチップの主面側から見た電極部分の平面図，（ｂ）はインターポーザチップの裏面側から見た電極部分の平面図）である。 図３（ｂ）の電極部分を拡大した模式的断面図である。 図８の凹状電極の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。 本発明の実施形態１である半導体装置の製造に使用される半導体ウエハの模式的平面図である。 図１０の半導体ウエハの模式的断面図である。 本発明の実施形態１である半導体装置の製造を説明するための模式的平面図である。 本発明の実施形態１である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態１である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態１である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態１である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態１である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態１の変形例１であるインターポーザチップの概略構成を示す模式的断面図である。 本発明の実施形態１の変形例２である凹状電極の概略構成を示す模式的断面図である。 本発明の実施形態１の変形例３であるチップ積層体の一部を示す模式的断面図である。 本発明の実施形態１の変形例４である凹状電極の概略構成を示す図（（ａ）は模式的平面図，（ｂ）は模式的断面図）である。 本発明の実施形態１の変形例５である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 図２２に続く半導体装置の製造を説明するための図（（ａ），（ｂ），（ｃ）及び（ｄ）は模式的断面図）である。 本発明の実施形態１の変形例６である半導体装置の製造を説明するための図（（ａ）及び（ｂ）は模式的断面図）である。 本発明の実施形態２である半導体装置の概略構成を示す模式的断面図である。 図２５のチップ積層体において、（ａ）は最上段に位置する半導体チップの概略構成を示す模式的断面図，（ｂ）はインターポーザチップの概略構成を示す模式的断面図，（ｃ）は最下段に位置する半導体チップの概略構成を示す模式的断面図である。 本発明の実施形態３である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態４である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態４の変形例である半導体装置の概略構成を示す模式的断面図である。 本発明の実施形態５である半導体装置の概略構成を示す模式的断面図である。 図３０の半導体装置の結線状態を示すブロック図である。

符号の説明

１，１ａ，１ｂ，１ｃ，１ｄ，１ｅ，１ｆ…半導体チップ、
２…半導体基板、３…薄膜積層体、４（４ａ，４ｂ，４ｃ，４ｄ）…電極パッド、５…孔、６…導電膜、６ａ…シード層、６ｂ…メッキ層、７…凹部、８（８ａ，８ｂ，８ｃ，８ｄ）…凹状電極、９…スタッドバンプ、
１１…インターポーザチップ（仲介用配線基板）、１２…半導体基板、１３…導電膜、１４（１４ａ，１４ｂ，１４ｃ，１４ｄ）…電極パッド、１５…孔、１６…導電膜、１７…凹部、１８（１８ａ，１８ｂ，１８ｃ，１８ｄ）…凹状電極、
２０…半導体ウエハ、２１…製品形成領域、２２…ダイシング領域、
２５…ガラス基板、２５ａ…接着材、
２６，２６ａ，２６ｂ、２６ｃ…接着材、
２７…ダイシングテープ、２７ａ…接着材、
３０，３０ａ，３０ｂ，３０ｃ…チップ積層体、
３１…製品形成領域、３２…ダイシング領域、３３，３４…電極パッド、３５…多数個取り配線基板、３６…配線基板、３７…半田バンプ、
４０…グランドライン、４１…チップセレクト用アドレスライン。

Claims (19)

1. 第１の半導体チップと、前記第１の半導体チップ上に第１の配線基板を介在して積層された第２の半導体チップとを有し、
   前記第１の半導体チップは、
   互いに反対側に位置する主面及び裏面と、
   前記主面に配置された第１及び第２の電極パッドと、
   前記裏面側から前記第１の電極パッドに向かって窪む凹部を有し、前記第１の電極パッドに接続された第１の凹状電極と、
   前記裏面側から前記第２の電極パッドに向かって窪む凹部を有し、前記第２の電極パッドに接続された第２の凹状電極と、
   を備え、
   前記第２の半導体チップは、
   互いに反対側に位置する主面及び裏面と、
   前記主面に配置された第１及び第２の電極パッドと、
   前記第１の電極パッド上に配置され、前記主面から突出する第１の突起状電極と、
   前記第２の電極パッド上に配置され、前記主面から突出する第２の突起状電極と、
   を備え、
   前記第１の配線基板は、
   互いに反対側に位置する主面及び裏面と、
   前記主面に配置された第１、第２及び第３の電極パッドと、
   前記第１の電極パッド上に配置され、前記主面から突出する第１の突起状電極と、
   前記第２の電極パッド上に配置され、前記主面から突出する第２の突起状電極と、
   前記裏面側から前記第３の電極パッドに向かって窪む凹部を有し、前記第３の電極パッドに接続された第１の凹状電極と、
   前記裏面側から前記第２の電極パッドに向かって窪む凹部を有し、前記第２の電極パッドに接続された第２の凹状電極と、
   前記裏面側から前記主面に向かって窪む凹部を有する第３の凹状電極と、
   前記主面に形成され、前記第１の電極パッドと前記第３の電極パッドとを電気的に接続する第１の配線と、
   前記裏面に形成され、前記第２の凹状電極と前記第３の凹状電極とを電気的に接続する第２の配線と、
   を備え、
   前記第１の配線基板の前記第１の突起状電極は、その一部が前記第１の半導体チップの前記第１の凹状電極の凹部内に、前記第１の配線基板の第２の突起状電極は、その一部が前記第１の半導体チップの前記第２の凹状電極の凹部内に、それぞれ塑性流動を伴う変形によって圧接注入され、
   前記第２の半導体チップの前記第１の突起状電極は、その一部が前記第１の配線基板の前記第１の凹状電極の凹部内に、前記第２の半導体チップの前記第２の突起状電極は、その一部が前記第１の配線基板の前記第３の凹状電極の凹部内に、それぞれ塑性流動を伴う変形によって圧接注入されていることを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記第１の半導体チップの前記第１の電極パッドは、電気信号が印加される信号用電極であり、
   前記第１の半導体チップの前記第２の電極パッドは、電源が印加される電源用電極であることを特徴とする半導体装置。
3. 請求項１に記載の半導体装置において、
   前記第２の配線は、前記第１の配線よりも太いことを特徴とする半導体装置。
4. 請求項１に記載の半導体装置において、
   前記各凹状電極は、メッキ膜からなることを特徴とする半導体装置。
5. 請求項１に記載の半導体装置において、
   前記各凹状電極の凹部における内径は、少なくともその一部が奥行き方向に対して広くなるように形成され、
   前記各突起状電極の一部は、各々が対応する前記凹状電極の凹部内において幾何学的なかしめ状態になっていることを特徴とする半導体装置。
6. 請求項１に記載の半導体装置において、
   前記各突起状電極は、Ａｕスタッドバンプ、或いはＡｕメッキバンプであり、
   前記各凹状電極は、Ｃｕメッキ膜及びＡｕメッキ膜からなることを特徴とする半導体装置。
7. 請求項１に記載の半導体装置において、
   前記第１の半導体チップは、突起状電極を介在して第２の配線基板に実装されていることを特徴とする半導体装置。
8. 請求項１に記載の半導体装置において、
   前記第１の半導体チップは、マイクロコンピュータ或いはロジック回路が搭載され、
   前記第２の半導体チップは、記憶回路が搭載されていることを特徴とする半導体装置。
9. 請求項１に記載の半導体装置において、
   前記第１の半導体チップの前記第１の凹状電極は、前記第１の半導体チップの裏面から前記第１の半導体チップの前記第１の電極パッドに達する孔の内壁面に沿って形成され、
   前記第１の半導体チップの前記第２の凹状電極は、前記第１の半導体チップの裏面から前記第１の半導体チップの前記第２の電極パッドに達する孔の内壁面に沿って形成され、
   前記第１の配線基板の前記第１の凹状電極は、前記第１の配線基板の裏面から前記第１の配線基板の第３の電極パッドに達する孔の内壁面に沿って形成され、
   前記第１の配線基板の前記第２の凹状電極は、前記第１の配線基板の裏面から前記第１の配線基板の第２の電極パッドに達する孔の内壁面に沿って形成され、
   前記第１の配線基板の前記第３の凹状電極は、前記第１の配線基板の裏面から前記第１の配線基板の主面に向かって伸びる孔の内壁面に沿って形成されていることを特徴とする半導体装置。
10. 請求項１に記載の半導体装置において、
    前記第１の半導体チップの外形サイズは、前記第２の半導体チップの外形サイズよりも大きいことを特徴とする半導体装置。
11. 請求項１に記載の半導体装置において、
    前記第１の半導体チップの外形サイズは、前記第２の半導体チップの外形サイズよりも小さいことを特徴とする半導体装置。
12. （ａ）；主面に配置された第１、及び第２の電極パッドと、
    前記主面とは反対側の裏面側から前記第１の電極パッドに向かって窪む凹部を有し、前記第１の電極パッドに接続された第１の凹状電極と、
    前記裏面側から前記第２の電極パッドに向かって窪む凹部を有し、前記第２の電極パッドに接続された第２の凹状電極と、
    を備えた第１の半導体チップを準備する工程と、
    （ｂ）；主面に配置された第１及び第２の電極パッドと、
    前記第１の電極パッド上に配置され、前記主面から突出する第１の突起状電極と、
    前記第２の電極パッド上に配置され、前記主面から突出する第２の突起状電極と、
    を備えた第２の半導体チップを準備する工程と、
    （ｃ）；主面に配置された第１、第２及び第３の電極パッドと、
    前記第１の電極バッド上に配置され、前記主面から突出する第１の突起状電極と、
    前記第２の電極パッド上に配置され、前記主面から突出する第２の突起状電極と、
    前記主面とは反対側の裏面側から前記第３の電極パッドに向かって窪む凹部を有し、前記第３の電極パッドに接続された第１の凹状電極と、
    前記裏面側から前記第２の電極パッドに向かって窪む凹部を有し、前記第２の電極パッドに接続された第２の凹状電極と、
    前記裏面側から前記主面側に向かって窪む凹部を有する第３の凹状電極と、
    前記主面に形成され、前記第１の電極パッドと前記第３の電極パッドとを電気的に接続する第１の配線と、
    前記裏面に形成され、前記第２の凹状電極と前記第３の凹状電極とを電気的に接続する第２の配線と、
    を備えた配線基板（１１）を準備する工程と、
    （ｄ）；前記第１の半導体チップの前記第１の凹状電極の凹部内に前記配線基板の前記第１の突起状電極の一部、前記第１の半導体チップの前記第２の凹状電極の凹部内に前記配線基板の前記第２の突起状電極を、それぞれ塑性流動に伴う変形によって圧接注入する工程と、
    （ｅ）；前記配線基板の前記第１の凹状電極の凹部内に前記第２の半導体チップの前記第１の突起状電極の一部、前記配線基板の前記第２の凹状電極の凹部内に前記第２の半導体チップの前記第２の突起状電極の一部を、それぞれ塑性流動に伴う変形によって圧接注入する工程と、
    を有することを特徴とする半導体装置の製造方法。
13. （ａ）；主面に配置された第１、及び第２の電極パッドと、
    前記主面とは反対側の裏面側から前記第１の電極パッドに向かって窪む凹部を有し、前記第１の電極パッドに接続された第１の凹状電極と、
    前記裏面側から前記第２の電極パッドに向かって窪む凹部を有し、前記第２の電極パッドに接続された第２の凹状電極と、
    を備えた第１の半導体チップを準備する工程と、
    （ｂ）；主面に配置された第１及び第２の電極パッドと、
    前記第１の電極パッド上に配置され、前記主面から突出する第１の突起状電極と、
    前記第２の電極パッド上に配置され、前記主面から突出する第２の突起状電極と、
    を備えた第２の半導体チップを準備する工程と、
    （ｃ）；ダイシング領域で区画された複数の製品形成領域を有する半導体ウエハであって、前記各製品形成領域は、
    主面に配置された第１、第２及び第３の電極パッドと、
    前記主面とは反対側の裏面側から前記第３の電極パッドに向かって窪む凹部を有し、前記第３の電極パッドに接続された第１の凹状電極と、
    前記裏面側から前記第２の電極パッドに向かって窪む凹部を有し、前記第２の電極パッドに接続された第２の凹状電極と、
    前記裏面側から前記主面側に向かって窪む凹部を有する第３の凹状電極と、
    前記主面に形成され、前記第１の電極パッドと前記第３の電極パッドとを電気的に接続する第１の配線と、
    前記裏面に形成され、前記第２の凹状電極と前記第３の凹状電極とを電気的に接続する第２の配線と、
    を備えた半導体ウエハを準備する工程と、
    （ｄ）；ガラス基板に前記各製品形成領域の主面が向かい合う状態で、前記ガラス基板に前記半導体ウエハを貼り付ける工程と、
    （ｅ）;前記ガラス基板に前記半導体ウエハが貼り付けられた状態で、前記各製品形成領域において、前記製品形成領域の裏面に向かって前記第２の半導体チップを圧着し、前記製品形成領域の前記第１の凹状電極の凹部内に前記第２の半導体チップの前記第１の突起状電極の一部、前記製品形成領域の前記第２の凹状電極の凹部内に前記第２の半導体チップの前記第２の突起状電極の一部を、それぞれ塑性流動に伴う変形によって圧接注入する工程と、
    （ｆ）；前記ガラス基板から前記半導体ウエハを剥離する工程と、
    （ｇ）；前記（ｆ）工程の後、前記各製品形成領域において、前記製品形成領域の前記第１の電極パッド上に第３の突起状電極、前記製品形成領域の前記第２の電極パッド上に第４の突起状電極を形成する工程と、
    （ｈ）；前記（ｇ）工程の後、前記各製品形成領域において、前記製品形成領域の主面に向かって前記第１の半導体チップを圧着し、前記第１の半導体チップの前記第１の凹状電極の凹部内に前記製品形成領域の前記第３の突起状電極の一部、前記第１の半導体チップの前記第２の凹状電極の凹部内に前記製品形成領域の前記第４の突起状電極を、それぞれ塑性流動に伴う変形によって圧接注入する工程と、
    （ｉ）；前記半導体ウエハの前記各製品形成領域を個片化する工程と、
    を有することを特徴とする半導体装置の製造方法。
14. 請求項１３に記載の半導体装置の製造方法において、
    前記各製品形成領域の第１及び第２の電極パッドは、前記第２の半導体チップの周囲に配置され、
    前記（ｈ）工程では、前記製品形成領域の裏面から前記第２の半導体チップの裏面までの距離とほぼ同じ厚さの土台が前記製品形成領域の前記第１及び第２の電極パッド下に配置されていることを特徴とする半導体装置の製造方法。
15. 第１の配線基板と、前記第１の配線基板上に配置された第１の半導体チップと、前記第１の半導体チップ上に第２の配線基板を介在して積層された第２の半導体チップとを有し、
    前記第１の半導体チップは、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された電極パッドと、
    前記裏面側から前記電極パッドに向かって窪む凹部を有し、前記電極パッドに接続された凹状電極と、
    前記電極パッド上に配置され、前記主面から突出する突起状電極と、
    を備え、
    前記第２の半導体チップは、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された電極パッドと、
    前記電極パッド上に配置され、前記主面から突出する突起状電極と、
    を備え、
    前記第２の配線基板は、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された電極パッドと、
    前記電極パッド上に配置され、前記主面から突出する突起電極と、
    前記裏面側から前記主面側に向かって窪む凹部を有し、前記電極パッドと電気的に接続された凹状電極と、
    を備え、
    前記第１の配線基板は、
    互いに反対側に位置する主面及び裏面と、
    前記裏面に配置された電極パッドと、
    前記主面側から前記電極パッドに向かって窪む凹部を有し、前記電極パッドに接続された凹状電極と、
    を備え、
    前記第２の配線基板の前記突起状電極は、その一部が前記第１の半導体チップの前記凹状電極の凹部内に、
    前記第２の半導体チップの前記突起状電極は、その一部が前記第２の配線基板の前記凹状電極の凹部内に、
    前記第１の半導体チップの前記突起状電極は、その一部が前記第１の配線基板の前記凹状電極の凹部内に、
    それぞれ塑性流動を伴う変形によって圧接注入されていることを特徴とする半導体装置。
16. 第１の半導体チップと、前記第１の半導体チップ上に積層された第２の半導体チップとを有し、
    前記第１の半導体チップは、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された電極パッドと、
    前記裏面側から前記電極パッドに向かって窪む凹部を有し、前記電極パッドに接続された第１の凹状電極と、
    前記裏面側から前記主面に向かって窪む凹部を有し、前記裏面に形成された配線を介して前記第１の凹状電極と電気的に接続された第２の凹状電極とを備え、
    前記第２の半導体チップは、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された電極パッドと、
    前記電極パッド上に配置され、前記主面から突出する突起状電極と、
    を備え、
    前記第２の半導体チップの前記突起状電極は、その一部が前記第１の半導体チップの前記第２の凹状電極の凹部内に、塑性流動を伴う変形によって圧接注入されていることを特徴とする半導体装置。
17. 第１の半導体チップと、前記第１の半導体チップ上に積層された第２の半導体チップとを有し、
    前記第１の半導体チップは、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された第１、第２及び第３の電極パッドと、
    前記第１の電極パッド上に配置され、前記主面から突出する第１の突起状電極と、
    前記第２の電極パッド上に配置され、前記主面から突出する第２の突起状電極と、
    前記裏面側から前記第３の電極パッドに向かって窪む凹部を有し、前記第３の電極パッドに接続された第１の凹状電極と、
    前記裏面側から前記第２の電極パッドに向かって窪む凹部を有し、前記第２の電極パッドに接続された第２の凹状電極と、
    前記裏面側から前記主面側に向かって窪む凹部を有する第３の凹状電極と、
    を備え、
    前記第１の半導体チップの前記第３の電極パッドは、前記第１の半導体チップの主面に形成された配線を介して、前記第１の半導体チップの前記第１の電極パッドと電気的に接続され、
    前記第１の半導体チップの前記第３の凹状電極は、前記第１の半導体チップの裏面に形成された配線を介して、前記第１の半導体チップの前記第２の凹状電極と電気的に接続され、
    前記第２の半導体チップの前記第１の突起状電極は、その一部が前記第１の半導体チップの前記第１の凹状電極の凹部内に、前記第２の半導体チップの前記第２の突起状電極は、その一部が前記第１の半導体チップの前記第３の凹状電極の凹部内に、それぞれ塑性流動を伴う変形によって圧接注入されていることを特徴とする半導体装置。
18. 第１の半導体チップと、前記第１の半導体チップ上に積層された第２の半導体チップとを有し、
    前記第１の半導体チップは、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された第１及び第２の電極パッドと、
    前記裏面側から前記第２の電極パッドに向かって窪み、前記第２の電極パッドに接続された凹部を有する凹状電極とを有し、
    前記第２の半導体チップは、
    互いに反対側に位置する主面及び裏面と、
    前記主面に配置された電極パッドと、
    前記電極パッド上に配置され、前記主面から突出する突起状電極とを有し、
    前記第２の半導体チップの前記突起状電極は、その一部が前記第１の半導体チップの前記凹状電極の凹部内に、塑性流動に伴う変形によって圧接注入されており、
    前記第１の半導体チップの前記第１の電極パッドは、前記第１の半導体チップを選択するための第１のチップセレクト信号が印加される電極であり、
    前記第１の半導体チップの前記第２の電極パッドは、前記第２の半導体チップを選択するための第２のチップセレクト信号が印加される電極であることを特徴とする半導体装置。
19. 請求項１８に記載の半導体装置において、
    前記第１の半導体チップは、突起状電極を介在して配線基板に実装され、前記配線基板上には、第３の半導体チップが突起電極を介して実装されており、前記第３の半導体チップは、前記第一の半導体チップとは、前記搭載基板を介してチップセレクトのためのアドレス信号を入力する信号配線が接続されており、第２の半導体チップとは、前記搭載基板及び前記第一の半導体チップのダミー電極を介して、チップセレクトのためのアドレス信号を入力する信号配線が接続されていることを特徴とする半導体装置。
    

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