JP2009246006A - 半導体装置およびその製造方法ならびに半導体装置の実装構造 - Google Patents

半導体装置およびその製造方法ならびに半導体装置の実装構造 Download PDF

Info

Publication number
JP2009246006A
JP2009246006A JP2008088100A JP2008088100A JP2009246006A JP 2009246006 A JP2009246006 A JP 2009246006A JP 2008088100 A JP2008088100 A JP 2008088100A JP 2008088100 A JP2008088100 A JP 2008088100A JP 2009246006 A JP2009246006 A JP 2009246006A
Authority
JP
Japan
Prior art keywords
semiconductor
semiconductor device
inductor pattern
inductor
bumps
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008088100A
Other languages
English (en)
Inventor
Naohiro Mashino
直寛 真篠
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shinko Electric Industries Co Ltd
Original Assignee
Shinko Electric Industries Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shinko Electric Industries Co Ltd filed Critical Shinko Electric Industries Co Ltd
Priority to JP2008088100A priority Critical patent/JP2009246006A/ja
Priority to US12/408,927 priority patent/US20090243035A1/en
Publication of JP2009246006A publication Critical patent/JP2009246006A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/645—Inductive arrangements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/73—Means for bonding being of different types provided for in two or more of groups H01L24/10, H01L24/18, H01L24/26, H01L24/34, H01L24/42, H01L24/50, H01L24/63, H01L24/71
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/10—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers
    • H01L25/105—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/812—Applying energy for connecting
    • H01L2224/8121—Applying energy for connecting using a reflow oven
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
    • H01L2224/818—Bonding techniques
    • H01L2224/81801—Soldering or alloying
    • H01L2224/81815—Reflow soldering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/831—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus
    • H01L2224/83101—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector the layer connector being supplied to the parts to be connected in the bonding apparatus as prepeg comprising a layer connector, e.g. provided in an insulating plate member
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
    • H01L2224/838—Bonding techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06527—Special adaptation of electrical connections, e.g. rewiring, engineering changes, pressure contacts, layout
    • H01L2225/06531—Non-galvanic coupling, e.g. capacitive coupling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
    • H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/06503—Stacked arrangements of devices
    • H01L2225/06541—Conductive via connections through the device, e.g. vertical interconnects, through silicon via [TSV]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L24/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01005—Boron [B]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01006—Carbon [C]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01033—Arsenic [As]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01078—Platinum [Pt]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/013—Alloys
    • H01L2924/014—Solder alloys
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/0781—Adhesive characteristics other than chemical being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/30107—Inductance

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Wire Bonding (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

【課題】半導体素子間の電気的な接続を確実にとりながら、半導体素子の損傷を防止して半導体素子を積み重ねて搭載することを可能にするとともに、装置の小型化を図り、取り扱いの容易な半導体装置を提供する。また、この半導体装置の製造方法およびこの半導体装置を用いた実装構造を提供する。
【解決手段】デバイス層２２を対向させて２つの半導体素子２０ａ、２１ａが一体に接合されて形成された半導体装置４０であって、少なくとも一つの半導体素子２０ａ、２１ａのデバイス層２２の表面には、信号の送受信用あるいは給電用としてのインダクタパターン２６、２７と、前記半導体素子２０ａ、２１ａ間を電気的に接続し、かつ前記インダクタパターンと対向配置される半導体素子とを電気的に絶縁して支持するバンプ３０とが設けられ、前記半導体素子２０ａ、２１ａの対向面間に電気的絶縁性材３２が充填されている。
【選択図】図３

Description

本発明は半導体装置およびその製造方法ならびに半導体装置の実装構造に関し、より詳細には複数の半導体素子を積み重ねて搭載した構造を備える半導体装置およびその製造方法ならびに半導体装置の実装構造に関する。
半導体素子を搭載した半導体装置には、半導体装置の小型化、薄型化を図るために、複数の半導体素子を積み重ねて搭載した製品が提供されている。
半導体素子を積み重ねて搭載する方法には、以下のような方法がある。下段の半導体素子を配線基板にフリップチップ接続し、上段の半導体素子をワイヤボンディングによって接続する方法。インターポーザーを使用して半導体素子を積み重ね、インターポーザと半導体素子との間を電気的に接続して搭載する方法。半導体素子にたとえば貫通電極といった電気的な接続部を設け、半導体素子自体を積み重ね、電気的な接続部を介して半導体素子を相互に電気的に接続して搭載する方法。
特開２００２−３０５２８２号公報 特開２００１−３５１８２７号公報 特開２００３−３３７３１０号公報
ところで、半導体素子を何枚も積み重ねて搭載する場合に、できるだけ小型化、薄型化を図るには、インターポーザーを介したりすることなく、半導体素子自体を積み重ねて搭載する方法が有効である。しかしながら、半導体素子そのものを積み重ねて搭載する方法の場合は、半導体素子に貫通電極等の電気的な接続部を設けるために半導体素子が損傷するといったおそれがあり、また、半導体素子間で電気的接続をとりながら何枚も積み重ねるから、半導体装置全体としての電気的接続の確実性、製造上の歩留まりが低下するという問題がある。
本発明は、半導体素子を複数積み重ねて搭載する際に、半導体素子間の電気的な接続を確実にとることができ、半導体素子を積み重ねて搭載する操作が容易であり、かつ効果的に小型化を図ることができる半導体装置およびその製造方法ならびに半導体装置の実装構造を提供することを目的とする。
上記目的を達成するために、本発明は次の構成を備える。
すなわち、デバイス層を対向させて２つの半導体素子が一体に接合されて形成された半導体装置であって、少なくとも一つの半導体素子のデバイス層の表面には、信号の送受信用あるいは給電用としてのインダクタパターンと、前記半導体素子間を電気的に接続し、かつ前記インダクタパターンと対向配置される半導体素子とを電気的に絶縁して支持するバンプとが設けられ、前記半導体素子の対向面間に電気的絶縁性材が充填されていることを特徴とする。
なお、インダクタパターンと対向配置される半導体素子とを電気的に絶縁してとは、半導体素子を対向配置した状態で対向配置される半導体素子とインダクタパターンとが電気的に短絡することを防止する意である。インダクタパターンと対向配置される半導体素子とを電気的に短絡させないようにインダクタパターンと対向配置される半導体素子とを離間させて配置することも一つの方法である。
前記半導体素子に形成するインダクタパターンは、信号の送受信用と給電用の双方を設ける必要はなく、信号の送受信用と給電用の一方のインダクタパターンを設けた構成とすることもできる。また、半導体装置を構成する半導体素子の一方のみにインダクタパターンを設けることも可能である。また、半導体装置を構成する半導体素子の形状、大きさが完全に一致していなければならないものではない。
また、前記各々の半導体素子には、信号の送受信用のインダクタパターンと、給電用のインダクタパターンとが、それぞれ少なくとも１つ設けられていることを特徴とする。双方の半導体素子に信号の送受信用と給電用のインダクタパターンを設けることにより、半導体装置を積み重ねて形成した積層体を配線基板等に実装した際に、半導体素子相互間での信号の送受信および給電がなされることにより、好適な半導体装置の実装構造を実現することが可能となる。
また、前記インダクタパターンは、前記双方の半導体素子のデバイス層の表面に、互いに対向する配置に設けられていることにより、半導体装置を積み重ねて積層体を組み立てるといった取り扱いを容易にすることができる。
また、半導体装置の製造方法において、半導体ウエハに形成されたデバイス層の表面に、信号の送受信用あるいは給電用としてのインダクタパターンを形成する工程と、前記半導体ウエハのデバイス層の表面にバンプを形成する工程と、前記インダクタパターンおよびバンプが形成された２枚の半導体ウエハを、前記デバイス層を対向させた配置とし、対向するバンプ同士を接合する工程と、前記バンプにより接合された２枚の半導体ウエハの対向面間に電気的絶縁性材を充填する工程と、前記電気的絶縁性材が充填された接合体を個片に切断して、個片の半導体装置を形成する工程とを備えることを特徴とする。
また、前記バンプを形成する工程において、バンプとしてはんだバンプを形成し、前記バンプを接合する工程において、はんだリフローによりバンプを接合することを特徴とする。
また、半導体装置の製造方法において、半導体ウエハに形成されたデバイス層の表面に、信号の送受信用あるいは給電用としてのインダクタパターンを形成する工程と、前記半導体ウエハのデバイス層の表面に金バンプを形成する工程と、前記インダクタパターンおよびバンプが形成された２枚の半導体ウエハの対向面間に、異方導電性樹脂を介在させ、２枚の半導体ウエハを挟圧して対向する前記金バンプ同士を電気的に接続するとともに、２枚の半導体素子の対向面間に電気的絶縁性材として異方導電性樹脂を充填する工程と、前記異方導電性樹脂が充填された接合体を個片に切断して、個片の半導体装置を形成する工程とを備えることを特徴とする。
この製造方法によれば、バンプとして金バンプを使用することにより、対向配置される半導体素子の離間間隔を、はんだバンプを使用する場合にくらべて狭くすることが可能であり、異方導電性樹脂を介して半導体素子を接合する方法によることで、半導体素子を接合した後に半導体素子間に樹脂を充填する方法よりも対向配置される半導体素子の離間間隔を狭くし、半導体装置の小型化を図ることができる。
また、半導体装置を配線基板に実装した半導体装置の実装構造であって、前記半導体装置は、デバイス層を対向させて２つの半導体素子が一体に接合され、少なくとも一つの半導体素子のデバイス層の表面には、信号の送受信用あるいは給電用としてのインダクタパターンと、前記半導体素子間を電気的に接続し、かつ前記インダクタパターンと対向配置される半導体素子とを電気的に絶縁して支持するバンプとが設けられ、前記半導体素子の対向面間に電気的絶縁性材が充填されて形成され、前記配線基板には、前記半導体装置に形成されたインダクタパターンに平面的に対向する配置に、前記半導体装置に設けられたインダクタパターンとの間の電磁誘導作用により、信号の送受信あるいは給電を行うインダクタパターンが形成されていることを特徴とする。
また、前記半導体装置は、複数個の半導体装置を積み重ねて形成された半導体装置の積層体として形成され、前記積層体を構成する半導体装置は、積み重ね方向に隣接位置にある半導体装置間において、隣接配置される半導体素子に設けられるインダクタパターンが平面的に対向する配置に設けられていることを特徴とする。これによって積み重ねて搭載される半導体装置間の信号の送受信および給電が可能となる。
また、前記積層体を構成する半導体装置に設けられたインダクタパターンは、すべての半導体装置について、平面配置を同一にする共通配置に設けられていることにより、半導体装置を共通化して容易に半導体装置の積層体を形成することができる。
本発明に係る半導体装置によれば、半導体素子間の信号の送受信、給電をインダクタパターンを介して行うことにより、半導体素子間の電気的接続を確実にとり、かつコンパクトな形態に半導体素子を積み重ねて形成することができる。またデバイス層を損傷することなく半導体装置の積層体を形成することができ、製造および組み立てが容易な半導体装置として提供できる。また、本発明に係る半導体装置の実装構造によれば、配線基板と半導体装置との間の信号の送受信および給電を容易に行うことができる。また、本発明に係る半導体装置の製造方法によれば、インダクタパターンを備える半導体装置を容易に製造することができる。
以下、本発明に係る半導体装置およびその製造方法ならびに半導体装置の実装構造について添付図面とともに説明する。
（半導体装置の製造方法）
図１〜５は、本発明に係る半導体装置の製造方法を示す。
本発明に係る半導体装置の製造方法においては、半導体ウエハに所要の処理を施した後、半導体ウエハを個片化して半導体装置とする。
図１（ａ）は、表面にデバイスが形成されたウエハ（半導体ウエハ）２０の断面図を示す。ウエハ２０の表面（アクティブ面）にデバイスが形成されたデバイス層２２が設けられている。
図１（ｂ）は、ウエハ２０のデバイス層２２の表面に電気接続用の配線パターンと、インダクタパターンを形成するためのレジストパターン２４を形成した状態を示す。配線パターンとインダクタパターンは、ウエハレベルパッケージ等の製造工程における配線パターンの製造方法を適用して形成することができる。
なお、インダクタパターンは半導体素子間で信号の送受信、電力の供給（給電）を目的として設けるものであり、コイル状の平面形状に形成する。
なお、以下に説明する添付図面でウエハ２０を示した図では、説明上、ウエハ２０から形成する半導体装置の１単位領域を示す。ウエハ２０には、この一つの半導体装置となる単位領域が縦横に整列して配置されており、各々の単位領域ごとに同一パターンに配線パターンおよびインダクタパターンが形成される。
配線パターンとインダクタパターンを、たとえばセミアディティブ法によって形成する場合は、まず、ウエハ２０のデバイス層２２の表面にめっきシード層を形成し、このめっきシード層をドライフィルムレジストにより被覆し、ドライフィルムレジストを露光および現像してレジストパターン２４を形成する。レジストパターン２４は、配線パターンとインダクタパターンの平面形状に合わせて凹溝を形成したものである。凹溝の内底面にはめっきシード層が露出する。
次いで、めっきシード層をめっき給電層とする電解めっき（たとえば、電解銅めっき）を施し、凹溝内に銅めっき（導体部）を盛り上げて形成する。
次に、レジストパターン２４を除去し、めっきシード層の配線パターンとインダクタパターンが形成されている領域外のデバイス層２２の表面を被覆するめっきシード層を除去し、デバイス層２２の表面に配線パターンとインダクタパターンを独立パターンとして形成する。めっきシード層はきわめて薄く形成されているから、ウエハ２０の表面全体に化学的なエッチングを施すことによって、めっきシード層の露出部分（配線パターンとインダクタパターンが形成された領域以外の部分）を選択的に除去することができる。
デバイス層２２の表面はパッシベーション膜によって被覆され、パッシベーション膜から電極が露出している。配線パターンとインダクタパターンは、この電極に電気的に接続して形成する。
図１（ｂ）はレジストパターン２４を形成した状態を示す。図では、レジストパターン２４に、信号の送受信用のインダクタパターンを形成するための凹溝２４ａと、給電用のインダクタパターンを形成するための凹溝２４ｂと、配線パターンを形成するための凹溝２４ｃを形成した状態を示す。
図１（ｃ）は、デバイス層２２の表面に、信号の送受信用のインダクタパターン２６と、給電用のインダクタパターン２７と、配線パターンを形成した状態を示す。配線パターンはバンプを接合するパッド２８の部分を示す。
図１（ｃ）には、コイル状に形成するインダクタパターン２６、２７の平面形状をあわせて示した。インダクタパターン２６、２７は、線幅、パターン間隔、パターン数を適宜設定して形成することができる。例として、インダクタパターンの線幅１０μｍ、パターン間隔１０μｍ、インダクタパターンの大きさを0.7ｍｍ×0.7ｍｍ（角形）とすると、インダクタパターンは５ターンとなり、インダクタンスは２３ｎＨ程度となる。また、インダクタパターンの線幅２０μｍ、パターン間隔１０μｍ、インダクタパタインダクタパターンの大きさを1.3ｍｍ×1.3ｍｍとすると、インダクタパターンは１３ターンとなり、インダクタンスは２００ｎＨ程度となる。
半導体装置の大きさは製品によってまちまちであるから、製品サイズおよび製品の規格に合わせてインダクタパターン２６、２７の大きさや、配置数、配置位置、ターン数を設定すればよい。
上述したセミアディティブ法は配線パターンおよびインダクタパターンを微細なパターンに形成する方法として有効であるが、配線パターンおよびインダクタパターンを形成する方法は、セミアディティブ法に限られるものではない。
図１（ｄ）は、次工程で、インダクタパターン２６、２７の表面を磁性層２９によって被覆した状態を示す。
図２に、インダクタパターン２６の表面が磁性層２９によって被覆された状態を拡大して示す。図では、インダクタパターン２６の導体部２６ａの表面が磁性層２９によって被覆された状態を示す。
インダクタパターン２６、２７の表面を磁性層２９によって被覆する方法としては、無電解めっき法、スパッタリング法等が利用できる。
無電解めっき法によって磁性層２９を形成する方法の場合は、インダクタパターン２６、２７が形成された部位（導体部）に選択的に無電解めっきを被着形成できるという利点がある。磁性層２９には、NiCo、NiFe、NiFeCo、フェライト等が用いられる。
スパッタリング法によって磁性層２９を形成する場合は、ウエハ２０の表面をレジストにより被覆し、インダクタパターン２６、２７を露出させてスパッタリングする。
無電解めっき法、スパッタリング法の他に、磁性材を含有する樹脂材を、印刷法によってインダクタパターン２６、２７の外面に塗布する方法も可能である。
インダクタパターン２６、２７の外表面に磁性層２９を被着形成することによって、インダクタパターン２６、２７のインダクタンスを大きくすることができ、半導体素子間のインダクタパターン２６、２７間のカップリング（電磁誘導作用）効果を向上させることが可能となる、インダクタパターン２６、２７による作用については後述する。
図１（ｅ）は、インダクタパターン２６、２７の表面に磁性層２９を形成した後、配線パターンに形成されたパッド２８にバンプ３０を接合した状態を示す。
バンプ３０は、印刷法によりパッド２８にはんだを供給し、はんだリフローによってはんだバンプとして形成する方法、銅コアのはんだボールを使用する方法、金線を用いたボールボンディングによってバンプを形成する方法等が可能である。
バンプ３０は、対向して配置する一対の半導体素子を所定間隔をあけて支持するとともに、半導体素子を電気的に接続した状態で連結する目的で設ける。したがって、このような作用をなすものであれば、バンプ３０には適宜導体材を使用して適宜大きさに形成することができる。
図３（ａ）は、半導体装置を形成する次の工程であり、２枚のウエハ２０、２１を、デバイス層２２（アクティブ面）を対向させ、バンプ３０を介して貼り合わせた状態を示す。２枚のウエハ２０、２１は、バンプ３０により相互に接合するから、ウエハ２０、２１に形成するバンプ３０は、ウエハ２０、２１を対向配置した際に、平面配置が一致するようにあらかじめ設けておく必要がある。
バンプ３０がはんだバンプの場合には、保持治具によりウエハ２０、２１を位置合わせして支持し、リフローすることによりバンプ３０を介してウエハ２０、２１を接合することができる。図３（ａ）は、はんだバンプによってウエハ２０、２１を接合した状態で、ウエハ２０、２１のデバイス層２２の表面に形成されたインダクタパターン２６、２７が離間した状態となっている。
各々のウエハ２０、２１に形成するインダクタパターン２６、２７については、ウエハ２０、２１を対向配置した際に平面位置が一致するように設ける必要はない。後述するように、インダクタパターン２６、２７の電磁誘導作用を利用して信号を送受信し、給電する作用は、バンプ３０を介して接合した半導体素子相互間で行うものではないからである。ただし、本実施形態では、一方のウエハ２０に形成したインダクタパターン２６、２７と、他方のウエハ２１に形成したインダクタパターン２６、２７とが対向配置されるようにしている。インダクタパターン２６、２７を対向配置しているのは、半導体素子を何枚も重ねて半導体装置を組み立てるあるいは実装する場合に、各々の半導体素子のインダクタパターン２６、２７が同一配置となっている方が、取り扱いが容易になるからである。また、ウエハにおけるバンプ３０の配置、インダクタパターン２６、２７の配置を規格化し、統一化することによって、ウエハの量産が容易になるという利点もある。
２枚のウエハ２０、２１を貼り合わせた後、ウエハ２０、２１の対向面間に保護用の樹脂３２を充填し、ウエハ２０、２１の対向面間を樹脂３２によって封止する（図３（ｂ））。樹脂３２には、半導体チップのフリップ・チップ接続の際に用いるアンダーフィル樹脂等の流動性の良好な樹脂材を使用するのがよい。ウエハ２０、２１の対向面間に樹脂３２を充填し熱硬化させてウエハ２０、２１を一体化させる。ウエハ２０、２１の対向面間に充填した樹脂３２によってウエハ２０、２１を一体化することにより、実装時に半導体素子の相互に作用する緩和することができ、半導体素子の接合性、信頼性を向上させることができる。
図４は、２枚のウエハ２０、２１を対向させて貼り合わせる他の方法を示す。この実施形態では、パッド２８に金バンプ３１を接合し、金バンプ３１を介して２枚のウエハ２０、２１を接合する。
金バンプ３１を介してウエハ２０、２１を接合する方法としては、ウエハ２０、２１の対向面間に異方導電性フィルム３３を挟み、異方導電性フィルム３３を介してウエハ２０、２１を加圧および加熱する方法が有効である。ウエハ２０、２１を挟圧することにより、対向配置された金バンプ３１の部位では異方導電性フィルム３３を介して金バンプ３１同士が電気的に接続され、ウエハ２０、２１の対向面間は異方導電性フィルム３３からなる樹脂（絶縁性を有する）によって充填封止されてウエハ２０、２１が一体化される。
この金バンプ３１と異方導電性フィルム３３を使用する方法は、はんだバンプを用いてウエハ２０、２１を貼り合わせる方法と比較して、ウエハ２０、２１の離間間隔を狭くすることが可能であり、これによって半導体装置の小型化を図ることができる。
２枚のウエハ２０、２１を貼り合わせた後、ウエハ２０、２１の裏面（デバイス層２２とは反対側の面）を研削して、ウエハ２０、２１を薄型化する（薄化処理）。図３（ｃ）が、ウエハ２０、２１に薄化処理を施した状態を示す。
半導体装置の小型化、薄型化を図るために、ウエハの裏面を研削して薄型化する処理は従来から行われている。本実施形態の製造工程においては、デバイス層２２を内面側として２枚のウエハ２０、２１を貼り合わせた状態でウエハ２０、２１に薄化処理を施すから、ウエハ２０、２１の保形性が保たれた状態で加工することができ、ウエハの単板を加工する場合と比較してウエハの仕上がりの厚さを薄くすることができる。また、樹脂３２によってウエハ２０、２１の接合面が保護されているから、研削加工の際にウエハ２０、２１のデバイス層２２が損傷されることを防止することができるという利点がある。
（半導体装置）
ウエハ２０、２１の裏面を研削した後、ウエハの接合体（貼り合わせ体）を個片にダイシングして半導体装置４０を形成する。図３（ｄ）が、ウエハの貼り合わせ体を個片化して得られた半導体装置４０である。
ウエハ２０、２１を個片化して形成された半導体素子２０ａ、２１ａが、インダクタパターン２６、２７が表面に形成されたデバイス層２２を対向させ、半導体素子２０ａ、２１ａの対向面間に樹脂３２が充填されて一体に形成されている。
この半導体装置４０では、半導体素子２０ａ、２１ａは、はんだバンプからなるバンプ３０を介して接合されているが、前述した図４に示す例では、金バンプ３１を介して半導体素子２０ａ、２１ａが接合されることになる。
図５は、半導体装置の他の構成例を示す。
図５（ａ）に示す半導体装置４１は、半導体素子２０ａ、２１ａに貫通電極３５を設けた例である。貫通電極３５は、半導体装置４１を積み重ねるようにして実装した際に、半導体装置４１間での電気的接続をとるために設けるものである。
貫通電極３５を形成する工程は、ウエハ２０、２１を貼り合わせた状態（図３（ｂ）の状態）で、プラズマエッチング等によりウエハ２０、２１に接続穴を形成し、めっき等によって接続穴に導体を充填することによって形成することができる。
ウエハ２０、２１を貼り合わせた状態でウエハ２０、２１の裏面側から接続穴を形成する加工を施すことにより、ウエハ２０、２１のデバイス層２２に損傷を与えることなく貫通電極３５を形成することができるという利点がある。貫通電極３５は任意の位置に配置することができるが、積み重ね位置にある半導体装置を相互に電気的に接続するから、貫通電極３５の配置位置は共通化しておくのがよい。
図５（ｂ）に示す半導体装置４２は、半導体素子２０ａ、２１ａの裏面に接着補助層３６を設けた例である。接着補助層３６は、半導体装置４２を積み重ねて実装する際に、半導体装置４２の接着性を向上させるために設けている。半導体装置を接着して接合する際に、半導体素子２０ａ、２１ａの裏面がシリコンウエハの研磨面のままであると十分な接着力が得られない場合がある。接着補助層３６はこのような場合を考慮して設けられる。
半導体素子２０ａ、２１ａの裏面に接着補助層３６を形成する方法としては、接着剤との接着性のよいポリイミド等の樹脂材をコーティングする方法、接着力を向上させる液、たとえばシランカップリング材を塗布する方法、半導体素子２０ａ、２１ａの裏面にプラズマ処理を施す方法、ニッケルめっき等の接着剤との接着性のよいめっきを施す方法等がある。半導体素子２０ａ、２１ａにプラズマ処理を施す方法は、半導体素子２０ａ、２１ａの裏面を粗面化し、アンカー作用によって樹脂の接着性を向上させるものである。
（半導体装置の実装構造）
図６は、上述した方法によって形成した半導体装置４０１、４０２、４０３を配線基板５０に実装した状態を示す。
配線基板５０に本発明に係る半導体装置を実装するには、まず、半導体装置の積層体を形成し、次いで、この積層体を配線基板に接合する。半導体装置の積層体は、積み重ねる半導体装置の間に接着フィルムを配置し、加圧および加熱して一体化することによって形成することができる。
図６では、接着剤層４４を介して半導体装置４０１、４０２、４０３が積層されて積層体４００が形成されていることを示す。
積層体４００は配線基板５０に位置合わせして、接着剤層４６を介して配線基板５０に接合する。
半導体装置４０はデバイス層２２を内層側にして半導体素子２０ａ、２１ａによって挟まれ、デバイス層２２が表面に露出しない形態となっているから、接着剤層４４を介して半導体装置４０を積み重ねて積層体４００を形成する際にデバイス層２２を損傷するおそれがなく、容易に積層体４００を組み立てることができるという利点がある。図示例は、半導体装置４０を３個、積み重ねた例であるが、半導体装置４０の積層数は限定されるものではなく、より多層に積み重ねることも可能である。
なお、図６においては、インダクタパターン２６、２７を用いて半導体素子間において信号を送受信し、電力を供給する作用をわかりやすく説明するために、図３（ｄ）に示した半導体装置４０とは異なり、半導体素子２０ａに形成するインダクタパターン２６、２７と半導体素子２１ａに形成するインダクタパターン２６、２７の配置を偏位させた配置とした例を示す。
配線基板５０と半導体装置の積層体との間の信号の送受信および給電は次のようにして行われる。
半導体装置の積層体４００と配線基板５０との間における信号の授受は、配線基板５０の表面に、積層体４００の最下層（配線基板５０の直上に配置される半導体素子２０ａ）の半導体素子２０ａに形成されているインダクタパターン２６と同一の平面配置（対向配置）に設けられたインダクタパターン５２との間でなされる。同様に、積層体４００と配線基板５０との間の電力の供給（給電）は、積層体４００の最下層の半導体素子２０ａに形成されたインダクタパターン２７と配線基板５０の表面に、インダクタパターン２７に対向して形成されているインダクタパターン５４との間でなされる。
インダクタパターン５２とインダクタパターン２６との間の信号の授受は、インダクタパターン５２に所定周波数で交流電流を印加すると、インダクタパターン２６に誘導電流が生じる作用による。インダクタパターン５４とインダクタパターン２７との間の電力供給は、インダクタパターン５４に所定周波数で交流電流を印加すると、インダクタパターン２７に誘導起電力が生じる作用による。
図７は、配線基板５０に設けたインダクタパターン５４と半導体素子２０ａのデバイス層２２上に形成されたインダクタパターン２７の配置を拡大して示している。インダクタパターン５４とインダクタパターン２７とが対向配置され、これらのインダクタパターン２７、５４の間で電磁誘導の作用によって電力が供給されることを示す。
半導体素子２０ａと半導体素子２１ａとはバンプ３０を介して電気的に接続されているから、これら半導体素子２０ａと半導体素子２１ａとの間の電力供給は、バンプ３０と電気的に導通された配線パターンを介してなされる。
半導体素子２１ａと次層の半導体装置４０２の半導体素子２０ａとの間の電力供給は、半導体素子２１ａに形成されたインダクタパターン２７ｂと、次層の半導体素子２０ａに形成されたインダクタパターン２７ｃとの間の電磁誘導作用によってなされる。すなわちインダクタパターン２７ｂに所定周波数の交流電流を印加し、インダクタパターン２７ｃに誘導起電力を生じさせることによって次層の半導体素子２０ａに給電される。
次層の半導体装置４０２において、半導体素子２０ａから半導体素子２１ａへの電力の供給は、バンプ３０ａを介してなされる。半導体装置４０２とさらに上層の半導体装置４０３との間の電力供給も同様になされる。
配線基板５０と積層体４００を構成する半導体装置４０１、４０２、４０３との間の信号の送受信も、上述した電力の供給とまったく同様の作用による。すなわち、配線基板５０と半導体装置４０１の半導体素子２０ａとの間の信号の授受は、インダクタパターン２６、５２との間で生じる誘導電流によってなされ、半導体素子２０ａと半導体素子２１ａとの信号の伝達は、バンプ３０および配線パターンによる電気的接続によってなされる。また、半導体素子２１ａと次層の半導体装置４０２の半導体素子２０ａとは、それぞれに形成されたインダクタパターン２６、２６を介してなされる。
本実施形態の半導体装置では、その製造工程においてインダクタパターン２７の導体部の表面に磁性層２９を被着形成している。半導体装置は、図７に示すように、順次、積み重ねて配線基板５０に実装するから、積層体４００で対向配置されているインダクタパターン２７ｂ、２７ｃの部分を見ると、導体部の表面に形成された磁性層２９はインダクタパターン２７ｂ、２７ｃの磁路（破線で示す）の外周に沿って囲む配置となっている。このように磁路を囲むように磁性層２９が配置される結果、インダクタパターン２７ｂ、２７ｃのカップリング性が向上し、インダクタパターン２７ｂ、２７ｃのインダクタンスを向上させるように作用する。
この磁性層２９による作用は、半導体装置間で給電作用をなすインダクタパターン２７および信号の送受信に使用するインダクタパターン２６についてまったく同様に作用する。すなわち、インダクタパターン２６、２７の導体部の表面に磁性層２９を被着形成することによってインダクタパターン相互のカップリング性を向上させ、実効的なインダクタンスを増大させることができ、信号の送受信作用、給電作用をさらに的確にかつ効率的に行うことが可能となる。
こうして、配線基板５０と、半導体装置の積層体４００を構成する半導体装置４０１、４０２、４０３のすべてと信号の送受信および給電が可能となる。
すなわち、本実施形態の半導体装置の実装構造によれば、配線基板５０と半導体装置の積層体４００との間での信号の送受信および電力供給がインダクタパターン２６、２７、５２、５４を介して行われることになり、配線基板５０と積層体４００とが実質的に電気的に接続されたことになる。
本実施形態の半導体装置の実装構造は、離間して配置された半導体装置４０１、４０２、４０３同士を電気的に接続した構造としたことが特徴である。このように半導体装置４０１、４０２、４０３に、貫通電極等の直接的に電気的に接続する構造を形成することなく、半導体装置４０１、４０２、４０３を離間させた状態のままで電気的に接続することを可能にしたことにより、積層体４００を組み立てる際に、半導体装置を任意に組み合わせて積み重ねることができ、半導体装置を積み重ねる個数も任意に設定できるという利点がある。
また、図６、７はインダクタパターンによる電磁誘導作用をわかりやすく説明するために、同一の半導体装置内においては、インダクタパターン２６、２７が対向配置されていない例として示したが、図３（ｄ）に示すように、同一の半導体装置内の半導体素子に設けるインダクタパターン２６、２７を対向配置する構成とすることももちろん可能である。このように半導体装置の構成を規格化、統一化することによって、半導体装置を積み重ねて積層体を形成する操作をさらに簡単にすることができる。
同一の半導体装置を構成する半導体素子のインダクタパターンを対向配置した際に、インダクタパターンが同一配置であるために、誘導電流を生じさせたくないインダクタパターンに誘導電流が生じるような場合には、図６、７に示すように、同一の半導体装置内に形成するインダクタパターンの位置を偏位させるようにするとよい。このように、インダクタパターンを偏位させた配置とした場合には、半導体装置を積み重ねて積層体を形成する際に、隣接する半導体装置で信号の送受信や給電を行うインダクタパターンが対向配置されるように半導体装置を組み合わせる必要がある。
なお、上記実施形態においては、信号の送受信用のインダクタパターン２６と給電用のインダクタパターン２７を１つずつ設けた例を示したが、一つの半導体素子に、信号の送受信用のインダクタパターンを複数配置することも可能であり、また、信号の送受信用のインダクタパターンを設けずに給電用のインダクタパターンのみを設けることも可能である。
また、半導体装置を構成する半導体素子２０ａ、２１ａは同一の平面形状とする方が取り扱い性等で有利であるが、半導体素子２０ａ、２１ａの大きさを大小あるいは異形とすることが排除されるものではない。また、配線基板５０に半導体装置を実装する場合に、半導体装置単体で実装することももちろん可能である。この場合には、半導体装置を構成する半導体素子のうち、一方の半導体素子のみにインダクタパターンを設ける構成とすることができる。
半導体装置の製造工程を示す断面図である。 磁性層を備えるインダクタパターンを示す断面図である。 半導体装置の製造工程を示す断面図である。 半導体装置の他の製造方法を示す断面図である。 半導体装置の他の構成例を示す断面図である。 半導体装置の実装構造を示す断面図である。 半導体装置の実装構造を拡大して示す断面図である。
符号の説明
２０、２１ ウエハ
２０ａ、２１ａ 半導体素子
２２ デバイス層
２４ レジストパターン
２６、２７、５２、５４ インダクタパターン
２８ パッド
２９ 磁性層
３０、３０ａ バンプ
３１ 金バンプ
３２ 樹脂
３３ 異方導電性フィルム
３５ 貫通電極
３６ 接着補助層
４０、４１、４２ 半導体装置
４４ 接着剤層
４６ 接着剤層
５０ 配線基板
４００ 積層体
４０１、４０２、４０３ 半導体装置

Claims (12)

  1. デバイス層を対向させて２つの半導体素子が一体に接合されて形成された半導体装置であって、
    少なくとも一つの半導体素子のデバイス層の表面には、信号の送受信用あるいは給電用としてのインダクタパターンと、前記半導体素子間を電気的に接続し、かつ前記インダクタパターンと対向配置される半導体素子とを電気的に絶縁して支持するバンプとが設けられ、
    前記半導体素子の対向面間に電気的絶縁性材が充填されていることを特徴とする半導体装置。
  2. 前記各々の半導体素子には、信号の送受信用のインダクタパターンと、給電用のインダクタパターンとが、それぞれ少なくとも１つ設けられていることを特徴とする請求項１記載の半導体装置。
  3. 前記インダクタパターンは、前記双方の半導体素子のデバイス層の表面に、互いに対向する配置に設けられていることを特徴とする請求項１または２記載の半導体装置。
  4. 前記バンプは、はんだバンプからなることを特徴とする請求項１または２記載の半導体装置。
  5. 前記バンプは、金バンプからなることを特徴とする請求項１または２記載の半導体装置。
  6. 前記各々の半導体素子に前記金バンプは、互いに対向する配置に設けられ、
    異方導電性樹脂を介して前記対向位置にある金バンプが、異方導電性樹脂を介して電気的に接続されるとともに、前記電気的絶縁性材として前記デバイス層間に前記異方導電性樹脂が充填されていることを特徴とする請求項５記載の半導体装置。
  7. 半導体ウエハに形成されたデバイス層の表面に、信号の送受信用あるいは給電用としてのインダクタパターンを形成する工程と、
    前記半導体ウエハのデバイス層の表面にバンプを形成する工程と、
    前記インダクタパターンおよびバンプが形成された２枚の半導体ウエハを、前記デバイス層を対向させた配置とし、対向するバンプ同士を接合する工程と、
    前記バンプにより接合された２枚の半導体ウエハの対向面間に電気的絶縁性材を充填する工程と、
    前記電気的絶縁性材が充填された接合体を個片に切断して、個片の半導体装置を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  8. 前記バンプを形成する工程においては、バンプとしてはんだバンプを形成し、
    前記バンプを接合する工程においては、はんだリフローによりバンプを接合することを特徴とする請求項７記載の半導体装置の製造方法。
  9. 半導体ウエハに形成されたデバイス層の表面に、信号の送受信用あるいは給電用としてのインダクタパターンを形成する工程と、
    前記半導体ウエハのデバイス層の表面に金バンプを形成する工程と、
    前記インダクタパターンおよびバンプが形成された２枚の半導体ウエハの対向面間に、異方導電性樹脂を介在させ、２枚の半導体ウエハを挟圧して対向する前記金バンプ同士を電気的に接続するとともに、２枚の半導体素子の対向面間に電気的絶縁性材として異方導電性樹脂を充填する工程と、
    前記異方導電性樹脂が充填された接合体を個片に切断して、個片の半導体装置を形成する工程とを備えることを特徴とする半導体装置の製造方法。
  10. 半導体装置を配線基板に実装した半導体装置の実装構造であって、
    前記半導体装置は、
    デバイス層を対向させて２つの半導体素子が一体に接合され、少なくとも一つの半導体素子のデバイス層の表面には、信号の送受信用あるいは給電用としてのインダクタパターンと、前記半導体素子間を電気的に接続し、かつ前記インダクタパターンと対向配置される半導体素子とを電気的に絶縁して支持するバンプとが設けられ、前記半導体素子の対向面間に電気的絶縁性材が充填されて形成され、
    前記配線基板には、
    前記半導体装置に形成されたインダクタパターンに平面的に対向する配置に、前記半導体装置に設けられたインダクタパターンとの間の電磁誘導作用により、信号の送受信あるいは給電を行うインダクタパターンが形成されていることを特徴とする半導体装置の実装構造。
  11. 前記半導体装置は、複数個の半導体装置を積み重ねて形成された半導体装置の積層体として形成され、
    前記積層体を構成する半導体装置は、積み重ね方向に隣接位置にある半導体装置間において、隣接配置される半導体素子に設けられるインダクタパターンが平面的に対向する配置に設けられていることを特徴とする請求項１０記載の半導体装置の実装構造。
  12. 前記積層体を構成する半導体装置に設けられたインダクタパターンは、すべての半導体装置について、平面配置を同一にする共通配置に設けられていることを特徴とする請求項１１記載の半導体装置の実装構造。
JP2008088100A 2008-03-28 2008-03-28 半導体装置およびその製造方法ならびに半導体装置の実装構造 Pending JP2009246006A (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2008088100A JP2009246006A (ja) 2008-03-28 2008-03-28 半導体装置およびその製造方法ならびに半導体装置の実装構造
US12/408,927 US20090243035A1 (en) 2008-03-28 2009-03-23 Semiconductor device and method of manufacturing the same and semiconductor device mounting structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2008088100A JP2009246006A (ja) 2008-03-28 2008-03-28 半導体装置およびその製造方法ならびに半導体装置の実装構造

Publications (1)

Publication Number Publication Date
JP2009246006A true JP2009246006A (ja) 2009-10-22

Family

ID=41115822

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008088100A Pending JP2009246006A (ja) 2008-03-28 2008-03-28 半導体装置およびその製造方法ならびに半導体装置の実装構造

Country Status (2)

Country Link
US (1) US20090243035A1 (ja)
JP (1) JP2009246006A (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8970000B2 (en) * 2010-01-18 2015-03-03 Infineon Technologies Austria Ag Signal transmission arrangement
KR101212722B1 (ko) * 2010-02-26 2013-01-09 에스케이하이닉스 주식회사 멀티 칩 패키지
US9059026B2 (en) 2010-06-01 2015-06-16 Taiwan Semiconductor Manufacturing Company, Ltd. 3-D inductor and transformer
US20120080770A1 (en) * 2010-09-30 2012-04-05 Uwe Wahl Transformer Arrangement
US9018730B2 (en) * 2011-04-05 2015-04-28 Stmicroelectronics S.R.L. Microstructure device comprising a face to face electromagnetic near field coupling between stacked device portions and method of forming the device
US9041152B2 (en) * 2013-03-14 2015-05-26 Taiwan Semiconductor Manufacturing Company, Ltd. Inductor with magnetic material
US20180323369A1 (en) 2017-05-02 2018-11-08 Micron Technology, Inc. Inductors with through-substrate via cores
US10134671B1 (en) 2017-05-02 2018-11-20 Micron Technology, Inc. 3D interconnect multi-die inductors with through-substrate via cores
US10121739B1 (en) 2017-05-02 2018-11-06 Micron Technology, Inc. Multi-die inductors with coupled through-substrate via cores
US10872843B2 (en) 2017-05-02 2020-12-22 Micron Technology, Inc. Semiconductor devices with back-side coils for wireless signal and power coupling
JP6771447B2 (ja) * 2017-09-29 2020-10-21 日立オートモティブシステムズ株式会社 パワー半導体装置およびそれを用いた電力変換装置
JP7525878B2 (ja) * 2020-06-17 2024-07-31 東北マイクロテック株式会社 積層型半導体装置及びこれに用いる搭載部品、基体及びバンプ接続体

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3063422B2 (ja) * 1992-10-05 2000-07-12 富士電機株式会社 磁気誘導素子用コイル
JP3360655B2 (ja) * 1999-07-08 2002-12-24 日本電気株式会社 半導体装置
EP1325517A2 (en) * 2000-09-19 2003-07-09 Nanopierce Technologies Inc. Method for assembling components and antennae in radio frequency identification devices
US6884313B2 (en) * 2001-01-08 2005-04-26 Fujitsu Limited Method and system for joining and an ultra-high density interconnect
US6885090B2 (en) * 2001-11-28 2005-04-26 North Carolina State University Inductively coupled electrical connectors
WO2006053118A2 (en) * 2004-11-12 2006-05-18 Analog Devices, Inc. Spaced, bumped component structure
WO2007023327A1 (en) * 2005-08-24 2007-03-01 Infineon Technologies Ag Magnetically alignable semiconductor chip and rewiring substrate and a method for magnetically aligning the semiconductor chip and the rewiring substrate
CN101952961B (zh) * 2008-02-25 2013-01-30 飞兆半导体公司 包括集成薄膜电感器的微模块及其制造方法

Also Published As

Publication number Publication date
US20090243035A1 (en) 2009-10-01

Similar Documents

Publication Publication Date Title
JP2009246006A (ja) 半導体装置およびその製造方法ならびに半導体装置の実装構造
JP4409455B2 (ja) 半導体装置の製造方法
TWI418001B (zh) 半導體封裝結構及其製造方法
US7683459B2 (en) Bonding method for through-silicon-via based 3D wafer stacking
JP4575782B2 (ja) ３次元デバイスの製造方法
US11398465B2 (en) Proximity coupling interconnect packaging systems and methods
TWI517322B (zh) 半導體元件及其製作方法
JP2006286677A (ja) 半導体装置及びその製造方法
KR20160030861A (ko) 반도체 장치의 제조 방법
JP2005340389A (ja) 半導体装置及びその製造方法
JP2008109046A (ja) 半導体パッケージおよび積層型半導体パッケージ
US10306770B2 (en) Thin-film capacitor manufacturing method, integrated circuit mounting substrate, and semiconductor device equipped with the substrate
TW201715666A (zh) 介電材凹穴內設有半導體元件之面朝面半導體組體
WO2009146587A1 (en) Bongding method for through-silicon-via based 3d wafer stacking
JP4601686B2 (ja) 半導体装置および半導体装置の製造方法
WO2008062767A1 (en) Semiconductor chip provided with side surface electrode, method for manufacturing the semiconductor chip, and three-dimensional mounting module wherein the semiconductor chip is laminated
JP2004342861A (ja) チップ状電子部品及び擬似ウェーハ、これらの製造方法、並びに電子部品の実装構造
US10804190B2 (en) Multi-chip module and method for manufacturing same
JP2000299432A (ja) 半導体装置の製造方法
TWI517354B (zh) 內藏去耦合電容之半導體封裝構造
JP2001127242A (ja) 半導体チップ、マルチチップパッケージ、半導体装置、並びに電子機器、およびそれらの製造方法
US20150179557A1 (en) Semiconductor chips having heat conductive layer with vias
JP2003142648A (ja) 半導体装置およびその製造方法
US11817422B2 (en) Semiconductor device
KR101540927B1 (ko) 반도체 패키지 및 이의 제조 방법