KR101212722B1 - 멀티 칩 패키지 - Google Patents
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Abstract
본 발명은 멀티 칩 패키지에 관한 것으로, 복수의 칩이 적층된 멀티 칩 패키지에 있어서, 상기 복수의 칩 각각은 서로 전원 또는 신호를 전달하도록 구성된 복수의 인덕터 패드를 포함하되, 상기 복수의 인덕터 패드 중 어느 하나인 기준 인덕터 패드의 양측에는 서로 다른 자속 방향을 가지는 제1 및 제2 인덕터 패드가 형성된다.
Description
본 발명은 반도체 집적 회로에 관한 것으로서, 특히 멀티 칩 패키지에 관한 것이다.
멀티 칩 패키지(MCP, Multi Chip Package)는 복수의 칩들로 구성되는 패키지 칩으로서 응용 제품에 따라 필요한 메모리를 조합할 수 있고 휴대폰 등 모바일 기기의 공간 효율화에도 크게 기여한다.
상기 멀티 칩 패키지를 제조하는 방식에는 여러 가지가 있는데, 그 중 하나인 3차원 적층(3D stacking) 방식은 복수의 칩들을 수직 방향으로 적층하고 TSV(Through Silicon Vias: TSV)를 이용하여 상기 복수의 칩들을 상호 접속시킨다.
상기 3차원 적층 방식으로 쌓는 방식에 의한 멀티 칩 패키지는 칩들을 상호 접속시키기 위한 금속 와이어(wire)가 필요 없기 때문에 상기 멀티 칩 패키지의 소형화, 고속화, 및 저전력화가 가능하여 날로 수요가 증가하고 있다. 그러나, TSV(Through Silicon Vias: TSV)를 이용하는 경우, 신호의 왜곡 현상이 초래되는 문제점이 있다.
따라서, 최근에는 3차원 적층 방식의 문제점을 해결하기 위한 멀티 칩 패키지를 제조하는 방식으로, 복수의 칩들 상에 무선 전송이 가능한 인덕터 패드를 형성하여 각 칩 간에 신호 전달이 가능하도록 하는 방식을 이용하고 있다.
그러나, 인덕터 패드를 구비한 멀티 칩 패키지의 경우에는 서로 이웃하게 형성된 각 인덕터 패드들 간의 간격이 좁기 때문에 3차원 적층 방식의 문제점인 서로 이웃한 인덕터 패드 간의 신호 왜곡 현상이 해결되지 못하고 있으며, 동시에 신호 전달 속도가 낮아지는 문제점이 있다.
본 발명은 상술한 문제점을 해결하기 위하여 안출된 것으로, 적층된 패키지 간의 신호 전달 속도를 향상시키는 것이다.
본 발명의 실시예에 따른 멀티 칩 패키지는, 본 발명은 멀티 칩 패키지에 관한 것으로, 복수의 칩이 적층된 멀티 칩 패키지에 있어서, 상기 복수의 칩 각각은 서로 전원 또는 신호를 전달하도록 구성된 복수의 인덕터 패드를 포함하되, 상기 복수의 인덕터 패드 중 어느 하나인 기준 인덕터 패드의 양측에는 서로 다른 자속 방향을 가지는 제1 및 제2 인덕터 패드가 형성된다.
본 발명에 따른 멀티 칩 패키지는, 서로 다른 방향의 전류를 형성하는 인덕터 패드를 구비하여 적층된 패키지 간의 신호 전달 속도를 향상시키는 효과가 있다.
도1은 본 발명의 일실시예에 따른 멀티 칩 패키지를 나타내는 사시도,
도2는 본 발명의 일실시예에 따른 멀티 칩 패키지를 나타내는 단면도,
도3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 인덕터 패드의 배열을 나타내는 평면도,
도4a 및 도4b는 본 발명의 일실시예에 따른 멀티 칩 패키지의 인덕터 패드들의 자속 및 전류 방향을 나타내는 도면,
도5a 및 도5b는 본 발명의 일실시예에 따른 멀티 칩 패키지의 인덕터 패드에 구비된 코일 모양을 나타내는 도면이다.
도2는 본 발명의 일실시예에 따른 멀티 칩 패키지를 나타내는 단면도,
도3은 본 발명의 다른 실시예에 따른 멀티 칩 패키지의 인덕터 패드의 배열을 나타내는 평면도,
도4a 및 도4b는 본 발명의 일실시예에 따른 멀티 칩 패키지의 인덕터 패드들의 자속 및 전류 방향을 나타내는 도면,
도5a 및 도5b는 본 발명의 일실시예에 따른 멀티 칩 패키지의 인덕터 패드에 구비된 코일 모양을 나타내는 도면이다.
도1은 본 발명의 일 실시예에 따른 멀티 칩 패키지를 나타내는 사시도이며, 도2는 본 발명의 일 실시예에 따른 멀티 칩 패키지를 나타내는 단면도이다.
도1 및 도2에 도시된 바와 같이, 본 발명의 일실시예에 따른 멀티 칩 패키지는 칩(110) 및 인덕터 패드(120)를 포함한다.
상기 칩(110)은 상부칩(114) 및 하부칩(112)으로 구성되며, 상기 하부칩(112) 및 상부칩(114)은 도2와 같이 기판(116) 상에 순차적으로 적층된다. 여기서, 상부칩(114) 및 하부칩(112)은 서로 다른 종류 또는 동일한 종류의 칩일 수 있다.
상기 상부칩(114) 및 하부칩(112)에는 서로 대응하는 위치에 서로 같은 전류 및 자속 방향을 가지는 상부칩 및 하부칩 인덕터 패드들(120a, 120b)이 형성된다.
반면에, 상기 상부칩(114) 및 상기 하부칩(112) 각각의 평면 상에는 서로 다른 전류 및 자속 방향을 가지는 인덕터 패드들이 교대로 형성된다. 보다 구체적으로, 상부칩(114) 상에는 상부칩 인덕터 패드들(120a)이 교대로 형성되며, 하부칩(112) 상에는 하부칩 인덕터 패드들(120b)이 교대로 형성된다.
본 발명에서는, 상부칩(114) 및 하부칩(112)을 포함하는 2중 적층 방식을 이용하였지만, 본 실시예에 한정되는 것이 아니라, 적어도 2개의 칩을 적층하는 방식이 이용될 수 있다.
이러한, 상기 상부칩(114)과 하부칩(112)은 구동을 위해 복수의 신호들이 요구된다. 이러한, 신호들은 외부로부터 입력되든지, 외부로부터 입력되는 신호를 이용하여 상부칩(114) 및 하부칩(112) 내에서 자체 형성될 수 있다.
상기 인덕터 패드(120)는 상부칩(114) 및 하부칩(112) 간에 신호 또는 전원 전송이 가능하도록 한다. 상기 인덕터 패드(120)는 각각의 상부칩(114) 및 하부칩(112) 상에서 일렬로 배열되어 형성될 수 있다. 그러나, 인덕터 패드(120)의 배열은 본 발명의 일실시예와 같이 한정되는 것이 아니라, 본 발명의 다른 실시예인 도3과 같이 지그 재그로 배열되어 형성될 수 있다.
상기 인덕터 패드(120)는 상부칩(114)에 형성되는 상부칩 인덕터 패드(120a) 및 하부칩(112)에 형성되는 하부칩 인덕터 패드(120b)로 구성된다.
상기 상부칩 인덕터 패드(120a)는 하부칩(112)에서 상부칩(114)쪽으로 신호 또는 전원 전송이 가능하도록 구성된 A 및 D 인덕터 패드와, 상부칩(114)에서 하부칩(112)쪽으로 신호 또는 전원 전송이 가능하도록 구성된 B 및 C 인덕터 패드로 구성된다.
상기 하부칩 인덕터 패드(120b)는 A 및 D 인덕터 패드와 대응하는 위치에 형성되는 A' 및 D' 인덕터 패드와, B 및 C 인덕터 패드와 대응하는 위치에 형성되는 B' 및 C'인덕터 패드로 구성된다.
상기 상부칩 및 하부칩 인덕터 패드들(120a, 120b)은 각 칩 상에서 순차적으로 한쌍씩 배열된다. 일예로, 상부칩 인덕터 패드(120)를 3개씩 묶어서 설명하기로 한다.
1) 먼저, A 인덕터 패드, B 인덕터 패드, C 인덕터 패드를 한 쌍으로 가정하면, B 인덕터 패드를 기준으로, B 인덕터 패드의 일측에 형성된 A 인덕터 패드는 B 인덕터 패드와 다른 방향으로 전류를 흐르게 하는 코일을 가지고, B 인덕터 패드의 타측에 형성된 C 인덕터 패드는 B 인덕터 패드와 동일한 방향으로 전류를 흐르게 하는 코일을 가진다.
상기 A 인덕터 패드는 도 4a와 같이, 시계 반대 방향으로 와권된 코일(130)로 구성된다. 이때, 상기 A 인덕터 패드에서 생성되는 자속의 방향은 코일(130)의 방향 즉, 인덕턴스 형성 원리에 따라 인덕턴스 특성을 나타나게 되므로, 시계 반대 방향이며, 전류의 방향은 y 방향으로 흐르게 된다.
B 인덕터 패드 및 C 인덕터 패드는 4b와 같이, 시계 방향으로 와권된 코일(130)로 구성된다. 이때, 상기 B 인덕터 패드 및 C 인덕터 패드에서 생성되는 자속의 방향은 코일(130)의 방향에 의해 시계 방향으로 생성되고, 전류의 방향은 y방향으로 흐르게 된다.
이렇게, A 인덕터 패드와 C 인덕터 패드를 다른 자속 방향을 가지도록 형성하면, 서로의 자속이 상쇄되어 그 사이에 형성된 B 인덕터 패드는 A 및 C 인덕터 패드의 영향없이 원하는 방향으로 신호를 전송할 수 있다.
이때, 상기 A, B 및 C 인덕터 패드들의 코일(130)은 본 발명의 실시예에서 정사각형으로 와권된 형태로 형성되었지만, 본 발명의 일실시예와 같이 한정되는 것이 아니라, 도5a와 같이 삼각형으로 와권된 형태로 형성될 수도 있고, 도5b와 같이 직사각형으로 와권된 형태로 형성될 수 있다.
2) B 인덕터 패드, C 인덕터 패드, D 인덕터 패드를 한쌍으로 가정하면, C 인덕터 패드를 기준으로, C 인덕터 패드의 일측에 형성된 B 인덕터 패드는 B 인덕터 패드와 동일 방향으로 전류를 흐르게 하는 코일을 가지고, C 인덕터 패드의 타측에 형성된 D 인덕터 패드는 C 인덕터 패드와 다른 방향으로 전류를 흐르게 하는 코일을 가진다.
이렇게, B 인덕터 패드와 D 인덕터 패드를 다른 자속 방향을 가지도록 형성하면, 서로의 자속이 상쇄되어 그 사이에 형성된 C 인덕터 패드는 B 및 D 인덕터 패드의 영향없이 원하는 방향으로 신호를 전송할 수 있다.
상기 1) 및 2)에서와 같이, 본 발명은 어느 하나의 인덕터 패드를 기준 인덕터 패드로 가정했을 때, 상기 기준 인덕터 패드의 일측에는 상기 기준 인덕터 패드와 동일한 방향으로 자속 및 전류를 흐르도록 하는 제1 인덕터 패드를 형성하고, 타측에는 상기 기준 인덕터 패드와 다른 방향의 자속 및 전류를 흐르도록 하는 제2 인덕터 패드를 형성한다.
즉, 본 발명은 기준 인덕터 패드의 양측에 서로 다른 성질을 가지는 제1 및 제2 인덕터 패드를 형성하면 자속을 상쇄시킬 수 있다. 이렇게 되면, 기준 인덕터 패드는 원하지 않는 제1 및 제2 인덕터 패드의 신호 간섭을 해결하게 되고, 신호의 왜곡 현상을 줄임과 동시에 무선 전송의 효율성을 높일 수 있다.
기술 분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있으므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로서 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
110: 칩
120: 인덕터 패드
130: 코일
120: 인덕터 패드
130: 코일
Claims (8)
- 복수의 칩이 적층된 멀티 칩 패키지에 있어서,
상기 복수의 칩 각각은 서로 전원 또는 신호를 전달하는 복수의 인덕터 패드를 포함하며,
상기 복수의 인덕터 패드는 기준 인덕터 패드와, 상기 기준 인덕터 패드와 인접하게 형성되는 제1 및 제2 인덕터 패드를 포함하되, 상기 제1 인덕터 패드는 상기 기준 인덕터 패드의 일측에 형성되며 상기 기준 인덕터 패드와 동일한 자속 방향을 갖고, 상기 제2 인덕터 패드는 상기 기준 인덕터 패드의 타측에 형성되어 상기 기준 인덕터 패드와 서로 다른 자속 방향을 갖는 것을 특징으로 하는 멀티 칩 패키지. - 제1 항에 있어서,
상기 복수의 인덕터 패드는 자속 방향을 결정하는 코일로 구성된 것을 특징으로 하는 멀티 칩 패키지. - 삭제
- 삭제
- 제2 항에 있어서,
상기 복수의 인덕터 패드는 상기 복수의 칩 각각에 일렬로 배치되어 형성되는 것을 특징으로 하는 멀티 칩 패키지. - 제2 항에 있어서,
상기 복수의 인덕터 패드는 상기 복수의 칩 각각에 지그 재그로 배치되어 형성되는 것을 특징으로 하는 멀티 칩 패키지. - 제 1 항에 있어서,
상기 복수의 칩 각각은 상기 복수의 인덕터 패드를 통해 무선으로 전원 또는 신호를 전달하도록 구성되는 것을 특징으로 하는 멀티 칩 패키지. - 삭제
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