JP2014022484A - ソレノイドインダクタ - Google Patents

Abstract

【課題】誘導結合の高い設計自由度を実現すると共に、小面積で寄生容量の小さな結合インダクタを提供する。
【解決手段】ソレノイドインダクタ１は、同軸状に配置された複数の多層インダクタ２〜４を備える。各多層インダクタ２〜４は、スパイラル状に形成された配線が複数層形成され、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されている。
【選択図】 図１

Description

本発明は、光受信モジュールに用いるトランスインピーダンスアンプや光送信モジュールに用いるレーザ駆動回路などの高周波信号を扱う半導体集積回路において、金属配線層を用いて形成されるインダクタに関するものである。特に、本発明は、誘導結合インダクタに関するものである。

シリコンＣＭＯＳトランジスタは、集積度が高く、大量生産した場合に安価に半導体集積回路を提供できるという特長を持つ。一方で、シリコンＣＭＯＳトランジスタは、ＩｎＰ等に代表される化合物半導体を用いたトランジスタと比較すると利得遮断周波数が低く、回路の動作周波数が低くなる。この欠点を解決するため、金属配線をスパイラル状に巻いてインダクタを形成し、このインダクタをトランジスタの負荷抵抗や帰還抵抗などに付加してピーキング回路を作製して、帯域を延伸する手法が広く用いられている。

このようなスパイラルインダクタによるピーキング回路によれば、インダクタを使用する前と比較して半導体集積回路の帯域を２倍程度延伸することが可能となる。しかしながら、インダクタの面積はトランジスタの面積と比較して著しく大きいので、半導体集積回路の面積が大きくなり、半導体集積回路のコストが高くなるという問題点があった。

一方、特許文献１に記載の誘導結合されたインダクタを用いることにより、ピーキング回路の面積を削減し、ピーキング特性の設計の自由度を高めることが可能である。
ここで、複数の配線を誘導結合することにより構成される結合インダクタについて説明する。インダクタは巻線から形成される。巻線に流れる電流が変化すると、巻線を貫く磁束が変化し、その磁束によって磁束の変化を打ち消す方向に誘導起電力が発生する。Ｌを自己インダクタンス、Ｉをインダクタに流れる電流とすると、誘導起電力ｅの大きさは次のようになる。

図１２に示すように、磁気的に結合された２つの巻線１００，１０１の一方の電流Ｉ₁を変化させると、もう一方の巻線１０１に誘導起電力が生じる。その大きさｅ₂は、次のようになる。

ここで、相互インダクタンスＭは、次の式で表される。

ここで、ｋは結合係数、Ｌ₁は第１のインダクタ１００の自己インダクタンス、Ｌ₂は第２のインダクタ１０１の自己インダクタンスである。

次に、結合インダクタの１例として、非特許文献１に開示されたプレーナ型結合インダクタについて説明する。図１３（Ａ）はプレーナ型結合インダクタの平面図、図１３（Ｂ）はこのプレーナ型結合インダクタの断面図である。プレーナ型結合インダクタは、金属配線をスパイラル状に巻いて形成する２つのインダクタ２００，２０１を絶縁層２０２上に平面的に配置したもので、第１のインダクタ２００の外側に第２のインダクタ２０１を配置している。

このプレーナ型結合インダクタでは、それぞれのインダクタ２００，２０１の電磁誘導による結合により誘導結合が生じる。プレーナ型結合インダクタの課題は、インダクタ２００とインダクタ２０１とが離れてしまうため、高い結合係数が実現できない（０．７程度が限界）ことと、占有面積が大きくなってしまうことである。

次に、結合インダクタの他の例として、スタック型結合インダクタについて説明する。図１４（Ａ）はスタック型結合インダクタの平面図、図１４（Ｂ）はこのスタック型結合インダクタの断面図である。スタック型結合インダクタは、異なる配線層の金属配線を用いて、２つのインダクタ３００，３０１を絶縁層３０２中に縦構造的に重ねて形成したもので、第１のインダクタ３００の下層に第２のインダクタ３０１を配置している。このスタック型結合インダクタでは、それぞれのインダクタ３００，３０１の電磁誘導による結合により誘導結合が生じる。

スタック型結合インダクタの課題は、インダクタ３００，３０１の間隔（絶縁層厚）が製造プロセスで決められているため、変更することができず、設計パラメータにできないことである。さらに、金属配線が上下方向に対向するため、上下方向には高い容量性結合（プレーナ型結合インダクタの１０倍以上）が生じる。すなわち、容量性が大きくなり、高周波での影響が大きくなるため、増幅回路のピーキング回路などには使えないという問題がある。

次に、プレーナ型結合インダクタの別の例について説明する。図１５（Ａ）はプレーナ型結合インダクタの別の例の平面図、図１５（Ｂ）はこのプレーナ型結合インダクタの断面図である。３つ以上の結合インダクタを使うピーキング技術は、増幅回路の広帯域化に有効である。図１３（Ａ）、図１３（Ｂ）に示した第２のインダクタ２０１の外側に、さらに第３のインダクタ２０３を形成することにより３つのインダクタ２００，２０１，２０３が結合する。

図１５（Ａ）、図１５（Ｂ）に示した構造の課題は、第１のインダクタ２００と第３のインダクタ２０３との間隔が数十μｍ程度となり、第１のインダクタ２００と第３のインダクタ２０３の結合係数が低い（０．４程度が最大）ことである。すなわち、３つ以上の結合インダクタを使う複雑なピーキングには不適当である。

国際公開ＷＯ２０１２／０３６２０７

Jaeha Kim，et.al.，"Design Optimization of On-Chip Inductive Peaking Structures for 0.13-μm CMOS 40-Gb/s Transmitter Circuits"，IEEE Transactions on Circuits and Systems-I，Vol.56，No.12，pp.2544-2555，December 2009

誘導結合インダクタを用いることにより、従来の個別インダクタを用いる場合よりも面積を小さくすることができ、かつピーキング特性の設計自由度を高めることが可能となるが、トランスインピーダンスアンプやレーザ駆動回路などの半導体集積回路の更なる高性能を実現するために、結合インダクタに以下のことが求められる。
（１）高い誘導結合ならびにその設計の自由度。
（２）低い寄生容量。
（３）高い面積効率。

従来のプレーナ型結合インダクタでは、その面積がトランジスタの面積と比較して著しく大きいので、半導体集積回路の面積が大きくなり、コストが高くなるという問題点があった。また、インダクタを構成する配線を平面的に配置するので、配線が長くなってしまい、寄生抵抗や寄生容量が増大するという問題点があった。
また、従来のスタック型結合インダクタでは、上下方向の寄生容量が大きくなってしまうという問題点があった。

本発明は、上記の問題を解決し、誘導結合の高い設計自由度を実現すると共に、小面積で寄生容量の小さな結合インダクタを提供することを目的とする。

本発明のソレノイドインダクタは、同軸状に配置された複数の多層インダクタを備え、各多層インダクタは、スパイラル状に形成された配線が複数層形成され、この複数層の配線が層間接続されたものであることを特徴とする。
また、本発明のソレノイドインダクタの１構成例において、前記複数の多層インダクタのうち少なくとも１つの多層インダクタは、複数層の配線のうち少なくとも１つの層の配線が同軸状に複数形成された多重構成であることを特徴とする。
また、本発明のソレノイドインダクタの１構成例において、前記複数の多層インダクタのうち少なくとも１つの多層インダクタは、積層方向で隣接する他の多層インダクタと半径が異なることを特徴とする。
また、本発明のソレノイドインダクタの１構成例において、前記複数の多層インダクタのうち少なくとも１つの多層インダクタは、その半径が途中の層で変わることを特徴とする。
また、本発明のソレノイドインダクタの１構成例において、各多層インダクタは、平面視多角形である。
また、本発明のソレノイドインダクタの１構成例において、各多層インダクタは、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されていることを特徴とする。

本発明によれば、同軸状に複数の多層インダクタを配置することにより、小さい面積で高い面積効率（単位面積当たりのインダクタンス）を実現することができ、同軸構造による高い誘導性結合と配線自由度の両立が可能である。また、本発明では、従来と比較して寄生抵抗や寄生容量を低減することができる。その結果、本発明では、帯域延伸効果の大きなピーキング回路を小面積で形成することができ、高速動作する半導体集積回路を低コストで提供することができる。

また、本発明では、複数の多層インダクタのうち少なくとも１つの多層インダクタを多重構成とすることにより、大きなインダクタンスを得ることができる。

また、本発明では、複数の多層インダクタのうち少なくとも１つの多層インダクタを、積層方向で隣接する他の多層インダクタと半径が異なるようにすることにより、誘導性結合を調整することができると共に、容量を低減することができる。

また、本発明では、複数の多層インダクタのうち少なくとも１つの多層インダクタを、その半径が途中の層で変わるようにすることにより、誘導性結合を調整することができると共に、容量を低減することができる。

本発明の第１の実施の形態に係るソレノイドインダクタの平面図および断面図である。 本発明の第１の実施の形態において数値例を求めるシミュレーションで用いた平面視八角形および平面視正方形のプレーナ型結合インダクタの斜視図である。 本発明の第１の実施の形態において数値例を求めるシミュレーションで用いた平面視八角形および平面視正方形のスタック型結合インダクタの斜視図である。 本発明の第１の実施の形態において数値例を求めるシミュレーションで用いた平面視八角形および平面視正方形のソレノイドインダクタの斜視図である。 本発明の第１の実施の形態に係るソレノイドインダクタの引き出し線長さ低減効果を説明する図である。 本発明の第１の実施の形態に係るソレノイドインダクタをピーキング回路として使用したトランスインピーダンスアンプの構成を示す回路図である。 本発明の第２の実施の形態に係るソレノイドインダクタの平面図および断面図である。 本発明の第２の実施の形態において数値例を求めるシミュレーションで用いたソレノイドインダクタの平面図および断面図である。 本発明の第２の実施の形態において数値例を求めるシミュレーションで用いたソレノイドインダクタの斜視図である。 本発明の第３の実施の形態に係るソレノイドインダクタの平面図および断面図である。 本発明の第３の実施の形態に係るソレノイドインダクタの容量低減効果を説明する図である。 結合インダクタについて説明する回路図である。 従来のプレーナ型結合インダクタの平面図および断面図である。 従来のスタック型結合インダクタの平面図および断面図である。 従来のプレーナ型結合インダクタの別の例の平面図および断面図である。

［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して説明する。図１（Ａ）は本発明の第１の実施の形態に係るソレノイドインダクタの平面図、図１（Ｂ）は図１（Ａ）のソレノイドインダクタのＡ−Ａ線断面図である。なお、図１（Ａ）では、複数の金属配線層を透視して記している。本実施の形態のソレノイドインダクタ１は、第１の多層インダクタ２と、第１の多層インダクタ２と同軸に配置された第２の多層インダクタ３と、第１の多層インダクタ２および第２の多層インダクタ３と同軸に配置された第３の多層インダクタ４とからなる。

第１の多層インダクタ２は、絶縁層５によって互いに絶縁された５層の配線、すなわち第１の金属配線層１０、第２の金属配線層１１、第３の金属配線層１２、第４の金属配線層１３および第５の金属配線層１４の配線を用いて形成され、５層の配線が同軸かつ同一半径でスパイラル状に形成されている。この５層の配線は、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されている。層間接続には、図示しないコンタクト（ビアホール）が使用される。

第２の多層インダクタ３は、絶縁層５によって互いに絶縁された２層の配線、すなわち第１の金属配線層１０および第２の金属配線層１１の配線を用いて形成され、２層の配線が第１の多層インダクタ２の配線と同軸、かつ第１の多層インダクタ２の配線よりも大きい半径でスパイラル状に形成されている。各層の配線の半径は同一である。この２層の配線は、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されている。第１の多層インダクタ２と同様に、層間接続にはコンタクトが使用される。

第３の多層インダクタ４は、絶縁層５によって互いに絶縁された３層の配線、すなわち第３の金属配線層１２、第４の金属配線層１３および第５の金属配線層１４の配線を用いて形成され、３層の配線が第１の多層インダクタ２の配線と同軸、かつ第１の多層インダクタ２の配線よりも大きい半径でスパイラル状に形成されている。各層の配線の半径は、第２の多層インダクタ３の半径と同一である。この３層の配線は、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されている。第１の多層インダクタ２と同様に、層間接続にはコンタクトが使用される。
金属配線層１０〜１４および絶縁層５は、半導体基板６上に形成されている。

以上のように、本実施の形態のソレノイドインダクタ１は、半導体集積回路において多層配線を用いたインダクタであって、複数の多層インダクタを同軸で配置することにより、誘導性結合をもつインダクタを実現する構造を特徴としている。さらに、各多層インダクタは、任意の点から配線を引き出すことができる特徴を有している。本実施の形態によれば、小さい面積で高い面積効率（単位面積当たりのインダクタンス）を実現することができ、同軸構造による高い誘導性結合と配線自由度の両立が可能である。
以下、本実施の形態の効果についてより詳細に説明する。

［結合係数と面積効率］
本実施の形態のインダクタ１はソレノイド構造のため、面積を削減することができ、かつ外側の多層インダクタと内側の多層インダクタの半径を変えることにより、誘導性結合の度合いを自在に調整することが可能である。また、本実施の形態では、インダクタを同軸状に高密度に配置できるため、高い誘導性結合を得ることができる。さらに、本実施の形態では、スタック型結合インダクタのように上下方向の容量性結合が生じる部分が少ないため、高い誘導性結合と低い容量性結合の両立が可能である。容量性結合に対する誘導性結合の比率（Ｍ／Ｃ）は結合インダクタの性能指標であり、高い比率が得られる方が純度の高いインダクタンスとして作用し、回路中で使用した場合により高い性能が得られる。

本実施の形態のソレノイドインダクタ１の各多層インダクタ２〜４の自己インダクタンスＬおよび結合係数ｋの数値例を表１に示し、図１５（Ａ）、図１５（Ｂ）に示した従来のプレーナ型結合インダクタの自己インダクタンスＬおよび結合係数ｋの数値例を表２に示す。

表１では、第１の多層インダクタ２の自己インダクタンスをＬ₁、第２の多層インダクタ３の自己インダクタンスをＬ₂、第３の多層インダクタ４の自己インダクタンスをＬ₃としている。また、表２では、第１のインダクタ２００の自己インダクタンスをＬ₁、第２のインダクタ２０１の自己インダクタンスをＬ₂、第３のインダクタ２０３の自己インダクタンスをＬ₃としている。また、表１、表２では、Ｌ₁の行とＬ₂の列が交差する欄にＬ₁とＬ₂との間の結合係数ｋを記載し、Ｌ₁の行とＬ₃の列が交差する欄にＬ₁とＬ₃との間の結合係数ｋを記載し、Ｌ₂の行とＬ₃の列が交差する欄にＬ₂とＬ₃との間の結合係数ｋを記載している。

表１、表２の数値は、アンシス（Ansys）社製の電磁界解析ソフトウェアであるＱ３ＤＥｘｔｒａｃｔｏｒによるシミュレーションで求めたものである。また、各配線の幅を６μｍ、配線間隔を２μｍとしている。なお、ここでは、自己インダクタンスＬ₁がおよそ２ｎＨ、自己インダクタンスＬ₂がおよそ３ｎＨ、自己インダクタンスをＬ₃がおよそ６ｎＨとなる条件で特性を求めている。

本実施の形態によれば、従来のプレーナ型結合インダクタに比べ高い誘導結合係数ｋが実現可能である。特に、本実施の形態では、第１の多層インダクタ２と第３の多層インダクタ４との間でも高い誘導結合が得られる。

従来のプレーナ型結合インダクタでは、最内周の第１のインダクタ２００と最外周の第３のインダクタ２０３との間の誘導結合係数ｋが０．２１であり、結合係数ｋを大きくすることができない。結合係数ｋを大きくできない理由は第１のインダクタ２００と第３のインダクタ２０３との距離が離れているからである。プレーナ型結合インダクタでは、結合係数ｋを大きくすることができないため、設計自由度は著しく低い。これに対して、本実施の形態では、第１の多層インダクタ２と第３の多層インダクタ４との間の誘導結合係数ｋが０．７４であり、高い誘導結合係数ｋを実現できていることが分かる。

［面積効率と誘導性結合／容量性結合比率］
本実施の形態のソレノイドインダクタ１および従来のインダクタの自己インダクタンスＬ₁，Ｌ₂、相互インダクタンスＭ、Ｌ₁とＬ₂との間の結合係数ｋ、Ｌ₁とＬ₂との間の容量Ｃ₁₂、誘導性結合／容量性結合比率Ｍ／Ｃ₁₂、直径、および面積効率（インダクタンス／面積）の数値例を表３に示す。

表３におけるＰｌａｎａｒ ｏｃｔ．はプレーナ型結合インダクタにおいて各金属配線を平面視八角形にした場合を示し、Ｐｌａｎａｒ ｓｑ．はプレーナ型結合インダクタにおいて各金属配線を平面視正方形にした場合を示している。プレーナ型結合インダクタの場合、第１のインダクタ２００の自己インダクタンスをＬ₁、第２のインダクタ２０１の自己インダクタンスをＬ₂としている。

表３におけるＳｔａｃｋ ｏｃｔ．はスタック型結合インダクタにおいて各金属配線を平面視八角形にした場合を示し、Ｓｔａｃｋ Ｓｑ．はスタック型結合インダクタにおいて各金属配線を平面視正方形にした場合を示している。スタック型結合インダクタの場合、第１のインダクタ３００の自己インダクタンスをＬ₁、第２のインダクタ３０１の自己インダクタンスをＬ₂としている。

また、表３におけるＳｏｌｅｎｏｉｄ ｏｃｔ．は本実施の形態のソレノイドインダクタ１において各金属配線を平面視八角形にした場合を示し、Ｓｏｌｅｎｏｉｄ ｓｑ．はソレノイドインダクタ１において各金属配線を平面視正方形にした場合を示している。ソレノイドインダクタ１の場合、第１の多層インダクタ２の自己インダクタンスをＬ₁、第２の多層インダクタ３の自己インダクタンスをＬ₂としている。

図２（Ａ）は表３の数値例を求める電磁界解析シミュレーションで用いた平面視八角形のプレーナ型結合インダクタ（Ｐｌａｎａｒ ｏｃｔ）の斜視図、図２（Ｂ）はシミュレーションで用いた平面視正方形のプレーナ型結合インダクタ（Ｐｌａｎａｒ ｓｑ．）の斜視図である。図３（Ａ）はシミュレーションで用いた平面視八角形のスタック型結合インダクタ（Ｓｔａｃｋ ｏｃｔ．）の斜視図、図３（Ｂ）はシミュレーションで用いた平面視正方形のスタック型結合インダクタ（Ｓｔａｃｋ Ｓｑ．）の斜視図である。

図４（Ａ）はシミュレーションで用いた平面視八角形のソレノイドインダクタ１（Ｓｏｌｅｎｏｉｄ ｏｃｔ．）の斜視図、図４（Ｂ）はシミュレーションで用いた平面視正方形のソレノイドインダクタ１（Ｓｏｌｅｎｏｉｄ ｓｑ．）の斜視図である。なお、本シミュレーションでは、自己インダクタンスＬ₁，Ｌ₂がおよそ６ｎＨとなる条件で特性を求めている。

本実施の形態のソレノイドインダクタ１によると、表３に示すように、従来のプレーナ型結合インダクタおよびスタック型結合インダクタと比較して、容量性結合に対する高い誘導性結合比率（Ｍ／Ｃ₁₂）が得られ、また高い面積効率（インダタンス／面積）が得られることが分かる。従来のプレーナ型結合インダクタでは、容量性結合に対する誘導性結合比率が４０［ｐＨ／ｆＦ］以下で、面積効率が１０９［ｎＨ／ｍｍ²］以下であり、従来のスタック型結合インダクタでは、容量性結合に対する誘導性結合比率が１０ｐＨ／ｆＦ］以下で、面積効率が２００［ｎＨ／ｍｍ²］以下である。これに対して、本実施の形態のソレノイドインダクタ１では、容量性結合に対する誘導性結合比率が５０［ｐＨ／ｆＦ］程度で、面積効率が３７０［ｎＨ／ｍｍ²］程度であり、いずれも高い値が得られていることが分かる。

［引き出し線］
インダクタを実際に回路の中で使う場合、配線を外部に引き出す必要があるが、従来のプレーナ型結合インダクタの場合、最内周の第１のインダクタ２００の引き出し線を、第２、第３のインダクタ２０１，２０３の下層の配線で引き出す必要がある。このため、第１のインダクタ２００の引き出し線が例えば数十μｍの長さとなってしまう。配線長が長くなると、配線抵抗が大きくなってしまうという問題がある。また、第１のインダクタ２００の引き出し線を第２、第３のインダクタ２０１，２０３の下層を通すことにより、第１のインダクタ２００と第２、第３のインダクタ２０１，２０３との間の容量性結合が大きくなってしまうという問題がある。

一方、本実施の形態のインダクタは、多層配線を使ったソレノイド型のため、引き出し線の引き廻しの自由度を高めることができ、引き出し線の長さを短くすることができ、他のインダクタの下層を通る部分を少なくすることができるという特徴がある。すなわち、本実施の形態のソレノイドインダクタ１では、寄生成分を最小にできるという効果がある。

本実施の形態による引き出し線長さ低減の具体的な数値例を図５（Ａ）、図５（Ｂ）を用いて説明する。図５（Ａ）は従来のプレーナ型結合インダクタの断面図であり、２０４は第１のインダクタ２００の引き出し線、２０５は第２のインダクタ２０１の引き出し線、２０６は第３のインダクタ２０３の引き出し線である。従来のプレーナ型結合インダクタの場合、最内周の第１のインダクタ２００の引き出し線２０４の長さＬＰは次式のように求めることができる。
ＬＰ＝（Ｗ＋Ｓ）×Ｎ ・・・（４）

ここで、Ｗは配線幅、Ｓは配線間隔、Ｎはプレーナ型結合インダクタの最外周から最外周までのインダクタの平面的な巻数（多重数）である。Ｗ＝２μｍ、Ｓ＝２μｍ、Ｎ＝１０とすると、引き出し線２０４の長さＬＰは４０μｍとなる。

一方、図５（Ｂ）は本実施の形態のソレノイドインダクタ１の断面図であり、７は第１の多層インダクタ２の引き出し線、８は第２の多層インダクタ３の引き出し線、９は第３の多層インダクタ４の引き出し線である。本実施の形態の場合、Ｗ＝２μｍ、Ｓ＝２μｍ、Ｎ＝２とすると、最内周の第１の多層インダクタ２の引き出し線７の長さは式（４）より４μｍとなる。すなわち、本実施の形態のソレノイドインダクタ１では、従来構成に比べて、引き出し線の長さをおよそ１／１０に低減可能である。この引き出し線の長さに比例して寄生抵抗および寄生容量が生じるため、本実施の形態によれば、従来と比較して寄生成分を１／１０に低減できる。

次に、本実施の形態のソレノイドインダクタ１をピーキング回路として使用したトランスインピーダンスアンプの回路図を図６に示す。トランスインピーダンスアンプは、図示しないフォトダイオードからの電流信号を帰還抵抗の値に比例するトランスインピーダンス利得によって増幅すると同時に電圧信号に変換するものである。図６のトランスインピーダンスアンプは、ゲートが信号入力端子に接続され、ソースが接地されたトランジスタＭ１と、ゲートに電源電圧が供給されたトランジスタＭ２と、ドレインに電源電圧が供給され、ソースが信号出力端子に接続されたトランジスタＭ３と、ソースが接地されたトランジスタＭ４と、ゲートがトランジスタＭ４のゲートに接続され、ドレインが信号出力端子に接続され、ソースが接地されたトランジスタＭ５と、一端に電源電圧が供給され、他端がトランジスタＭ４のゲートおよびソースとトランジスタＭ５のゲートに接続された電流源ＩＳと、一端に電源電圧が供給される負荷抵抗Ｒ_Lと、一端が信号入力端子に接続され、他端が信号出力端子に接続された帰還抵抗Ｒ_Fと、一端が負荷抵抗Ｒ_Lの他端に接続され、他端がトランジスタＭ２のドレインに接続された多層インダクタ２と、一端がトランジスタＭ２のドレインに接続され、他端がトランジスタＭ３のゲートに接続された多層インダクタ３と、一端がトランジスタＭ２のソースに接続され、他端がトランジスタＭ１のドレインに接続された多層インダクタ４とから構成される。

本実施の形態によれば、相互に結合した多層インダクタ２〜４からなるピーキング回路によってトランスインピーダンスアンプの周波数帯域を延伸することができる。本実施の形態では、帯域延伸効果の大きなピーキング回路を小面積で形成することができ、高速動作する半導体集積回路を低コストで提供することができる。また、本実施の形態では、ピーキング回路の寄生抵抗や寄生容量を低減することができるので、帯域延伸効果の大きなピーキング回路を実現することができる。

［第２の実施の形態］
次に、本発明の第２の実施の形態について説明する。図７（Ａ）は本発明の第２の実施の形態に係るソレノイドインダクタの平面図、図７（Ｂ）は図７（Ａ）のソレノイドインダクタのＢ−Ｂ線断面図である。なお、図７（Ａ）では、複数の金属配線層を透視して記している。本実施の形態のソレノイドインダクタ１ａは、第１の多層インダクタ２と、第１の多層インダクタ２と同軸に配置された第２の多層インダクタ３ａと、第１の多層インダクタ２および第２の多層インダクタ３ａと同軸に配置された第３の多層インダクタ４ａとからなる。

本実施の形態は、第１の実施の形態において外側の多層インダクタ３ａ，４ａを多重（図７（Ａ）、図７（Ｂ）の例では２重）にした例である。第１の多層インダクタ２については第１の実施の形態で説明したとおりである。

第２の多層インダクタ３ａは、絶縁層５によって互いに絶縁された２層の配線、すなわち第１の金属配線層１０および第２の金属配線層１１の配線を用いて形成され、２層の配線が第１の多層インダクタ２の配線と同軸、かつ第１の多層インダクタ２の配線よりも大きい半径でスパイラル状に形成されている。第２の多層インダクタ３ａの層毎の配線は上記のとおり多重になっており、内側のスパイラル状の配線によって形成されるインダクタと外側のスパイラル状の配線によって形成されるインダクタとが直列に接続されるように内側の配線と外側の配線とが接続されている。さらに、２層の配線は、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されている。第１の多層インダクタ２と同様に、層間接続にはコンタクトが使用される。内側の配線の半径は各層で同一である。外側の配線の半径は、各層で同一であり、かつ内側の配線の半径よりも大きくなっている。

第３の多層インダクタ４ａは、絶縁層５によって互いに絶縁された３層の配線、すなわち第３の金属配線層１２、第４の金属配線層１３および第５の金属配線層１４の配線を用いて形成され、３層の配線が第１の多層インダクタ２の配線と同軸、かつ第１の多層インダクタ２の配線よりも大きい半径でスパイラル状に形成されている。第３の多層インダクタ４ａの層毎の配線は上記のとおり多重になっており、内側のスパイラル状の配線によって形成されるインダクタと外側のスパイラル状の配線によって形成されるインダクタとが直列に接続されるように内側の配線と外側の配線とが接続されている。さらに、３層の配線は、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されている。第１の多層インダクタ２と同様に、層間接続にはコンタクトが使用される。内側の配線の半径は各層で同一である。外側の配線の半径は、各層で同一であり、かつ内側の配線の半径よりも大きくなっている。

このように、本実施の形態では、多層インダクタ３ａ，４ａを多重構成にすることにより、大きなインダクタンスを得ることができる。具体的には、インダクタの多重数（巻数）が２倍になると、およそ２倍のインダクタンスが得られる。また、多重インダクタの数は、多層インダクタの数を増やして、端子を引き出すことにより増やすことが可能である。

本実施の形態のソレノイドインダクタ１ａの各多層インダクタ２，３ａ，４ａの自己インダクタンス、結合係数、容量および結合容量の数値例を表４に示す。表４では、第１の多層インダクタ２の自己インダクタンスをＬ₁、第２の多層インダクタ３ａの自己インダクタンスをＬ₂、第３の多層インダクタ４ａの自己インダクタンスをＬ₃としている。また、表４では、Ｌ₁の行とＬ₂の列が交差する欄にＬ₁とＬ₂との間の結合係数ｋと結合容量を記載し、Ｌ₁の行とＬ₃の列が交差する欄にＬ₁とＬ₃との間の結合係数ｋと結合容量を記載し、Ｌ₂の行とＬ₃の列が交差する欄にＬ₂とＬ₃との間の結合係数ｋと結合容量を記載している。

表４の数値例を求める電磁界解析シミュレーションでは、ソレノイドインダクタ１ａを０．１８μｍＣＭＯＳ（５層配線）に適用し、第２の多層インダクタ３ａの外側の配線の直径を１１６μｍとしている。図８（Ａ）は電磁界解析シミュレーションで用いたソレノイドインダクタ１ａの平面図、図８（Ｂ）はこのソレノイドインダクタ１ａの断面図、図９（Ａ）はソレノイドインダクタ１ａの斜視図、図９（Ｂ）は図９（Ａ）の９０の部分を拡大した斜視図である。

なお、本実施の形態では、外側の多層インダクタ３ａ，４ａを多重構成にしているが、これに限るものではなく、内側の多層インダクタ２を多重構成にすることも可能である。

［第３の実施の形態］
次に、本発明の第３の実施の形態について説明する。図１０（Ａ）は本発明の第３の実施の形態に係るソレノイドインダクタの平面図、図１０（Ｂ）は図１０（Ａ）のソレノイドインダクタのＣ−Ｃ線断面図である。なお、図１０（Ａ）では、複数の金属配線層を透視して記している。本実施の形態のソレノイドインダクタ１ｂは、第１の多層インダクタ２と、第１の多層インダクタ２と同軸に配置された第２の多層インダクタ３ｂと、第１の多層インダクタ２および第２の多層インダクタ３ｂと同軸に配置された第３の多層インダクタ４ｂとからなる。

本実施の形態は、第１の実施の形態において外側の多層インダクタ３ｂ，４ｂの半径を途中の層で変えている例である。第１の多層インダクタ２については第１の実施の形態で説明したとおりである。第２の多層インダクタ３ｂについては、途中の層で配線の半径が変更されている点以外は、第２の多層インダクタ３ａと同様の構成であるので、詳細な説明は省略する。同様に、第３の多層インダクタ４ｂについても、途中の層で配線の半径が変更されている点以外は、第３の多層インダクタ４ａと同様の構成であるので、詳細な説明は省略する。

本実施の形態のように多層インダクタの半径を途中の層で変更することにより、誘導性結合を調整することができると共に、容量を低減することができる。
本実施の形態における第２の多層インダクタ３ｂと第３の多層インダクタ４ｂとの間の結合容量の数値例を表５に示す。

ここでは、図１１に示す第２の多層インダクタ３ｂと第３の多層インダクタ４ｂの半径の差を変位量ｄとして、この変位量ｄをパラメータとし、ｄ＝０μｍ、ｄ＝１μｍ、ｄ＝２μｍの３つの場合について電磁界解析シミュレーションを行い、結合容量を求めた。配線幅Ｗおよび配線間隔Ｓを２μｍ、配線厚を０．６μｍ、配線層間隔（絶縁層厚）を０．６μｍとした。表５に示すように、変位量ｄ＝０μｍの場合と比較して、変位量ｄ＝１μｍの場合には結合容量を６％低減することができ、変位量ｄ＝２μｍの場合には結合容量を１４％低減することができる。

［第４の実施の形態］
図１（Ａ）、図１（Ｂ）、図７（Ａ）、図７（Ｂ）、図１０（Ａ）、図１０（Ｂ）では、平面視正方形のソレノイドインダクタについて説明したが、第１〜第３の実施の形態のソレノイドインダクタは図４（Ａ）に示したように平面視八角形のソレノイドインダクタであってもよい。インダクタの平面形状を円形に近づけることにより、面積効率が減少するが、容量性結合に対する高い誘導性結合比率（Ｍ／Ｃ₁₂）を得ることができる。また、八角形に限らず、平面視多角形のソレノイドインダクタであってもよい。

本発明は、半導体集積回路の周波数帯域を延伸するピーキング回路等に使用されるインダクタに適用することができる。

１，１ａ，１ｂ…ソレノイドインダクタ、２…第１の多層インダクタ、３，３ａ，３ｂ…第２の多層インダクタ、４，４ａ，４ｂ…第３の多層インダクタ、５…絶縁層、６…半導体基板、７〜９…引き出し線、１０〜１４…金属配線層。

Claims (6)

1. 同軸状に配置された複数の多層インダクタを備え、
   各多層インダクタは、スパイラル状に形成された配線が複数層形成され、この複数層の配線が層間接続されたものであることを特徴とするソレノイドインダクタ。
2. 請求項１記載のソレノイドインダクタにおいて、
   前記複数の多層インダクタのうち少なくとも１つの多層インダクタは、複数層の配線のうち少なくとも１つの層の配線が同軸状に複数形成された多重構成であることを特徴とするソレノイドインダクタ。
3. 請求項１または２記載のソレノイドインダクタにおいて、
   前記複数の多層インダクタのうち少なくとも１つの多層インダクタは、積層方向で隣接する他の多層インダクタと半径が異なることを特徴とするソレノイドインダクタ。
4. 請求項１または２記載のソレノイドインダクタにおいて、
   前記複数の多層インダクタのうち少なくとも１つの多層インダクタは、その半径が途中の層で変わることを特徴とするソレノイドインダクタ。
5. 請求項１乃至４のいずれか１項に記載のソレノイドインダクタにおいて、
   各多層インダクタは、平面視多角形であることを特徴とするソレノイドインダクタ。
6. 請求項１乃至５のいずれか１項に記載のソレノイドインダクタにおいて、
   各多層インダクタは、層毎の配線によって形成される個々のインダクタが直列に接続されるように層間接続されていることを特徴とするソレノイドインダクタ。

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