JP6642742B2 - コモンモードチョークコイル、モジュール部品および電子機器 - Google Patents

コモンモードチョークコイル、モジュール部品および電子機器 Download PDF

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Description

本発明は、コモンモードチョークコイル、このコモンモードチョークコイルを内蔵するモジュール部品、およびこれらを備える電子機器に関する。
従来のコモンモードチョークコイルに関する発明としては、例えば、特許文献１に記載のコモノードノイズフィルタが知られている。図１７（Ａ）（Ｂ）は、特許文献１に記載のコモンモードフィルタの等価回路図である。
図１７（Ａ）に示すコモンモードフィルタは、２つの第１コイル３，３と２つの第２コイル６，６を備え、第２コイル６のインダクタンス、第１コイル３と第２コイル６との結合による相互インダクタンス、第１コイル３と第２コイル６との間に発生する浮遊容量、によって、特定の周波数で減衰極が生じるように構成されている。
国際公開第２０１０／０３２４６４号
図１７（Ｂ）は、図１７（Ａ）に示したコモンモードフィルタの、特にコモンモードノイズについての等価回路図である。このように、特許文献１に示されるようなコモンモードチョークコイルは、コモンモードチョークコイルの主要部である第１コイル３に対して、第２コイル６および浮遊容量Ｃを含む直列回路が並列接続された構造である。そのため、ディファレンシャルモードの信号は、第１コイル３だけでなく、第２コイル６および浮遊容量Ｃを含む直列回路を通過する。その結果、上記直列回路はディファレンシャルモードの信号に対して悪影響及ぼしてしまう。
本発明の目的は、ディファレンシャルモードの信号に対する影響を実質的に無くし、コモンモードノイズの減衰帯域を広くしたコモンモードチョークコイル、このコモンモードチョークコイルを内蔵するモジュール部品、およびこれらを備える電子機器を提供することにある。
（１）本発明のコモンモードチョークコイルは次のように構成される。
第１信号線に設けられた第１コイルと、第１信号線と共に差動伝送線路を構成する第２信号線に設けられ第１コイルに磁界結合する第２コイルとを含む主回路と、第１コイルおよび第２コイルに磁界結合する第３コイルと、当該第３コイルに接続されたキャパシタを含んで構成された副回路と、を有する。
第１コイル、第２コイルおよび第３コイルは、複数の絶縁性基材層が積層され実装面を有する積層体に構成される。
第１コイルおよび第２コイルは、複数の絶縁性基材層のうち第１層に形成され、互いに並走する第１コイル用導体パターンおよび第２コイル用導体パターンにてそれぞれ構成され、第３コイルは、複数の絶縁性基材層のうち第２層において、且つ平面視で第１コイル用導体パターンおよび第２コイル用導体パターンと重なる位置に形成された第３コイル用導体パターンにて構成される。
そして、第１層は単一層または複数層で構成され、第２層は単一層または複数層で構成されて第１層の上層側または下層側に設けられる。
上記の構成によれば、先ず、主回路に対して副回路が結合することによって、コモンモードノイズの減衰帯域が広くなる。また、副回路はディファレンシャルモードの信号に対しては等価的に存在しなくなり、副回路はディファレンシャルモードの信号に影響を及ぼさない。その上で、第１コイル用導体パターンと第２コイル用導体パターンとは同一層を並走し、これらと異なる層であって平面視で重なる位置に第３コイル用導体パターンが設けられていることで、第１コイル用導体パターンと第３コイル用導体パターンとの磁界結合度と、第２コイル用導体パターンと第３コイル用導体パターンとの磁界結合度とはほぼ等しい。さらに、これら磁界結合度の大きさは、第１層と第２層との間の距離で適宜定められるので、主回路の特性に対する副回路の影響も最小限に抑制できる。
（２）前記第１層は第２層より積層体の実装面側に配置されていることが好ましい。この構造により、実装面に形成されている端子電極から第１コイルおよび第２コイルまでの寄生インダクタンスおよび寄生キャパシタンスが抑制されるので、コモンモードノイズの減衰量が確保され、且つディファレンシャルモード信号の挿入損失は抑制される。
（３）前記第３コイル用導体パターンは、第２層の複数層のうち第１層に近い側の層に形成された第１導体パターンと、第１層から遠い側の層に形成され第１導体パターンと積層方向に対向する第２導体パターンとを含み、前記キャパシタは、第１導体パターンと第２導体パターンとの間に生じる容量によって構成されることが好ましい。例えば、専用のキャパシタ形成用電極を形成すると、このキャパシタ形成用電極に渦電流が生じてしまうが、上記構造によれば、渦電流が生じることもなく、第１コイル、第２コイルおよび第３コイルのＱ値の低下が無く、コモンモードノイズの減衰量が確保され、ディファレンシャルモード信号の挿入損失が抑制される。
（４）前記第１導体パターンの線幅は第２導体パターンの線幅よりも細いことが好ましい。この構造により、第１コイルと第３コイルとの間に生じる容量、および第２コイルと第３コイルとの間に生じる容量がそれぞれ抑制される。このことで、ディファレンシャルモードの信号に与える副回路の影響が抑制される。また、第１導体パターンと第２導体パターンとの面方向の位置ずれがあっても、その影響を受けにくい。
（５）前記第３コイル用導体パターンの外形は、第１コイル用導体パターンおよび第２コイル用導体パターンの外形よりも小さいことが好ましい。この構造により、第３コイル用導体パターンの面方向の位置がずれても、第３コイルと第１コイルとの結合度、および第３コイルと第２コイルとの結合度の変化は小さいので、特性バラツキは小さい。
（６）前記第１層は複数層で構成され、前記第１層のうち互いに異なる層に形成された第１コイル用導体パターン間に、および第２コイル用導体パターン間に、それぞれ容量が形成されていることが好ましい。例えば、第１コイル用導体と第２コイル用導体との間に接続されるキャパシタ形成用電極を別途形成すると、このキャパシタ形成用電極に渦電流が生じてしまうが、上記構造によれば、渦電流が生じることもなく、第１コイル、第２コイルおよび第３コイルのＱ値の低下が無く、コモンモードノイズの減衰量が確保され、ディファレンシャルモード信号の挿入損失が抑制される。
（７）本発明のモジュール部品は、コモンモードチョークコイルとＥＳＤ保護素子とを備える。コモンモードチョークコイルは上記（１）に示したとおりに構成され、ＥＳＤ保護素子は積層体に一体化され主回路に接続される。この構造により、ＥＳＤ保護素子およびコモンモードチョークコイルを備える単一部品として扱うことができ、回路基板上の占有面積が縮小化される。
（８）前記ＥＳＤ保護素子は、コモンモードチョークコイルより積層体の実装面側に配置されていることが好ましい。この構造により、実装面に形成されている端子電極からＥＳＤ保護素子までの経路長が短く、寄生成分が小さいので、過渡電圧の抑制効果が高まる。
（９）本発明のモジュール部品は、前記ＥＳＤ保護素子を設けるために、前記第１信号線に直列に挿入された第４コイルと第５コイルと、を備え、前記ＥＳＤ保護素子は、前記第４コイルと前記第５コイルとの接続点と、グランドとの間に接続され、前記第４コイルと前記第５コイルとは和動接続する構成であることが好ましい。
上記構成により、ＥＳＤ保護素子のＥＳＤ電流経路に生じるインダクタンス成分が相殺される方向に作用する。すなわち、ＥＳＤ保護素子を設けることによる等価直列インダクタンスが抑制され、ＥＳＤ保護時のピーク電圧をより抑制できる。
（１０）本発明のモジュール部品は、第１信号線と第２信号線との間にＥＳＤ保護素子を備える場合、
前記第１信号線に直列に挿入された第４コイルと第５コイルと、前記第２信号線に直列に挿入された第６コイルと第７コイルと、を備え、
前記ＥＳＤ保護素子は、第１ツェナーダイオードと第２ツェナーダイオードと第３ツェナーダイオードと、を備え、
前記第１ツェナーダイオードと前記第２ツェナーダイオードとは、前記第４コイルと前記第５コイルとの接続点と、前記第６コイルと前記第７コイルとの接続点と、の間に直列接続され、
前記第３ツェナーダイオードは、前記第１ツェナーダイオードと前記第２ツェナーダイオードとの接続点と、グランドとの間に接続され、
前記第４コイルと前記第５コイルとは和動接続し、
前記第６コイルと前記第７コイルとは和動接続する、
構成であることが好ましい。
上記構成により、ＥＳＤ保護素子を設けることによる等価直列インダクタンスが抑制され、ＥＳＤ保護時のピーク電圧をより抑制できる。
（１１）本発明の電子機器は、差動伝送線路を有するコモンモードチョークコイルと、差動伝送線路に接続された電子回路とを備える。コモンモードチョークコイルは上記（１）に示したとおりに構成される。この構造により、電子回路が広帯域に亘る信号を扱う場合に、その広帯域に亘るコモンモードノイズが抑制され、且つディファレンシャルモードの信号に影響を及ぼさないで差動信号の入出力がなされる。
（１２）本発明の電子機器は、上記（７）から（１０）のいずれかに記載のモジュール部品と、差動伝送線路と、この差動伝送線路に接続された電子回路とを備える。この構造により、電子回路が広帯域に亘る信号を扱う場合に、その広帯域に亘るコモンモードノイズが抑制され、且つディファレンシャルモードの信号に影響を及ぼさないで差動信号の入出力がなされる。さらに、外部等から印加される過渡電圧が抑制される。
本発明によれば、ディファレンシャルモードの信号に対する影響を実質的に無くし、コモンモードノイズの減衰帯域を広くしたコモンモードチョークコイル、このコモンモードチョークコイルを内蔵するモジュール部品、およびこれらを備える電子機器が構成される。
図１は本発明の実施形態に係るモジュール部品１０１の回路図である。 図２（Ａ）はコモンモードチョークコイル１０のコモンモードノイズについての等価回路図であり、図２（Ｂ）はコモンモードチョークコイル１０のディファレンシャルモード信号についての等価回路図である。 図３（Ａ）はコモンモードノイズに対する挿入損失の周波数特性を示す図である。図３（Ｂ）は第１共振回路および第２共振回路の単体での挿入損失の周波数特性を示す図である。図３（Ｃ）は第３共振回路の挿入損失の周波数特性を示す図である。 図４は、第３共振回路、第１共振回路および第２共振回路のリアクタンスの周波数特性と、コモンモードノイズに対する挿入損失の周波数特性を示す図である。 図５はモジュール部品１０１の内部の各導体パターンを透視した斜視図である。 図６はモジュール部品１０１の内部の各導体パターンを透視した正面図である。 図７はモジュール部品１０１の各絶縁性基材層に形成されている導体パターンを表す平面図である。 図８は本発明に係る電子機器２００のブロック図である。 図９は二つの過渡電圧サプレッサを備えるモジュール部品１０２の回路図である。 図１０（Ａ）、図１０（Ｂ）は、インダクタＬａとインダクタＬｂとの結合による相互インダクタンスと、ＥＳＤ電流の経路に生じるインダクタンス成分との関係を示す図である。 図１１は、信号ラインに対する過渡電圧サプレッサ２１の接続構造を示す平面図である。 図１２は過渡電圧サプレッサ２１の内部構造を示す透視斜視図である。 図１３（Ａ）はＥＳＤ保護素子１の構成を示す平面図であり、図１３（Ｂ）はＥＳＤ保護素子１の縦断面図である。 図１４はＥＳＤ保護素子１の回路図である。 図１５は過渡電圧サプレッサの回路図である。 図１６は、信号ラインに対する整合回路３１およびＥＳＤ保護素子１の接続構造を示す平面図である。 図１７（Ａ）は、特許文献１に記載のコモンモードフィルタの等価回路図であり、図１７（Ｂ）は、コモンモードフィルタの特にコモンモードノイズについての等価回路図である。
以下、本発明の実施形態を、各図を順次参照しながら説明する。
図１は本発明の実施形態に係るモジュール部品１０１の回路図である。このモジュール部品１０１は、コモンモードチョークコイル１０と過渡電圧サプレッサ２０とを備える。コモンモードチョークコイル１０は、主回路ＭＣと副回路ＳＣとを備える。主回路ＭＣは、第１信号線ＳＬ１に設けられた第１コイルＬ１と、第１信号線ＳＬ１と共に差動伝送線路を構成する第２信号線ＳＬ２に設けられ、第１コイルＬ１に磁界結合する第２コイルＬ２とを含む。副回路ＳＣは、第１コイルＬ１および第２コイルＬ２に磁界結合する第３コイルＬ３と、当該第３コイルＬ３に接続されたキャパシタＣ３とを含んで構成される。
図１中に符号Ｍ１で示すように、第１コイルＬ１と第２コイルＬ２とは磁界結合する。第１コイルＬ１と第２コイルＬ２に示すドットマークは、相互の結合の極性を表している。また、図１中に符号Ｍ２ａ，Ｍ２ｂで示すように、第３コイルＬ３は第１コイルＬ１および第２コイルＬ２とそれぞれ磁界結合する。
図１において、過渡電圧サプレッサ２０はＥＳＤ保護素子２およびインダクタＬａ，Ｌｂ，Ｌｃ，Ｌｄで構成されている。本実施形態では、インダクタＬａ，Ｌｂが第１信号線ＳＬ１に直列接続されていて、インダクタＬｃ，Ｌｄが第２信号線ＳＬ２に直列接続されている。インダクタＬａとインダクタＬｂに示すドットマークは、インダクタＬａとインダクタＬｂとの結合の極性を表している。同様に、インダクタＬｃとインダクタＬｄに示すドットマークは、インダクタＬｃとインダクタＬｄとの結合の極性を表している。これらインダクタＬａ，Ｌｂ，Ｌｃ，Ｌｄによって、差動伝送線路に対するＥＳＤ保護素子２のインピーダンス整合回路が構成されている。
上記インダクタＬａ，Ｌｂ，Ｌｃ，Ｌｄは本発明に係る「第４コイル」，［第５コイル］，「第６コイル」，［第７コイル］にそれぞれ相当する。
ＥＳＤ保護素子２は３つのツェナーダイオードＤａ，Ｄｂ，Ｄｃを含み、インダクタＬａとインダクタＬｂとの接続点と、インダクタＬｃとインダクタＬｄとの接続点との間に、ツェナーダイオードＤａ，Ｄｂの直列回路が接続されている。ツェナーダイオードＤａ，Ｄｂは互いに逆方向に接続されていて、このツェナーダイオードＤａ，Ｄｂの接続点とグランドとの間にツェナーダイオードＤｃが接続されている。
上記ツェナーダイオードＤａ，Ｄｂ，Ｄｃは本発明に係る「第１ツェナーダイオード」，「第２ツェナーダイオード」，「第３ツェナーダイオード」にそれぞれ相当する。
インダクタＬａとインダクタＬｂとは和動接続されている。また、インダクタＬｃとインダクタＬｄとは和動接続されている。後述するように、このインダクタＬａとインダクタＬｂとの和動接続により、等価的な負のインダクタンス素子がツェナーダイオードＤａに直列接続されて、ツェナーダイオードＤａの等価直列インダクタンスが抑制される。同様に、インダクタＬｃとインダクタＬｄとの和動接続により、等価的な負のインダクタンス素子がツェナーダイオードＤｂに直列接続されて、ツェナーダイオードＤｂの等価直列インダクタンスが抑制される。これにより、ＥＳＤ保護時のピーク電圧を効果的に抑制される。
図２（Ａ）はコモンモードチョークコイル１０のコモンモードノイズについての等価回路図であり、図２（Ｂ）はコモンモードチョークコイル１０のディファレンシャルモード信号についての等価回路図である。第１信号線ＳＬ１と第２信号線ＳＬ２とで一つの差動線路が構成される。第１コイルＬ１と第２コイルＬ２とは、差動線路を伝搬するコモンモードノイズを打ち消す極性で磁界結合する。すなわち、第１コイルＬ１と第２コイルＬ２は、コモンモードノイズに対しては差動接続されていて、ディファレンシャルモード信号に対しては和動接続されている。
図２（Ａ）（Ｂ）に表れているように、第１コイルＬ１とこれに並列接続されている第１キャパシタＣ１とで第１共振回路が構成され、第２コイルＬ２とこれに並列接続されている第２キャパシタＣ２とで第２共振回路が構成される。
コモンモードノイズについては、図２（Ａ）に示すように、さらに、第３コイルＬ３と第３キャパシタＣ３とによる副回路で第３共振回路が構成される。第３コイルＬ３は第１コイルＬ１および第２コイルＬ２と磁界結合することにより、第１共振回路、第２共振回路、および第３共振回路による複共振回路が構成される。
ディファレンシャルモード信号については、第１コイルＬ１と第２コイルＬ２とが結合しないので、第１コイルＬ１および第２コイルＬ２と第３コイルＬ３とが結合する磁界が無い。そのため、ディファレンシャルモード信号については、図２（Ｂ）に示すように、副回路ＳＣは等価的には存在せず、ディファレンシャルモード信号に対して、副回路ＳＣは影響を及ぼさない。なお、図２（Ｂ）に示すキャパシタＣｐ１，Ｃｐ２は第１コイルＬ１と第２コイルＬ２との間に生じる浮遊容量である。
図３（Ａ）はコモンモードノイズに対する挿入損失の周波数特性を示す図である。図３（Ｂ）は第１共振回路および第２共振回路の単体での挿入損失の周波数特性を示す図である。図３（Ｃ）は第３共振回路の挿入損失の周波数特性を示す図である。また、図４は、第３共振回路、第１共振回路および第２共振回路のリアクタンスの周波数特性と、コモンモードノイズに対する挿入損失の周波数特性を示す図である。図４において上段は第３共振回路、第１共振回路および第２共振回路の単体でのリアクタンスの周波数特性を示す図である。中段は、第１共振回路および第２共振回路に第３共振回路が結合した状態でのリアクタンスの周波数特性を示す図である。下段はコモンモードノイズに対する挿入損失の周波数特性を示す図であり、図３（Ａ）と同じ図である。
第１共振回路および第２共振回路の単体での共振周波数はｆ０、第３共振回路単体での共振周波数はｆ１であるが、これら共振回路が結合することにより、図４に示したとおり、共振周波数はそれぞれｆ０１，ｆ１１に変位し、ｆ０１−ｆ１１間の周波数帯域が広がる。
本実施形態では、図３（Ａ）に表れているように、特に、周波数ｆ０１（３ＧＨｚ）を中心周波数とする所定帯域と、周波数ｆ１１（５ＧＨｚ）を中心周波数とする所定帯域とについてコモンモードノイズが抑制される。
上記第１共振回路および第２共振回路の単体での共振周波数ｆ０と、第３共振回路単体での共振周波数ｆ１との設定によって、上記コモンモードノイズが抑制される周波数帯の中心周波数ｆ０１，ｆ１１を定めることができ、そのことによって、コモンモードノイズを抑制する周波数帯を定めることができる。
本実施形態によれば、主回路ＭＣに副回路ＳＣが結合することによって、コモンモードノイズの減衰帯域が広くなる。また、副回路ＳＣはディファレンシャルモードの信号に対しては等価的に存在しなくなり、副回路ＳＣはディファレンシャルモードの信号に影響を及ぼさない。
図５はモジュール部品１０１の内部の各導体パターンを透視した斜視図である。図６はこのモジュール部品１０１の内部の各導体パターンを透視した正面図である。図７はこのモジュール部品１０１の各絶縁性基材層に形成されている導体パターンを表す平面図である。これら導体パターンは例えばＣｕ箔がパターン化されたものである。導体パターンの厚みは４μｍから８μｍ程度である。隣接する導体パターンの線間距離は２０μｍから４０μｍ程度である。積層方向に隣接する導体パターンの層間距離も２０μｍから４０μｍ程度である。
モジュール部品１０１は、複数の絶縁性基材層Ｓ１〜Ｓ１７が積層された積層体１００に構成されている。図６に示す積層体１００の下面は、このモジュール部品１０１を回路基板へ実装するための実装面ＵＦである。これら絶縁性基材層Ｓ１〜Ｓ１７は例えばＬＣＰ（液晶ポリマー）等の樹脂層である。
図７において、絶縁性基材層Ｓ１は最下層、絶縁性基材層Ｓ１７は最上層である。絶縁性基材層（以下、単に「基材層」）Ｓ１の実装面ＵＦには端子電極Ｐ１，Ｐ２，Ｐ３，Ｐ４，PGND が形成されている。基材層Ｓ１０〜Ｓ１４には第１コイル用導体パターンＬ１ａ〜Ｌ１ｅ、第２コイル用導体パターンＬ２ａ〜Ｌ２ｅ、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅを層間接続する層間接続導体、および第２コイル用導体パターンＬ２ａ〜Ｌ２ｅを層間接続する層間接続導体がそれぞれ形成されている。第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよびこれらを層間接続する層間接続導体よってヘリカル状の第１コイルＬ１が構成されている。同様に、第２コイル用導体パターンＬ２ａ〜Ｌ２ｅおよびこれらを層間接続する層間接続導体によってヘリカル状の第２コイルＬ２が構成されている。第１コイル用導体パターンＬ１ａ〜Ｌ１ｅと第２コイル用導体パターンＬ２ａ〜Ｌ２ｅとは、基材層Ｓ１０〜Ｓ１４内の各層において、互いに並走するループ状の導体パターンである。これら基材層Ｓ１０〜Ｓ１４は本発明における「第１層」に相当する。なお、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅと第２コイル用導体パターンＬ２ａ〜Ｌ２ｅは、各層において並走しているが、層毎に内周と外周の関係が入れ替わっている。これにより、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅと第２コイル用導体パターンＬ２ａ〜Ｌ２ｅのインダクタンスを均等化している。また、後述するように、層間に形成される浮遊容量を均等化している。
基材層Ｓ１５，Ｓ１６には第３コイル用導体パターンＬ３ａ，Ｌ３ｂが形成されている。これら第３コイル用導体パターンＬ３ａ，Ｌ３ｂは、平面視で第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよび第２コイル用導体パターンＬ２ａ〜Ｌ２ｅと重なる位置に形成されている。この基材層Ｓ１５，Ｓ１６は本発明における「第２層」に相当する。
そして、第２層は第１層の上層側に設けられている。すなわち、基材層Ｓ１５，Ｓ１６は、基材層Ｓ１０〜Ｓ１４とは異なり、基材層Ｓ１０〜Ｓ１４の積層部分の範囲外の基材層である。
また、第１層（Ｓ１０〜Ｓ１４）は第２層（Ｓ１５，Ｓ１６）より積層体１００の実装面ＵＦ側に配置されている。換言すると、第２層（Ｓ１５，Ｓ１６）は第１層（Ｓ１０〜Ｓ１４）より積層体１００の上面ＴＦ側に配置されている。
第１コイル用導体パターンＬ１ａ〜Ｌ１ｅはそれぞれ間に１層を挟んで積層方向に対向する。例えば、基材層Ｓ１０に形成された第１コイル用導体パターンＬ１ａと、基材層Ｓ１２に形成された第１コイル用導体パターンＬ１ｃとは積層方向に対向し、その間に浮遊容量が形成される。同様に、第２コイル用導体パターンＬ２ａと、第２コイル用導体パターンＬ２ｃとは積層方向に対向し、その間に浮遊容量が形成される。また、基材層Ｓ１１に形成された第１コイル用導体パターンＬ１ｂと、基材層Ｓ１３に形成された第１コイル用導体パターンＬ１ｄとは積層方向に対向し、その間に浮遊容量が形成される。同様に、第２コイル用導体パターンＬ２ｂと、第２コイル用導体パターンＬ２ｄとは積層方向に対向し、その間に浮遊容量が形成される。
このように、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅはそのインダクタンス成分が、図１に示した第１コイルＬ１を構成し、それらの積層方向で導体パターン間に生じる浮遊容量が第１キャパシタＣ１を構成する。同様に、第２コイル用導体パターンＬ２ａ〜Ｌ２ｅはそのインダクタンス成分が、図１に示した第２コイルＬ２を構成し、それらの積層方向で導体パターン間に生じる浮遊容量が第２キャパシタＣ２を構成する。
因みに、第１キャパシタＣ１および第２キャパシタＣ２を構成する浮遊容量を、隣接する層の導体パターン間の浮遊容量で構成すると、基材層の面方向の積みずれに対する浮遊容量の変動が大きいが、本実施形態のように、１層分の基材層を挟んで導体パターンを積層方向に対向させることにより、上記積みずれによる浮遊容量の変動は抑制される。
第３コイル用導体パターンＬ３ａ，Ｌ３ｂのうち第１導体パターンＬ３ａは、第２層（Ｓ１５，Ｓ１６）のうち第１層（Ｓ１０〜Ｓ１４）に近い側の基材層Ｓ１５に形成されている。第３コイル用導体パターンＬ３ａ，Ｌ３ｂのうち第２導体パターンＬ３ｂは、第１層（Ｓ１０〜Ｓ１４）から遠い側の基材層Ｓ１６に形成されている。第１導体パターンＬ３ａと第２導体パターンＬ３ｂとは積層方向に対向する。第１導体パターンＬ３ａの外周端は層間接続導体を介して第２導体パターンＬ３ｂの外周端と接続される。この第１導体パターンＬ３ａと第２導体パターンＬ３ｂとの間に生じる浮遊容量が、図１に示した第３キャパシタＣ３を構成する。
第１導体パターンＬ３ａの線幅は約３０μｍ、第２導体パターンＬ３ｂの線幅は約１００μｍである。すなわち、第１導体パターンＬ３ａの線幅は第２導体パターンＬ３ｂの線幅よりも細く、積層方向からの平面視で、第１導体パターンＬ３ａは実質的に全長に亘って第２導体パターンＬ３ｂに重なる。この構造により、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよび第２コイル用導体パターンＬ２ａ〜Ｌ２ｅと第３コイル用導体パターンＬ３ａ，Ｌ３ｂとの間に生じる浮遊容量が抑制される。このことで、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅによる第１コイルＬ１および第２コイル用導体パターンＬ２ａ〜Ｌ２ｅによる第２コイルＬ２と第３コイルＬ３とは磁界で結合し、殆ど電界結合しない。この電界結合は、第１コイルＬ１と第２コイルＬ２との間に、第３コイルＬ３を介して容量が生じる結合であるので、ディファレンシャルモードの信号に悪影響を与える。本実施形態では、第１コイルＬ１および第２コイルＬ２が第３コイルＬ３とほぼ磁界でのみ結合するので、ディファレンシャルモードの信号に与える副回路の影響が抑制される。また、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅと第２コイル用導体パターンＬ２ａ〜Ｌ２ｅとの面方向の位置ずれがあっても、その影響を受けにくい。
第３コイル用導体パターンＬ３ａ，Ｌ３ｂの外形は、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよび第２コイル用導体パターンＬ２ａ〜Ｌ２ｅの外形よりも小さい。例えば図６において、第３コイル用導体パターンＬ３ａ，Ｌ３ｂの外形幅Ｗ３は、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよび第２コイル用導体パターンＬ２ａ〜Ｌ２ｅの外形幅Ｗ１２よりも小さい。
このように、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅと第２コイル用導体パターンＬ２ａ〜Ｌ２ｅとはそれぞれ同一層を並走し、これらと異なる層であって平面視で重なる位置に第３コイル用導体パターンＬ３ａ，Ｌ３ｂが設けられているので、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅと第３コイル用導体パターンＬ３ａ，Ｌ３ｂとの磁界結合度M2aと、第２コイル用導体パターンＬ２ａ〜Ｌ２ｅと第３コイル用導体パターンＬ３ａ，Ｌ３ｂとの磁界結合度M2bとはほぼ等しい。さらに、上記磁界結合度M2a，M2bの大きさは、第１層（Ｓ１０〜Ｓ１４）と第２層（Ｓ１５，Ｓ１６）との間の距離で適宜定められるので、主回路ＭＣの特性に対する副回路ＳＣの影響も最小限に抑制できる。
また、第１層（Ｓ１０〜Ｓ１４）は第２層（Ｓ１５，Ｓ１６）より積層体の実装面側に配置されているので、実装面ＵＦに形成されている端子電極Ｐ１，Ｐ２，Ｐ３，Ｐ４から第１コイルＬ１および第２コイルＬ２までの寄生インダクタンスおよび寄生キャパシタンスが抑制される。これにより、コモンモードノイズの減衰量が確保され、ディファレンシャルモード信号の挿入損失は抑制される。
図１、図６に示したように、ＥＳＤ保護素子２およびインダクタＬａ，Ｌｂ，Ｌｃ，Ｌｄで構成される過渡電圧サプレッサ２０は、主回路ＭＣおよび副回路ＳＣで構成されるコモンモードチョークコイル１０より積層体１００の実装面ＵＦ側に配置されている。この構造により、実装面に形成されている端子電極から過渡電圧サプレッサ２０までの経路長が短く、寄生成分が小さいので、過渡電圧の抑制効果が高い。
ここで、モジュール部品１０１において、電気的には直接的に関係のない流動防止用ダミーパターンについて示す。図７において、基材層Ｓ１０，Ｓ１１，Ｓ１２，Ｓ１３に、流動防止用ダミーパターンＤＰ１ｃ，ＤＰ１ｄ，ＤＰ１ｅ，ＤＰ１ｆ，ＤＰ１ｇがそれぞれ形成されている。また、基材層Ｓ５に流動防止用ダミーパターンＤＰ１ａ，ＤＰ２ａ，ＤＰ３ａ，ＤＰ４ａが形成されている。同様に、基材層Ｓ６に流動防止用ダミーパターンＤＰ１ｂ，ＤＰ２ｂ，ＤＰ３ｂ，ＤＰ４ｂが形成されている。
これら流動防止用ダミーパターンは、基材層Ｓ５，Ｓ６，Ｓ１０〜Ｓ１４またはそれらに隣接する基材層に形成されている各導体パターンを、それら基材層の面内に均等に分散させる。このことで、積層加熱プレス時に、樹脂が偏って流動することが抑制され、各導体パターンの形状が設計通りに保たれる。また、加熱プレス後、積層体の上面の凹凸が小さく、滑らかになるので、このモジュール部品１０１を回路基板上に表面実装する際に、マウンターによるピックアップが容易となる。同様に、積層体の実装面についても凹凸が小さく、滑らかになるので、回路基板への実装性が高まる。
例えば、基材層Ｓ１０〜Ｓ１４に形成されている第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよび第２コイル用導体パターンＬ２ａ〜Ｌ２ｅは各基材層の中心から図７における左方へずれている。そのため、各基材層の右端付近に流動防止用ダミーパターンＤＰ１ｃ，ＤＰ１ｄ，ＤＰ１ｅ，ＤＰ１ｆ，ＤＰ１ｇがそれぞれ形成されている。
また、基材層Ｓ５，Ｓ６には、ＥＳＤ保護素子２（図６参照）を収容するキャビティ用開口ＣＡａ，ＣＡｂがそれぞれ形成されている。単にキャビティ用開口が形成された基材層はＸ軸方向、Ｙ軸方向またはその両方向に伸びやすいが、基材層Ｓ５，Ｓ６には、流動防止用ダミーパターンＤＰ１ａ，ＤＰ２ａ，ＤＰ３ａ，ＤＰ４ａ，ＤＰ１ｂ，ＤＰ２ｂ，ＤＰ３ｂ，ＤＰ４ｂがそれぞれ形成されているので、基材層Ｓ５，Ｓ６およびそれらに隣接する基材層の上記「伸び」が抑制される。これにより、キャビティの形状が維持される。
上記複数の流動防止用ダミーパターンのうち、流動防止用ダミーパターンＤＰ１ａ，ＤＰ１ｂ，ＤＰ１ｃ，ＤＰ１ｄ，ＤＰ１ｅ，ＤＰ１ｆ，ＤＰ１ｇはＹ軸方向に長いパターンであるので、Ｙ軸方向の伸びを抑制する効果が高い。また、流動防止用ダミーパターンＤＰ２ａ，ＤＰ３ａ，ＤＰ４ａ，ＤＰ２ｂ，ＤＰ３ｂ，ＤＰ４ｂはＸ軸方向に長いパターンであるので、Ｘ軸方向の伸びを抑制する効果が高い。
上記複数の流動防止用ダミーパターンのうち、流動防止用ダミーパターンＤＰ１ａ，ＤＰ１ｂ，ＤＰ１ｃ，ＤＰ１ｄ，ＤＰ１ｅ，ＤＰ１ｆ，ＤＰ１ｇ，ＤＰ２ａ，ＤＰ３ａ，ＤＰ２ｂ，ＤＰ３ｂは、各基材層の周囲方向に伸び、基材層の中心からの放射方向に２列配置されている。そして、各流動防止用ダミーパターンは各基材層の周囲方向に不連続的に（分断されて）配置されている。この構造により、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよび第２コイル用導体パターンＬ２ａ〜Ｌ２ｅのコイル開口を通る磁束によって、これら流動防止用ダミーパターンに渦電流が流れることが抑制される。すなわち、第１コイル用導体パターンＬ１ａ〜Ｌ１ｅおよび第２コイル用導体パターンＬ２ａ〜Ｌ２ｅの磁界結合を阻害しない。
特に、流動防止用ダミーパターンＤＰ２ａ，ＤＰ３ａ，ＤＰ２ｂ，ＤＰ３ｂは、分断位置が放射方向に重ならない形状になっている。すなわち、分断位置が分散されている。このことにより、上記渦電流が防止されるとともに、Ｘ軸方向の伸びが効果的に抑制される。
次に、本発明の電子機器の例を示す。図８は本発明に係る電子機器２００のブロック図である。この電子機器２００は、モジュール部品１０１、差動伝送線路ＤＴＬ、ＵＳＢコネクタＣＮ、差動伝送線路ＤＴＬにモジュール部品１０１を介して接続されたＵＳＢデバイスコントローラ２０１、このＵＳＢデバイスコントローラ２０１に接続されたＣＰＵ２０２を備える。モジュール部品１０１の構成は図１〜図７等に示したとおりである。
本実施形態によれば、差動伝送線路ＤＴＬに重畳されるコモンモードノイズがモジュール部品１０１内のコモンモードチョークコイル１０で抑制される。また、例えばＵＳＢコネクタＣＮを介して入るＥＳＤ等の過渡電圧がモジュール部品１０１内のＥＳＤ保護素子２で抑制され、ＵＳＢデバイスコントローラ２０１へ印加される過渡電圧が抑制される。
なお、図８に示した例は、差動伝送線路にモジュール部品１０１を接続したが、過渡電圧サプレッサ２０を含まないコモンモードチョークコイル単体の部品を構成して、このコモンモードチョークコイルを差動伝送線路に接続してもよい。
次に、モジュール部品に設ける過渡電圧サプレッサの他の構成について示す。
図９は二つの過渡電圧サプレッサを備えるモジュール部品１０２の回路図である。このモジュール部品１０２は、コモンモードチョークコイル１０と二つの過渡電圧サプレッサ２１とを備える。コモンモードチョークコイル１０の構成および作用は図１に示したものと同じである。
図９において、過渡電圧サプレッサ２１はＥＳＤ保護素子１およびインダクタＬａ，Ｌｂ，ＥＳＬ１で構成されている。ＥＳＤ保護素子１はインダクタＬａとインダクタＬｂとの接続点ＣＮ１とグランドとの間に接続されている。インダクタＥＳＬ１は、ＥＳＤ電流の経路（インダクタＬａ，Ｌｂの接続点ＣＮ１とグランドとの間に生じるインダクタ）に生じるインダクタンス成分（等価直列インダクタンス）である。インダクタＬａ，ＬｂはＥＳＤ保護素子１とのインピーダンス整合回路である。
上記インダクタＬａとインダクタＬｂとは和動接続されている。インダクタＬａ，Ｌｂは本発明に係る「第４コイル」，［第５コイル］にそれぞれ相当する。
図１０（Ａ）、図１０（Ｂ）は、インダクタＬａとインダクタＬｂとの結合による相互インダクタンスと、ＥＳＤ電流の経路に生じるインダクタンス成分との関係を示す図である。図１０（Ａ）においてキャパシタＣｄ１はＥＳＤ保護素子１に生じる寄生容量である。図１０（Ａ）に示すインダクタＬａとインダクタＬｂとの結合によるトランスは、図１０（Ｂ）に示すようなＴ型等価回路で表される。このように、インダクタＬａとインダクタＬｂとの結合による相互インダクタンス（−Ｍ）は接続点ＣＮ１とグランドとの間に等価的に直列に接続される。インダクタＬａとインダクタＬｂとの結合係数をｋ、インダクタＬａのインダクタンスをＬａ、インダクタＬｂのインダクタンスをＬｂでそれぞれ表すと、Ｍ＝ｋ×√（Ｌａ×Ｌｂ）の関係にある。
上記インダクタＬａとインダクタＬｂとは和動接続されているので、上記相互インダクタンス（−Ｍ）は負のインダクタンスである。そのため、上記ＥＳＤの電流経路に生じるインダクタンス成分が相殺される方向に作用する。相互インダクタンス（−Ｍ）の絶対値がインダクタＥＳＬ１のインダクタンスと等しければ、ＥＳＤの電流経路のインダクタンス成分は０となる。このことにより、ＥＳＤ保護時のピーク電圧を効果的に抑制される。
上述のとおり、過渡電圧サプレッサ２１は、ＥＳＤ保護素子１と、ＥＳＤ保護素子１との整合回路と、ＥＳＬ相殺回路とを備える３端子の素子として作用する。
図１１は、信号ラインに対する過渡電圧サプレッサ２１の接続構造を示す平面図である。この例では、過渡電圧サプレッサ２１は直方体状のチップ部品であり、底面に端子Ｐａ，Ｐｂ，PGND を備える。この過渡電圧サプレッサ２１の実装先である基材には導体パターンによる信号ラインが形成されていて、過渡電圧サプレッサ２１の端子Ｐａ，Ｐｂが二つの信号ラインにそれぞれ接続される。つまり、過渡電圧サプレッサ２１は、信号ラインの途中に挿入されるように基材に実装される。また、基材にはグランド電極が形成されていて、過渡電圧サプレッサ２１の端子PGND がグランド電極に接続される。端子PGNDは端子Ｐａ，Ｐｂの間に形成されている。したがって、過渡電圧サプレッサ２１グランド電極を跨ぐように実装される。
図１１に示したように、過渡電圧サプレッサ２１が信号ラインに対して直列に接続（挿入）される構造であれば、信号ラインの導体パターンおよび過渡電圧サプレッサ２０の配置が簡素になる。また、信号ラインのインピーダンス不整合を低減できる。
図１２は過渡電圧サプレッサ２１の内部構造を示す透視斜視図である。図１２では厚み方向（Ｚ軸方向）を引き延ばして図示している。過渡電圧サプレッサ２１はＥＳＤ保護素子１と、その再配線層ＲＥＬを備える。ＥＳＤ保護素子１は、後に示すように、複数のダイオード素子が形成された半導体基板である。この半導体基板の再配線層ＲＥＬにインダクタＬａ，Ｌｂが形成されている。再配線層ＲＥＬの上面は、過渡電圧サプレッサ２１の実装面であり、この面に端子Ｐａ，Ｐｂ，PGND が形成されている。
図１３（Ａ）は上記ＥＳＤ保護素子１の構成を示す平面図であり、図１３（Ｂ）はＥＳＤ保護素子１の縦断面図である。また、図１４はこのＥＳＤ保護素子１の回路図である。
ＥＳＤ保護素子１はＰ型半導体基板PsubにＮ型エピタキシャル層Nepi1，Nepi2 が形成されている。この構造により、Ｐ型半導体基板PsubとＮ型エピタキシャル層Nepi1との間にダイオードＤ１１，Ｄ２１が構成されている。
Ｎ型エピタキシャル層Nepi1 には一つのＮ型領域が形成されていて、このＮ型領域とＰ型半導体基板Psubとの間にツェナーダイオードＤ３が構成されている。
Ｎ型エピタキシャル層Nepi2 には二つのＰ型領域が形成されていて、これらＰ型領域とＮ型エピタキシャル層Nepi2との間にダイオードＤ１２，Ｄ２２が構成されている。
Ｎ型エピタキシャル層Nepi2 にはさらに二つのＮ型領域が形成されている。これらＮ型領域は上記ダイオードＤ１１，Ｄ２１のカソード端子として作用する。
上記Ｎ型エピタキシャル層Nepi1 ，Nepi2に形成されたＮ型領域の周囲には、電気的絶縁のためのトレンチＴＲが形成されている。Ｎ型エピタキシャル層Nepi2 に形成された二つのＮ型領域の一方と二つのＰ型領域の一方とは、Al 配線で接続され、端子Ｔ１として用いられる。同様に、上記二つのＮ型領域の他方と二つのＰ型領域の他方とは、Al 配線で接続され、端子Ｔ２として用いられる。
図１３（Ｂ）中の矢印は半導体基板Psubに流れる電流の方向を示している。以上に示した構造により、二つの端子Ｔ１，Ｔ２を有するＥＳＤ保護素子１が構成される。
例えばUSB3.1 Gen2規格などに従って高速データ通信を行う回路に、本実施形態の過渡電圧サプレッサを適用する場合、ＥＳＤ保護素子は高周波信号を通過させるために、低容量化が必要となる。これは、高周波信号を通すためにＥＳＤ保護素子の寄生容量と等価直列インダクタンス（ＥＳＬ）とによる自己共振周波数を高くする必要があるためである。しかし、一般的に低容量のものはＥＳＤ保護性能が低い、という問題がある。本実施形態では、上述のとおり、インピーダンスマッチングを行うために、ＥＳＤ保護素子１の容量を利用し、和動結合する二つのインダクタを含むＴ型マッチング回路を構成する。これによりＥＳＤ保護素子１のＥＳＬをキャンセルさせ、ＥＳＤ保護素子１の自己共振周波数を高めることができ、ＥＳＤ保護素子１の寄生容量を低下させることなく（つまりＥＳＤ保護性能を確保しつつ）、高周波信号を通過させることができる。
次に、ＥＳＤ保護素子１との整合およびＥＳＬの相殺を行う整合回路３１と、ＥＳＤ保護素子１と、を個別の部品で構成する場合の例について、図１５、図１６を参照して示す。
図１５は過渡電圧サプレッサの回路図である。この回路は、図９に示した過渡電圧サプレッサ２１に相当する。整合回路３１は、図１２に示した再配線層部分が独立した一つの素子として構成されたものであり、端子Ｐａ，Ｐｂ，Ｐｃを備える。また、ＥＳＤ保護素子１は、図１２に示した半導体基板１部分が独立した一つの素子として構成されたものであり、端子Ｔ１，Ｔ２を備える。
図１６は、信号ラインに対する整合回路３１およびＥＳＤ保護素子１の接続構造を示す平面図である。この例では、整合回路３１、ＥＳＤ保護素子１いずれも直方体状のチップ部品であり、整合回路３１は、信号ラインの途中に挿入されるように基材に実装される。ＥＳＤ保護素子１は、端子Ｔ１が基材上の導体パターンを介して整合回路３１の端子Ｐｃに接続され、端子Ｔ２がグランド電極に接続される。
このようにＥＳＤ保護素子１と整合回路３１とを分離すれば、所望の特性を有するＥＳＤ保護素子１を選択使用できる利点がある。
《他の実施形態》
図１では、コモンモードチョークコイル１０と過渡電圧サプレッサ２０を備えたモジュール部品１０１を示したが、コモンモードチョークコイル１０単体の部品を、同様に積層体に構成してもよい。
以上に示した第３コイルは、複数の第２層に形成された第３導体パターンで構成された例であったが、この第２層は単一層であってもよい。
図６では、第１コイルＬ１および第２コイルＬ２が形成された「第１層」の上層側に、第３コイルＬ３が形成された「第２層」が配置される例を示したが、「第１層」と「第２層」の上下関係は逆であってもよい。
図６，図７等では、樹脂多層基板にコモンモードチョークコイルを構成する例を示したが、同様にしてセラミック多層基板にコモンモードチョークコイルを構成してもよい。
最後に、上述の実施形態はすべての点で例示であって制限的なものではない。当業者にとって変形および変更が適宜可能である。本発明の範囲は、上述の実施形態ではなく、特許請求の範囲によって示される。さらに、本発明の範囲には、特許請求の範囲内と均等の範囲内での実施形態からの変更が含まれる。
Ｃ１…第１キャパシタ
Ｃ２…第２キャパシタ
Ｃ３…第３キャパシタ
ＣＡａ，ＣＡｂ…キャビティ用開口
ＣＮ…ＵＳＢコネクタ
Ｄａ，Ｄｂ，Ｄｃ…ツェナーダイオード
ＤＰ１ａ，ＤＰ１ｂ，ＤＰ１ｃ，ＤＰ１ｄ，ＤＰ１ｅ，ＤＰ１ｆ，ＤＰ１ｇ…流動防止用ダミーパターン
ＤＰ２ａ，ＤＰ３ａ，ＤＰ４ａ，ＤＰ２ｂ，ＤＰ３ｂ，ＤＰ４ｂ…流動防止用ダミーパターン
ＤＴＬ…差動伝送線路
Ｌ１…第１コイル
Ｌ１ａ，Ｌ１ｂ，Ｌ１ｃ，Ｌ１ｄ…第１コイル用導体パターン
Ｌ２…第２コイル
Ｌ２ａ，Ｌ２ｂ，Ｌ２ｃ，Ｌ２ｄ…第２コイル用導体パターン
Ｌ３…第３コイル
Ｌ３ａ，Ｌ３ｂ…第３コイル用導体パターン
Ｌ３ａ…第３コイル用導体パターンの第１導体パターン
Ｌ３ｂ…第３コイル用導体パターンの第２導体パターン
Ｌａ，Ｌｂ，Ｌｃ，Ｌｄ…インダクタ
ＭＣ…主回路
Ｐ１，Ｐ２，Ｐ３，Ｐ４，ＰＧＮＤ，Ｐａ，Ｐｂ，Ｐｃ…端子電極
Ｓ１〜Ｓ１７…絶縁性基材層
ＳＣ…副回路
ＳＬ１…第１信号線
ＳＬ２…第２信号線
ＴＦ…上面
ＵＦ…実装面
１，２…ＥＳＤ保護素子
３…第１コイル
６…第２コイル
１０…コモンモードチョークコイル
２０，２１…過渡電圧サプレッサ
１００…積層体
１０１，１０２…モジュール部品
２００…電子機器
２０１…ＵＳＢデバイスコントローラ
２０２…ＣＰＵ

Claims (12)

  1. 第１信号線に設けられた第１コイルと、前記第１信号線と共に差動伝送線路を構成する第２信号線に設けられ前記第１コイルに磁界結合する第２コイルとを含む主回路と、
    前記第１コイルおよび前記第２コイルに磁界結合する第３コイルと、当該第３コイルに接続されたキャパシタを含んで構成された副回路と、
    を有し、
    前記第１コイル、前記第２コイルおよび前記第３コイルは、複数の絶縁性基材層が積層され実装面を有する積層体に構成され、
    前記第１コイルおよび前記第２コイルは、前記複数の絶縁性基材層のうち第１層に形成され、互いに並走する第１コイル用導体パターンおよび第２コイル用導体パターンにてそれぞれ構成され、
    前記第３コイルは、前記複数の絶縁性基材層のうち第２層において、且つ平面視で前記第１コイル用導体パターンおよび前記第２コイル用導体パターンと重なる位置に形成された第３コイル用導体パターンにて構成され、
    前記第１層は単一層または複数層で構成され、
    前記第２層は単一層または複数層で構成され、前記第１層の上層側または下層側に設けられ、
    前記第３コイル用導体パターンの外形は、前記第１コイル用導体パターンおよび前記第２コイル用導体パターンの外形よりも小さい、
    コモンモードチョークコイル。
  2. 前記第１層は前記第２層より前記積層体の前記実装面側に配置されている、請求項１に記載のコモンモードチョークコイル。
  3. 前記第３コイル用導体パターンは、前記第２層の複数層のうち前記第１層に近い側の層に形成された第１導体パターンと、前記第１層から遠い側の層に形成され前記第１導体パターンと積層方向に対向する第２導体パターンとを含み、
    前記キャパシタは、前記第１導体パターンと前記第２導体パターンとの間に生じる容量によって構成される、
    請求項１または２に記載のコモンモードチョークコイル。
  4. 前記第１導体パターンの線幅は前記第２導体パターンの線幅よりも細い、請求項３に記載のコモンモードチョークコイル。
  5. 前記第１層は複数層で構成され、前記第１層のうち互いに異なる層に形成された前記第１コイル用導体パターン間に、および前記第２コイル用導体パターン間に、それぞれ容量が形成されている、請求項１から４のいずれかに記載のコモンモードチョークコイル。
  6. コモンモードチョークコイルとＥＳＤ保護素子とを備え、
    前記コモンモードチョークコイルは、
    第１信号線に設けられた第１コイルと、前記第１信号線と共に差動伝送線路を構成する第２信号線に設けられ前記第１コイルに磁界結合する第２コイルとを含む主回路と、
    前記第１コイルおよび前記第２コイルに磁界結合する第３コイルと、当該第３コイルに接続されたキャパシタを含んで構成された副回路と、
    を有し、
    前記第１コイル、前記第２コイルおよび前記第３コイルは、複数の絶縁性基材層が積層され実装面を有する積層体に構成され、
    前記第１コイルおよび前記第２コイルは、前記複数の絶縁性基材層のうち第１層に形成され、互いに並走する第１コイル用導体パターンおよび第２コイル用導体パターンにてそれぞれ構成され、
    前記第３コイルは、前記複数の絶縁性基材層のうち第２層において、且つ平面視で前記第１コイル用導体パターンおよび前記第２コイル用導体パターンと重なる位置に形成された第３コイル用導体パターンにて構成され、
    前記第１層は単一層または複数層で構成され、
    前記第２層は単一層または複数層で構成され、前記第１層の上層側または下層側に設けられ、
    前記第３コイル用導体パターンの外形は、前記第１コイル用導体パターンおよび前記第２コイル用導体パターンの外形よりも小さく、
    前記ＥＳＤ保護素子は、前記積層体に一体化され、前記主回路に接続された、
    モジュール部品。
  7. 前記ＥＳＤ保護素子は、前記コモンモードチョークコイルより前記積層体の前記実装面側に配置されている、請求項６に記載のモジュール部品。
  8. 前記第１信号線に直列に挿入された第４コイルと第５コイルと、を備え、
    前記ＥＳＤ保護素子は、前記第４コイルと前記第５コイルとの接続点と、グランドとの間に接続され、
    前記第４コイルと前記第５コイルとは和動接続する、
    請求項６または７に記載のモジュール部品。
  9. 前記第１信号線に直列に挿入された第４コイルと第５コイルと、前記第２信号線に直列に挿入された第６コイルと第７コイルと、を備え、
    前記ＥＳＤ保護素子は、第１ツェナーダイオードと第２ツェナーダイオードと第３ツェナーダイオードと、を備え、
    前記第１ツェナーダイオードと前記第２ツェナーダイオードとは、前記第４コイルと前記第５コイルとの接続点と、前記第６コイルと前記第７コイルとの接続点と、の間に直列接続され、
    前記第３ツェナーダイオードは、前記第１ツェナーダイオードと前記第２ツェナーダイオードとの接続点と、グランドとの間に接続され、
    前記第４コイルと前記第５コイルとは和動接続し、
    前記第６コイルと前記第７コイルとは和動接続する、
    請求項６または７に記載のモジュール部品。
  10. 差動伝送線路を有するコモンモードチョークコイルと、前記差動伝送線路に接続された電子回路とを備え、
    前記コモンモードチョークコイルは、
    第１信号線に設けられた第１コイルと、前記第１信号線と共に前記差動伝送線路を構成する第２信号線に設けられ前記第１コイルに磁界結合する第２コイルとを含む主回路と、
    前記第１コイルおよび前記第２コイルに磁界結合する第３コイルと、当該第３コイルに接続されたキャパシタを含んで構成された副回路と、
    を有し、
    前記第１コイル、前記第２コイルおよび前記第３コイルは、複数の絶縁性基材層が積層され実装面を有する積層体に構成され、
    前記第１コイルおよび前記第２コイルは、前記複数の絶縁性基材層のうち第１層に形成され、互いに並走する第１コイル用導体パターンおよび第２コイル用導体パターンにてそれぞれ構成され、
    前記第３コイルは、前記複数の絶縁性基材層のうち第２層において、且つ平面視で前記第１コイル用導体パターンおよび前記第２コイル用導体パターンと重なる位置に形成された第３コイル用導体パターンにて構成され、
    前記第１層は単一層または複数層で構成され、
    前記第２層は単一層または複数層で構成され、前記第１層の上層側または下層側に設けられ、
    前記第３コイル用導体パターンの外形は、前記第１コイル用導体パターンおよび前記第２コイル用導体パターンの外形よりも小さい、
    電子機器。
  11. 請求項６から９のいずれかに記載のモジュール部品と、前記差動伝送線路と、当該差動伝送線路に接続された電子回路とを備えた電子機器。
  12. コモンモードチョークコイルと、ＥＳＤ保護素子と、第１信号線に直列に挿入された第４コイルおよび第５コイルと、第２信号線に直列に挿入された第６コイルおよび第７コイルと、を備え、
    前記コモンモードチョークコイルは、
    前記第１信号線に設けられた第１コイルと、前記第１信号線と共に差動伝送線路を構成する前記第２信号線に設けられ前記第１コイルに磁界結合する第２コイルと、を含む主回路と、
    前記第１コイルおよび前記第２コイルに磁界結合する第３コイルと、当該第３コイルに接続されたキャパシタを含んで構成された副回路と、
    を有し、
    前記第１コイル、前記第２コイルおよび前記第３コイルは、複数の絶縁性基材層が積層され実装面を有する積層体に構成され、
    前記第１コイルおよび前記第２コイルは、前記複数の絶縁性基材層のうち第１層に形成され、互いに並走する第１コイル用導体パターンおよび第２コイル用導体パターンにてそれぞれ構成され、
    前記第３コイルは、前記複数の絶縁性基材層のうち第２層において、且つ平面視で前記第１コイル用導体パターンおよび前記第２コイル用導体パターンと重なる位置に形成された第３コイル用導体パターンにて構成され、
    前記第１層は単一層または複数層で構成され、
    前記第２層は単一層または複数層で構成され、前記第１層の上層側または下層側に設けられ、
    前記ＥＳＤ保護素子は、第１ツェナーダイオードと第２ツェナーダイオードと第３ツェナーダイオードと、を備え、前記積層体に一体化され、前記主回路に接続され、
    前記第１ツェナーダイオードと前記第２ツェナーダイオードとは、前記第４コイルと前記第５コイルとの接続点と、前記第６コイルと前記第７コイルとの接続点と、の間に直列接続され、
    前記第３ツェナーダイオードは、前記第１ツェナーダイオードと前記第２ツェナーダイオードとの接続点と、グランドとの間に接続され、
    前記第４コイルと前記第５コイルとは和動接続し、
    前記第６コイルと前記第７コイルとは和動接続する、
    モジュール部品。
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JPWO2019230027A1 (ja) * 2018-05-31 2020-06-11 株式会社村田製作所 インピーダンス整合素子、および通信装置
JP7288055B2 (ja) * 2018-12-20 2023-06-06 キョーセラ・エイブイエックス・コンポーネンツ・コーポレーション 少なくとも２つのビアと接続されたコンデンサを備える多層フィルタ
JP7363128B2 (ja) * 2019-06-27 2023-10-18 株式会社村田製作所 ノイズ低減回路、伝送モジュール、及び、ＳｅｒＤｅｓ回路
WO2022049927A1 (ja) * 2020-09-04 2022-03-10 株式会社村田製作所 フィルタ、フィルタモジュール及び電子機器

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001197665A (ja) * 2000-01-14 2001-07-19 Fuji Electric Co Ltd 入力ラインフィルタ
JP4449838B2 (ja) * 2005-06-30 2010-04-14 Ｔｄｋ株式会社 サージ吸収回路
JP2012019504A (ja) * 2010-06-07 2012-01-26 Mitsubishi Electric Corp ノイズフィルタ
JP5648768B2 (ja) * 2012-03-16 2015-01-07 株式会社村田製作所 コモンモードチョークコイル
CN205666806U (zh) * 2013-12-09 2016-10-26 株式会社村田制作所 共模滤波器和附带esd保护电路的共模滤波器
JP6695807B2 (ja) * 2014-10-30 2020-05-20 日立オートモティブシステムズ株式会社 車載制御装置

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