JP5859109B2 - 対称中央タップインダクタ構造 - Google Patents

Description

発明の分野
この明細書内で開示される１以上の実施形態は、集積回路（ＩＣ）に関する。より特定的には、１以上の実施形態は、ＩＣ内で実現される中央タップインダクタ構造に関する。

背景
集積回路（ＩＣ）に関連する信号は、ＩＣ内で生成されるか、またはＩＣと外部で装置と交換されるかであるが、信号の周波数は、時間とともに確実に増大している。ＩＣの信号は、ギガヘルツを超える高周波（ＲＦ）領域に達しているので、ＩＣ内でインダクタ構造を実現することが実行可能となった。ＩＣ内のインダクタ構造の実現は、外部インダクタ素子を用いることとは逆に、典型的にはインダクタを必要とするシステムの製造および実現コストを低減させる。ＩＣインダクタ構造は、たとえば低ノイズアンプ（ＬＮＡ）、電圧制御発振器（ＶＣＯ）、入力または出力整合構造、電力増幅器などのようなさまざまなＲＦ回路内で実現可能である。あるＶＣＯアーキテクチャのようなこれらのＲＦ回路の多くは、最大の回路性能を与えるために、回路および／または素子に対称的に依存する差動回路として実現可能である。

ＩＣインダクタ構造は、多くの点で有利であるが、ＩＣインダクタ構造は、外部または個別のインダクタでは存在しないさまざまな理想的ではないことをもたらす。たとえば、ＩＣインダクタ構造は、典型的にはノイズを発生し得る他の半導体素子によって囲まれる。ＩＣ素子は、導電性の共通の基板素材上に存在するが、ＩＣ素子によって生成される信号およびノイズは、その共通の基板素材の上に構成されたＩＣインダクタ構造に結合される可能性がある。ＩＣインダクタ構造は、典型的には、基板層から最も離れて位置する１以上の金属配線層内に形成されるが、有限の寄生容量が、基板層と金属配線層との間に存在する。これらの寄生容量は、ＩＣインダクタ構造と基板層との間に信号を結合させる可能性がある。さらに、ＩＣインダクタ構造によって基板層内に誘起される渦電流は、ＩＣインダクタ構造のいわゆる「Ｑ」と呼ばれるクォリティファクタを低減させる損失を発生させる可能性がある。

他の非理想的なことは、特に大きなグランド配線および電源配線のような、信号をＩＣインダクタ構造に容量的および誘導的に結合させる、ＩＣインダクタ構造の近傍に経路付けられる配線の能力と関連する。さらに、近傍の金属配線によってもたらされる誘導結合は、ＩＣインダクタ構造のインダクタンス値および自己共振を変更させる可能性がある。

説明されたような非理想的なことの各々は、ＩＣインダクタ構造が、その中に存在するＩＣ環境に独立であるパラメータを有する、矛盾のない再生可能な素子としてＩＣインダクタ構造を実現することを妨げる可能性がある。

概要
この明細書内で開示される１以上の実施形態は、集積回路（ＩＣ）に関し、より特定的には、ＩＣ内で実現されるインダクタ構造に関する。

この明細書内で開示される実施形態は、半導体ＩＣ内で実現されるインダクタ構造を含み得る。インダクタ構造は、導電性材料のコイルを含み、導電性材料のコイルは其のコイルの長さの中点に配置される中央端子を含む。コイルは、中央端子を二分する中央線に関して対称であり得る。コイルは、第１の差動端子と第２の差動端子とを含み得る。インダクタ構造は、コイルに結合される導電性材料のリターン線を含み得る。リターン線は、中央線上に位置し得る。

インダクタ構造は、分離リングを含み得る。分離リングは、コイルを囲むとともに、ほぼ一定かつ所定の距離でコイルから分離し得る。分離リングは、第１の端部と、開口部を形成する、所定の距離だけ離れた第２の端部とを有し得る。たとえば、分離リングの第１の端部および第２の端部は、中央線から等距離であり得る。

別の局面において、分離リングは、中央端子と反対側の位置にあるリターン線と結合し得る。インダクタ構造が実現される回路にある場合には、分離リングは、分離リングの長さの中点において、回路の仮想ＡＣ接地と結合し得る。

別の局面において、分離リング内には電源配線およびグラウンド配線が配置され得ない。さらに、電源線およびグラウンド配線は、分離リングの所定の距離内で中心線と交差されていない。

さらなる局面において、第１の差動端子および第２の差動端子は、各々中央端子と反対側のコイルの端部に位置し得る。リターン配線は、コイルとは異なる導電層に位置し得る。リターン線の長さは、中心線におけるコイルの直径とほぼ等しくあり得る。

さらに、あるいは代わりに、インダクタ構造は、ＩＣプロセス層内に実現される複数のフィンガを含むパターニングされた接地シールドを含み得るが、そのＩＣプロセス層は、導電性材料のコイルとＩＣの基板との間に位置し得る。

別の局面に従うと、コイルは、複数の線形部分を形成し得る。コイルの複数の線形部分の各々について、ある線形部分の下に位置する複数のフィンガは、実質的に平行であるとともに、互いに所定の距離だけ離れている。各々のフィンガは、各々のフィンガ位置する直下のコイルの線形部分に実質的に垂直に位置し得る。

いくつかの実施形態において、分離リングは、低い導電性材料を含み、各々のフィンガの一方の端部に結合し得る。

さらに、あるいは代わりに、インダクタ構造は、高い導電性材料を有する分離壁を含み得るが、壁はコイルおよびパターニングされた接地シールドを囲むために形成される。分離壁は、各々のフィンガの一方端に結合し得る。分離壁は、ＩＣの基板と結合し得る。たとえば、分離壁は、ＩＣの基板内に配置されたＰ型拡散材料と結合し得る。Ｐ型拡散材料は、ＩＣの基板に分離壁を結合し得る。

いくつかの実施形態において、分離壁は、複数の垂直積層導電層を含む。隣接した垂直積層導電層の各々の対は、ビアによって結合され得る。分離壁を形成するために用いられる最も高い導電層は、コイルを形成するために用いられるプロセス層と同じくらいＩＣの基板から少なくとも遠くに位置するプロセス層を用いて実現され得る。分離壁を形成するために用いられる最も低い導電層は、複数のフィンガを形成するために用いられるプロセス層と同じくらいＩＣの基板に少なくとも近いプロセス層を用いて実現され得る。

別の実施形態は、半導体ＩＣ内に実現されるインダクタ構造を含み得る。インダクタ構造は、導電性材料のコイルを含み、導電性材料のコイルは、そのコイルの長さの中点に位置する中央端子を有し得る。コイルは、中央端子を二分する中心線に関して対称であり得る。コイルは、第１の差動端子と、第２の差動端子とを含み、端子の各々は、中央端子と反対側のコイルの端部に位置し得る。インダクタ構造は、また、コイルを囲むとともにほぼ一定かつ所定の距離でコイルから分離される分離リングを含み得る。分離リングは、第１の端部と、分離リングにおける開口部を形成する所定の距離だけ離れた第２の端部を含み得る。

インダクタ構造は、また、導電性材料のリターン線を含み、リターン線は、コイルとは異なるＩＣの導電層に位置し得る。リターン線は、実質的にコイル内で中心線上に位置し得る。１つの局面において、リターン線の長さは、中心線におけるコイルの直径にほぼ等しくあり得る。

分離リングの第１の端部および第２の端部は、中心線から等距離であり得る。第１の端部および第２の端部は、さらに、コイルのいずれかの差動端子よりも中央端子に近く配置され得る。別の局面において、分離リングは、中央端子と反対側のリターン線の端部と結合され得る。

分離リングは、さらに、分離リングの長さの中点において、インダクタ構造が実現される回路内である場合に仮想ＡＣ接地と結合され得る。

別の局面において、電源配線および接地配線は、分離リング内に配置され得ない。さらに、電源配線および接地配線は、分離リングの所定の距離内で中心線と交差するようにはされていない。

別の実施形態は、半導体ＩＣ内に実現されるインダクタ構造を含み得る。インダクタ構造は、導電性材料の複数のコイルを含み、複数のコイルは、複数のコイルの長さの中点に位置する中央端子を含み得る。複数のコイルの各々は、中央端子を二分する中心線に関して対称であり得る。複数のコイルは、第１の差動端子と第２の差動端子とを含み、端子の各々は、複数のコイルの端部に位置し得る。インダクタ構造は、分離リングを含み、分離リングは複数のコイルを囲むとともにほぼ一定かつ所定の距離で複数のコイルから分離され得る。分離リングは、第１の端部と分離リングにおける開口部を形成する所定の距離だけ離れた第２の端部とを含み得る。

分離リングの第１の端部および第２の端部は、中心線から等距離であり得る。第１の端部および第２の端部は、また、中央端子、第１の差動端子および第２の差動端子と反対側の複数のコイルの一部の外部に位置し得る。

中央端子は、複数のコイルの第１および第２の差動端子と同じ側かつその間に位置し得る。

インダクタ構造が実現される回路内にある場合には、分離リングは、分離リングの長さの中点において、回路の仮想ＡＣ接地と結合され得る。

別の局面において、電源配線およびグラウンド配線は分離リング内には配置されない。さらに、電源配線および接地配線は、分離リングの所定の距離内の中心線と交差するようにはされていない。

この明細書内に開示された実施形態に従う中央タップインダクタ構造で実現される例示的回路を示す回路図である。 この明細書内で開示される別の実施形態に従うインダクタ構造のトポグラフィ図を示す第１のブロック図である。 この明細書内で開示される別の実施形態に従うインダクタ構造の図形的表現を示す第２のブロック図である。 この明細書内で開示される別の実施形態に従うインダクタ構造の側面図を示す第３のブロック図である。 この明細書内で開示される別の実施形態に従う二回巻き中央タップインダクタ構造を示す第４のブロック図である。 この明細書内で開示される実施形態に従うインダクタ構造のトポグラフィ図を示す第５のブロック図である。 この明細書内で開示される別の実施形態に従うインダクタ構造の側面図を示す第６のブロック図である。 この明細書内で開示される別の実施形態に従うインダクタ構造の側面図を示す第７のブロック図である。 この明細書内で開示される別の実施形態に従うパターニングされた接地シールド構造のフィンガを結合するために用いられる材料の導電率の、ＩＣインダクタ構造の誘導特性および損失特性への影響を示すグラフである。 この明細書内で開示される別の実施形態に従うインダクタ構造のトポグラフィ図を示す第８のブロック図である。 この明細書内で開示される別の実施形態に従う、図９のインダクタ構造のトポグラフィ図を示す第９のブロック図である。 この明細書内で開示される別の実施形態に従う、図９のインダクタ構造のトポグラフィ図を示す第１０のブロック図である。 この明細書内で開示される別の実施形態に従う、図９のインダクタ構造のトポグラフィ図を示す第１１のブロック図である。 この明細書内で開示される別の実施形態に従う、図９のインダクタ構造のトポグラフィ図を示す第１２のブロック図である。 この明細書内で開示される別の実施形態に従う、図９のインダクタ構造のトポグラフィ図を示す第１３のブロック図である。

詳細な説明
明細書は新規と見なされる１以上の実施形態の特徴を定義する請求項で終わるが、１以上の実施形態は、図面とともに説明を考慮してよりよく理解されるであろう。求められるように、１以上の詳細な実施形態がこの明細書で開示される。しかしながら、１以上の実施形態は、単に本発明の構成例であることが理解されるべきである。したがって、この明細書で開示される具体的な構造および機能の詳細は、限定として解釈されるべきでものではなく、単に請求項の根拠として、および、１以上の実施形態を、仮定上の任意の適切な詳細構造へとさまざまに適用することを当業者に教示するための代表的根拠として解釈されるべきである。さらに、この明細書内で用いられる用語および説明は、限定することを意図するものではなく、この明細書で開示される１以上の実施形態を理解可能にする説明を与えることを意図するものである。

この明細書内で開示される１以上の実施形態は、集積回路（ＩＣ）に関し、より特定的には、ＩＣ内での使用のためのインダクタ構造に関する。この明細書で開示される１以上の実施形態に従うと、中央タップインダクタ構造は、インダクタ構造内のリターン線を含むように実現可能である。インダクタ構造は、一回巻きのコイルで実現可能であり、コイルは、コイルを二分する中心線について対称に構成される。高周波差動回路内で実現される場合、インダクタ構造の中央タップは、高周波差動回路をバイアスするために用いられる電流を受けることができる。リターン線は、一回巻きコイルの中心線に沿って経路付けられるとともに、接地に向かうバイアス電流のためのリターン経路として用いられることができる。この方式では、回路内を流れるバイアス電流は、インダクタ構造の中心線に沿って接地へと戻される。

分離リングは、インダクタ構造の一回巻きコイルを囲むように構成することができる。分離リングは、開口部を有するように実現可能であり、開口部は、分離リングが中心線と交差するところに配置される。開口部は、分離リングに結合する一回巻きコイルによって分離リング内に誘起される電流が、分離リング内を循環して流れることを防ぐ。インダクタ構造の中心線に沿ってリターン線を経路付けること、および分離リング内で電流経路を断ち切ることにより、より大きな差動対称性を有するインダクタ構造が作成される。さらに、誘導結合および容量結合の効果を受けるときに、インダクタ構造のパラメータのばらつきがより小さくなる。

インダクタ構造は、パターニングされた接地シールドを含むように実現可能であり、その接地シールドは、複数の平行な導電性ストリップのグループで形成される。インダクタ構造の、パターニングされた接地シールドは、インダクタ構造を通じて流れる電流によって発生する電界を、インダクタ構造の下方にある基板から分離することができる。パターニングされた接地シールドは、インダクタ構造のコイルを囲む磁界を妨げないように構成することができる。

パターニングされた接地シールドのストリップは、パターニングされた接地シールドの外周において、ともに結合することができる。導電性材料のリングが、それらストリップをともに結合するために用いられることができる。１つの実施形態において、導電性材料のリングは、特定の導電率を有するように形成することができる。導電率は、複数の異なる導電率の範囲のうちの１つの中にあり得る。選択された導電率の範囲内の導電率で導電性材料のリングを形成することによって、インダクタ構造のクォリティファクタ、すなわち「Ｑ」を、制御および／または最適化することができる。導電性材料のリングは、以下で説明される例示的実施形態に示されるように、分離リングまたは分離壁あるいはその両方を含むことができる。

図１は、この明細書で開示される実施形態に従う中央タップインダクタで実現される例示的回路１００を示す回路図である。より特定的には、回路１００は、一回巻き中央タップインダクタ構造を含む高周波（ＲＦ）差動回路とすることができる。図１は、物理的インダクタ構造の電気的特性を示すため、および、回路１００のようなＲＦ差動回路内で実現されるときには、ＩＣ中央タップインダクタ構造と典型的に関連付けられた非理想的なことを示すために提示される。しかしながら、図１は、回路図であって、たとえば示されるさまざまな構成要素のレイアウトといった物理的配置を伝えるあるいは示すことを意図するものではないということが理解されるべきである。この明細書内で用いられるように、「レイアウト」または「ＩＣレイアウト」は、平面的幾何学形状に関するＩＣの表現を指し、それは、ＩＣの素子を形成する金属層、酸化領域、拡散領域または他の層をパターニングする設計マスクに対応する。

回路１００は、ＩＣ内の電圧制御発振器（ＶＣＯ）のための回路アーキテクチャを表わす。示されるように、回路１００は、インダクタ構造１０５と、キャパシタ１１０と、Ｐ型金属酸化膜半導体（ＰＭＯＳ）電流源１１５と、Ｎ型金属酸化膜半導体素子（ＮＭＯＳ）１２０および１２５を含むことができる。回路１００内において、インダクタ構造１０５とキャパシタ１１０とは、ノード１４５とノード１５０との間に並列に結合されてＬ−Ｃタンク回路を形成する。Ｌ−Ｃタンク回路は、回路１００で実現されるＶＣＯの発振周波数を決定する。回路１００の発振周波数は、インダクタ構造１０５の値とＬ−Ｃタンクのキャパシタ１１０の値との積である。回路１００内において、インダクタ構造１０５は、中央タップインダクタ構造として実現可能である。より特定的には、インダクタ構造１０５は、対称的な一回巻き中央タップインダクタ構造として実現可能である。この明細書内で用いられるように、「中央タップ」または「中央端子」は、インダクタの巻線またはコイルの長さの中点に作製された結合点のことを指す。さらに、インダクタ構造１０５は、対称中央タップインダクタ構造とすることができる。ここで、インダクタ構造１０５は、中央端子１４０を二分する中心線の両側において物理的に対称である。

巻線またはコイルの連続的な繋がりであるが、中央タップインダクタ構造は、直列に結合された等しい値の２つの別々のインダクタ構造としてモデル化することができる。たとえば、図１において、インダクタ構造１０５はインダクタ１０５ａおよび１０５ｂとして示されるように、直列に結合された２つのインダクタ構造として表現される。インダクタ構造１０５を、インダクタの中点において結合される対称的な中央タップインダクタ構造として実現することによって、インダクタ１０５ａとインダクタ１０５ｂとの間の整合が改善可能である。回路１００は差動回路であるが、インダクタ１０５ａとインダクタ１０５ｂとの間の整合を改善することによって、回路１００の差動対称性と性能とを改善することができる。

中央端子１４０は、ＰＭＯＳ電流源１１５のドレインに結合される。ＰＭＯＳ電流源１１５のソースは、電位ＶＤＤを有する電圧源１３０に結合される。ＰＭＯＳ電流源１１５のゲートは、Ｖ_biasで示されるバイアス電圧を受ける。Ｖ_biasの電位は、ＰＭＯＳ電流源１１５から中央端子１４０へと供給される、Ｉ_biasで示されるバイアス電流の量を決定することができる。中央端子１４０を通じて、電流Ｉ_biasはインダクタ構造１０５へと流れることができる。

ノード１４５とノード１５０とは、回路１００の差動出力を形成する。したがって、回路１００の差動出力電圧は、信号Ｖ_out＋と信号Ｖ_out−との間の電圧差に等しい。ＮＭＯＳ１２０のドレインとＮＭＯＳ１２５のゲートとはノード１４５に結合される。ＮＭＯＳ１２５のドレインとＮＭＯＳ１２５のゲートとはノード１５０に結合される。ＮＭＯＳ１２０とＮＭＯＳ１２５との各々のソースはノード１３５に結合されるとともに、典型的には回路１００の接地電位である電圧源１３０の負電位に結合される。ＮＭＯＳ１２０とＮＭＯＳ１２５とは合わさって、ポジティブフィードバックループを含むクロス結合差動対を形成する。ポジティブフィードバックループは、ＮＭＯＳ１２０のゲートからＮＭＯＳ１２５のゲートへとＮＭＯＳ１２０のドレインを通り、ＮＭＯＳ１２５のドレインを通じてＮＭＯＳ１２０のゲートへと戻る、閉経路を有する。

回路１００内で発振を誘起するために、電流Ｉ_biasは、中央端子１４０においてインダクタ構造１０５へと注入されることができる。電流Ｉ_biasは、ＮＭＯＳ１２０および１２５の各々の内部における所定の動作点を確立する。一連の発振条件を満たすような適切な設計、たとえばＮＭＯＳ１２０および１２５のポジティブフィードバックループにおけるゲインを１より大きくすること、により、ＮＭＯＳ１２０および１２５はインダクタ構造１０５およびキャパシタ１１０と合わさって、発振器を形成するように結合可能である。１以上の実施形態において、キャパシタ１１０は、バラクタ、すなわち電圧制御の可変容量として実現可能であり、それによって、所定の周波数範囲内で回路１００の発振周波数を変化させる。

電流Ｉ_biasはインダクタ構造１０５を流れるので、電流Ｉ_biasはインダクタ１０５ａおよびインダクタ１０５ｂの間で分割される。電流Ｉ_biasがインダクタ１０５ａおよび１０５ｂの間でどのように流れるかを単純に理解するために、電流Ｉ_biasは、Ｉ_CMと示されるコモンモード電流と、Ｉ_diffと示される差動電流という電流成分に分けることができる。電流Ｉ_CMは、インダクタ１０５ａおよび１０５ｂの各々の内に対称に流れる、共通のＤＣ電流の量と見なすことができる。

図において、回路１００の平衡条件、すなわち（Ｖ_out＋）−（Ｖ_out−）＝０ボルトにおいて、ＮＭＯＳ１２０および１２５の各々を通って供給される電流は、電流Ｉ_biasの１／２にほぼ等しい。したがって、インダクタ１０５ａおよび１０５ｂの各々を通じて流れる電流は、電流Ｉ_biasの１／２に等しい。Ｉ_biasの１／２という電流値は、ＮＭＯＳ１２０および１２５の各々を通じて供給されるコモンモード電流と見なすことができる。回路１００が発振するので、ＮＭＯＳ１２５を通って流れる電流が減少するにつれて、ＮＭＯＳ１２０を通って流れる電流が増大する。したがって、引続いて、インダクタ１０５ｂを通って流れる電流が増大するにつれて、インダクタ１０５ａを通って流れる電流が減少する。

インダクタ１０５ａおよび１０５ｂを通る電流における方向の変化は、インダクタ構造１０５を通って流れるＡＣ差動電流Ｉ_diffと見なすことができる。インダクタ構造１０５が中央タップであるので、一回巻きインダクタ構造および、したがってインダクタ１０５ａおよび１０５ｂは互いに物理的に対称であり、電流Ｉ_diffは、インダクタ１０５ａおよび１０５ｂを通る電流の非対称な流れを表わす。たとえば、回路１００のＰＭＯＳ電流源１１５は、バイアスされてほぼ１００ｍＡに等しい電流Ｉ_biasを生成することができる。この場合、インダクタ１０５ａおよび１０５ｂの各々を通って流れる電流Ｉ_CMは、ほぼ５０ｍＡに等しい。

続く時間Ｔ１において、回路１００が発振するので、ほぼ７５ｍＡの電流がインダクタ１０５ａからノード１４５へと流れることができるとともに、ほぼ２５ｍＡの電流がインダクタ１０５ｂからノード１５０へと流れることができる。この場合、ほぼ２５ｍＡの電流Ｉ_diffが、インダクタ構造１０５を通りノード１５０からノード１４５へと流れると見なすことができる。図１において電流Ｉ_diffが一方向の矢印で示されているが、電流Ｉ_diffは、インダクタ構造１０５のいずれの方向にも流れることができる。コモンモード電流と差動電流との区別は、インダクタ構造１０５の性能にとって重要であるが、その理由は電流Ｉ_diffがインダクタ構造１０５を、いずれかの方向に非対称に流れるのに対して、電流Ｉ_CMが中央端子１４０のいずれかの側にインダクタ構造１０５を対称的に流れるためである。

ＮＭＯＳ１２０および１２５の各々を通って流れる電流は、ノード１３５で集められて電流源１３０へと戻される。回路１００は電流源１３０の正電位と電流源１３０の負電位との間の閉じた経路であるが、中央端子１４０に流入する電流は、電流源１３０の負電位に戻される電流に等しい。したがって電流源１３０の負電位に戻される電流は、Ｉ_biasに等しい。

図１の回路１００内のリターン１５５は、ＮＭＯＳ１２０および１２５の各々のソースから、電流源１３０の負電位への、電流のリターン経路を表わす。ＩＣ内の物理的な回路として実現される場合には、リターン１５５は、配線材料の１以上の部分を表わし、その部分は、ＮＭＯＳ１２０および１２５の各々のソースを、ＩＣの導電層内に実現される接地バスへと結合し、その導電層は、ＮＭＯＳ１２０および１２５の各々のソースからある有限の距離だけ離れて位置する。

ＮＭＯＳ１２０および１２５の各々のソース端子を電流源１３０に結合させる配線材料を経路付ける位置および方法に依存して、リターン１５５の配線材料はインダクタ構造１０５に結合することができる。この結合の方式は、誘導性結合および容量性結合の両方であり得る。インダクタ構造１０５に対して、リターン１５５の配線を経路付けて電流Ｉ_biasを電流源１３０に戻すことにおける非対称性は、リターン１５５をインダクタ構造１０５に結合することにおける非対称性をもたらす。さらに、リターン１５５の配線材料の異なる部分内の電流の流れにおける非対称性は、リターン１５５をインダクタ構造１０５に非対称的に誘導的に結合することをもたらし得る。

ＩＣ内の回路１００の物理的な実現例における、たとえば配線材料のような他の素子および物理フィーチャの結合は、インダクタ構造１０５の回路パラメータに影響を与え、したがって回路１００に影響を与え得る。図において、インダクタ１０５に結合される他のＩＣ素子および物理フィーチャは、インダクタ構造１０５のインダクタンス値を変更する可能性があり、それにより回路１００の中心周波数を移動させる。リターン１５５へのインダクタ構造１０５の非対称な結合は、インダクタ１０５ａおよび１０５ｂのうちの１つのインダクタンス値に対して、他よりもより重要な影響を与える可能性があり、それにより回路１００の差動完全性を低下させる可能性がある。さらに、コモンモードノイズをインダクタ構造１０５に非対称的に結合させることは、インダクタ１０５ａおよび１０５ｂのうちの１つに、他よりもコモンモードノイズの多くを結合させる可能性がある。コモンモードノイズ、すなわち差動回路によって本質的に減少されるノイズの非対称な結合は、差動ノイズへと変換されるコモンモードノイズをもたらし得る。

図２は、インダクタ構造１０５のトポグラフィ図を示す第２のブロック図であり、例示の目的で与えられる。図２は、図１を参照して議論される一回巻きの中央タップインダクタ構造１０５の、ＩＣ内で実現されるような物理レイアウト表現を示す。したがって、この明細書を通じて同様の要素には同様の符号を用いる。インダクタ構造１０５は、コイル２０５と、中央端子１４０と、差動端子（端子）２１０および２１５と、リターン１５５と、分離リング２２０とを含むことができる。

この明細書内での説明の目的のために４つの別々の対象物として示されているが、コイル２０５と、中央端子１４０と、端子２１０および２１５とはともに結合されて、導電性材料の連続的領域を表わす。さらに、導電性材料の連続的な領域または部分として実現されているが、コイル２０５と、中央端子１４０と、端子２１０および２１５とはＩＣの１以上の異なる導電層内で実現可能である。導電層は、１以上のビアと結合されて、１つの連続的導電経路を生成可能である。

コイル２０５は、インダクタ構造１０５の対称的な一回巻きのコイルとして実現可能である。中心線２２５は、コイル２０５を対称に二分するように決定可能である。中心線２２５の特定の側に存在するコイル２０５の各々の部分は、図１を参照して説明されるように、インダクタ１０５ａおよび１０５ｂのうちの１つの物理レイアウトを表わすことができる。図２内において八角形のコイルとして実現されているが、コイル２０５は、中心線２２５についてコイル２０５の対称性が維持できる限りにおいて、利用可能なＩＣ製造プロセスを用いて実現可能なあらゆるさまざまな形態または形状において実現可能である。したがって、インダクタ構造１０５内の八角形コイルとしてコイル２０５を実現することは、明確さおよび説明の目的のみのために与えられて、限定を意図するものではない。

ＲＦ差動回路、たとえば図１の回路１００の内部で実現される場合、インダクタ構造１０５は、中央端子１０４においてバイアス電流Ｉ_biasを受けることができる。この明細書内で先に示されたように、中央端子１４０は、コイル２０５の長さの中点に位置し、それによってコイル２０５の各々の側が、対称であるとともに等しいインダクタンス値を有することが確実となる。端子２１０および２１５の各々は、インダクタ構造１０５が実現されるＲＦ差動回路の差動出力ノードに結合可能である。この明細書において先に説明されるように、ＲＦ差動回路がバランス条件にある場合、端子２１０および２１５の各々から発生されるコモンモード電流Ｉ_CMは、Ｉ_biasの１／２にほぼ等しい。

ＲＦ差動回路が状態を切換えるに従い、差動電流Ｉ_diffは、コイル２０５内でいずれかの方向に流れを交互に切換えることができる。Ｉ_diffが電流の方向を変えるにしたがい、Ｉ_diffと関連付けられる電流の量も変化する。この方式で説明される、コイル２０５内の電流により、コイル２０５を流れる電流は、任意の特定の時間における端子２１０および２１５を通って流れる電流Ｉ_CMおよびＩ_diffの和として表わすことができる。

たとえば、中央端子１４０は、ほぼ１００ｍＡの電流Ｉ_biasを受けることができる。その結果、端子２１０および２１５の各々を流れるコモンモード電流は、ほぼ５０ｍＡとなり得る。時間Ｔ１において、ほぼ７５ｍＡの電流が端子２１０から流れるとともに、ほぼ２５ｍＡの電流が、端子２１５から流れ出ることを可能にする。その場合、時間Ｔ１において、ほぼ２５ｍＡの差動電流が、端子２１５から端子２１０へとコイル２０５内で流れる。コモンモード電流と差動電流との区別は、インダクタ構造１０５の性能にとって重要であるが、その理由は、Ｉ_CMが中心線２２５のいずれかの側に対称的に流れるが、その一方で、Ｉ_diffは、中心線２２５を横切るいずれかの方向に交互に流れるためである。

リターン１５５は、インダクタ構造１０５を実現するために用いられるＩＣ製造プロセスの導電層内に配置された導電性材料の部分で実現可能である。１つの実施形態において、リターン１５５の長さは、コイル２０５の直径の長さにほぼ等しく、さらに中心線２２５が、コイル２０５内に実質的に配置可能である。リターン１５５が実現される導電層は、コイル２０５、中央端子１４０および／または端子２１０および２１５を実現するために用いられる導電層とは異なる導電層であり得る。この方式でリターン１５５を実現することにより、コイル２０５、中央端子１４０または差動端子２１０および２１５の１以上が、リターン１５５と結合することが防がれる。さらに、リターン１５５を通じて、コイル２０５のいずれかの側を流れる電流は、併せられて、電流源１３０に戻され、電流源１３０は、中央端子１４０に隣接する、または中央端子１４０に近いリターン１５５の端部において配置可能である。リターン１５５は、中心線２２５に配置可能であり、それによってインダクタ構造１０５、すなわちコイル２０５を二分する。中心線２２５上にリターン１５５を実現することは、インダクタ構造１０５内で用いられる電流が、インダクタ構造１０５に対称的に、最も低い電位へと戻されるように経路付けられることを確実する。さらに、中心線２２５上にリターン１５５を実現することは、インダクタ構造１０５内に用いられる電流を、最も低い電位へと戻すために用いられる導電性材料が、インダクタ構造１０５を通って対称的に経路付けられることを確実にする。

この方式でリターン１５５を実現することは、バイアス電流を最も低い電位に戻すことにより、あるいはバイアス電流を最も低い電位に戻すために用いられる配線材料によって誘起される任意の結合が中心線２２５によって二分されるようにコイル２０５のいずれかの側に対称的に適用されることを確実にする。この対称性を維持することによって、コイル２０５の各々の側の間の整合誘導特性の維持が可能となる。中心線２２５のいずれかの側に存在するコイル２０５の各々の部分が、別々のインダクタ、たとえば図１を参照して説明されるようなインダクタ１０５ａおよび１０５ｂを実現するので、コイル２０５の各々の側のインダクタンス値の整合は、インダクタ構造１０５で実現される回路内で差動信号バランスを確保するように要求される。中心線２２５の一方の側に非対称的にコイル２０５に結合されるあらゆるコモンモードノイズは、差動の入力へと変換されて、そのノイズは、インダクタ構造１０５が実現される任意の差動回路の差動出力信号内に現われ得る。

分離リング２２０は、インダクタ構造１０５を実現するために用いられるＩＣ製造プロセスの導電層内に存在する導電性材料の部分に結合される１以上の基板タップを含むことができる。別の実施形態において、ＩＣ製造プロセスの最も低いところに存在する導電層、したがって、基板タップに最も垂直方向に近くにある導電層は、基板タップに結合される導電性材料の部分を実現するために用いることができる。分離リング２２０の導電性材料は、１以上の配線を介して、インダクタ構造１０５が実現されるＩＣ内の最も低い電位、たとえば接地に結合可能である。１つの局面において、分離リング２２０は、コイル２０５に電磁気的に結合されるということができる。

分離リング２２０は、コイル２０５の外周から一定かつ所定の距離２３０でコイル２０５を囲むことができる。たとえば、コイル２０５と分離リング２２０とは、互いに同心であり得る。コイル２０５と分離リング２２０とは、さらに、同じ形状を有し得る。ただし、分離リング２２０は、コイル２０５を囲むように寸法が取られるとともに、ＩＣの異なる導電層内で実現される。

ＩＣインダクタ構造は、ＩＣ全体に共通の導電性基板材料の上に存在するので、周囲の素子からのノイズがインダクタ構造の直下に位置する基板材料へと入射される可能性がある。インダクタ構造のコイルは、一般的に基板層から最も遠くにある導電層内に実現されて、基板層とは１以上の誘電層によって分離される。このような分離にも係わらず、従来のインダクタ構造のコイルとその下にある基板との間には誘導性結合および容量性結合の両方が存在し得る。このために、分離リングは、インダクタ構造の周囲に配置されるとともに、共通基板電位、たとえばＩＣの接地電位へと結合可能である。インダクタ構造の下にある基板を接地に結合することによって、インダクタ構造を囲む素子によって入射される基板ノイズから下部の基板を分離することが改善される。

典型的には、従来のＩＣインダクタ構造内で用いられる分離リングは、従来のＩＣインダクタ構造のインダクタコイルを囲む連続的な基板リングを形成する。従来の分離リングが連続的であるので、そのリングは従来のＩＣインダクタ構造のコイルを囲むコイルを形成する。その結果、従来のＩＣインダクタ構造のコイルと従来の分離リングによって形成されるコイルとの間に相互インダクタンスが存在する。相互インダクタにより、従来のＩＣインダクタ構造内では時間的に変化する差動電流が磁界を生成して、その磁界が従来の分離リング内に電流を誘起する。従来の分離リング内で発生する電流は、従来のＩＣインダクタ構造内に流れる電流と反対の磁界を形成する。この反対の磁界は、回路内での動作時に従来のＩＣインダクタ構造の絶対インダクタンス値を減少させる。

したがって、従来の分離リングと従来のＩＣインダクタ構造との間の相互インダクタンスは、従来のＩＣインダクタ構造のインダクタンス値を減少させる。さらに、従来の分離リングと従来のインダクタ構造のコイルとの間の距離が減少するにつれて、分離リングと従来のインダクタ構造のコイルとの間の相互インダクタンスが増加し、従来のＩＣインダクタ構造の絶対インダクタンス値が減少する。従来の分離リングへの誘導性結合からの、従来のＩＣインダクタ構造のインダクタンス値における減少は、従来の分離リングがない場合に対して、従来のＩＣインダクタ構造のインダクタンス値の２０％に達し得る。

インダクタンス値への従来の分離リングの効果を打消すために、分離リング２２０は、分離リング２２０内で不連続性を発生させる開口部を含む。従来の分離リングとは異なり、分離リング２２０はコイル２０５を囲む連続的コイルを形成しない。分離リング２２０の端部２４０および２４５は、中央端子１４０、たとえば、差動端子２１０および２１５からのインダクタ構造１０５の両側に近接し、開口部を定義する所定の距離２３５だけ離れている。別の実施形態において、開口部は、中心線２２５がその中心となるように配置される。その場合、分離リング２２０の端部２４０および２４５の各々は、中心線２２５から等距離にあり得る。示されるように、開口は中心線２２５上の中央端子１４０と位置合わせされ、たとえば同軸上に位置合わせされる。分離リングの一部分、たとえば開口部に対向する位置は、この明細書内でより詳細に示されるように、リターン１５５に結合可能である。

分離リング２２０における開口部は、分離リング２２０を通る電流経路を断ち切ることによって、分離リング２２０の周囲の電流の循環を妨げることができる。分離リング２２０内の電流の減少は、インダクタ構造１０５のインダクタンス値におけるコイル２０５と分離リング２２０との間の誘導性結合の影響を減少させることができる。たとえば、分離リング２２０内の端部２４０と端部２４５との間の距離２３５で定義される開口を含むことは、距離２３０における任意のばらつきがインダクタ構造１０５のインダクタンス値にもたらす影響を減少させることができる。

分離リング２２０によって、インダクタ構造１０５と相互作用を及ぼすコイルを形成するのと同様の方法により、ＩＣ内の回路ブロックを配線するために用いられる導電性材料の部分は、インダクタ構造１０５と相互作用するコイルを形成することができる。特に、ＩＣ内の電源線、たとえばＶＤＤおよび接地は、典型的には、導電性材料の広い領域で実現されるが、よりインダクタ構造１０５と相互作用し得る。インダクタ構造１０５と相互作用するコイルを形成するために、電源線は、中心線２２５に交差する方式でインダクタ構造１０５のコイル２０５を二分しなければならない。電源線が中心線２２５の一方の側に存在する場合には、電源線上の差動端子２１０および２１５を通って流れる差動電流の影響が最小限となる。

電源線が中心線２２５を交差することを可能にすることで、コイル２０５を流れる差動電流は、中心線２２５を交差する電源線内に電流を誘起し得る。電源線内に誘起する電流は、インダクタ構造１０５のインダクタンス値に影響を与える磁界を発生し得る。このために、ＩＣレイアウト内で実現される場合、インダクタ構造１０５を定義する周囲内、またはインダクタ構造１０５を定義する周囲から所定の距離内には、中心線２２５に交差する電源線は存在しない。１つの実施形態において、分離リング２２０、たとえば分離リング２２０の外側の端部は、インダクタ構造１０５を定義する周囲であり得る。

リターン１５５および分離リング２２０内の開口部を実現すること、および説明されるように電源線が中心線２２５を交差することを防ぐことにより、中央タップインダクタ構造は、より大きな差動対称性と、より安定的なインダクタンス値を示すように実現可能である。図２を参照して説明されるさまざまな構造素子を用いることにより、インダクタ構造１０５のインダクタンス値におけるばらつきを、設計インダクタンス値のほぼ２％の減少で実現することができる。

図３は、この明細書で開示される別の実施形態に従うインダクタ構造の図形表現を与える第２のブロック図である。より特定的には、図３は、インダクタ構造１０５のさらなる局面を示す。したがって、図３は、インダクタ構造１０５の電気的特性および電磁気的特性と、図１の回路１００の動作におけるそれらの特性の影響をよりよく理解することを意図する。したがって、ＰＭＯＳ１１５、ＮＭＯＳ１２０および１２５、およびＶＤＤのような要素の回路図での表現は、回路１００内でインダクタ構造１０５が存在するとともに動作する動作上の説明を示すために含まれている。

図３を参照して、ＰＭＯＳ１１５のドレイン端子は、配線３０５を介して中央端子１４０に結合される。この明細書で既に説明されるように、ＰＭＯＳ１１５は、電流源１３０の正電位から回路１００への電流Ｉ_biasのための電流源として機能する。ＩＣレイアウト内で実現される場合、配線３０５は、中心線２２５に沿ってインダクタ構造１０５へと経路付けられて、それによりインダクタ構造１０５内における構造的および電流での対称性を維持することができる。

差動端子２１０は、ＮＭＯＳ１２０のドレイン端子に結合される。ＮＭＯＳ１２０のゲート端子は、差動端子２１５に結合される。差動端子２１５は、ＮＭＯＳ１２５のドレイン端子に結合される。ＮＭＯＳ１２５のゲート端子は、差動端子２１５に結合される。この方式で実現されることにより、ＮＭＯＳ１２０および１２５はクロス結合差動対を形成する。ＮＭＯＳ１２０および１２５の各々のソース端子は、配線３１０に結合される。ＮＭＯＳ１２０および１２５の各々のソースを流れるコモンモード電流および差動電流は、配線３０５内で合わさった場合に、ほぼＩ_biasに等しい。配線３１０は、図面上ではＮＭＯＳ１２０および１２５の各々のソース端子をリターン１５５に結合させるために必要な金属配線を表わす。インダクタ構造１０５内での構造的および電流の対称性を維持するために、配線３１０は、差動端子２１０および２１５に隣接するリターン１５５の第１の端部に対称的に結合可能である。

リターン１５５の第２の端部は、中央端子１４０に隣接しているが、ソース１３０の負電位に結合可能である。配線３１５は、リターン１５５をソース１３０の負電位に結合するために用いられる。配線３１５は、中心線２２５に沿って、インダクタ構造１０５からソース１３０へと経路付けられることができる。この方式で結合されることで、電流Ｉ_biasは、リターン１５５および配線３１５を介して電流源１３０へと戻されることができる。たとえば、配線３１５は、異なる導電層に配置されて、中心線２２５に沿って経路付けられることを容易にすることができる。さらに、この方式で配線３０５，３１０および３１５を経路付けることは、電流Ｉ_biasが中心線２２５に沿ってインダクタ構造１０５に対称的に入力または出力するように経路付けられることを確保する。この対称的な経路のアプローチは、インダクタ構造１０５内のループの形成を防ぎ、そのループはコイル２０５に結合する可能性があり、コイル２０５は、インダクタ構造の全体のインダクタンス値を変化させるか、あるいはインダクタ構造１０５に外部ノイズを入射する可能性がある。

基板ノイズの結合は、さらに位置２０５において分離リング２２０をリターン１５５に結合させることによって最小化することができる。位置２５０において分離リング２２０をリターン１５５に結合させることは、分離リング２２０を中心線２２５に対する２つの対称的な部分に電気的に分割する。位置２５０は、電気的ノードとしても表わされるが、コイル２０５内に流れる差動電流、すなわち分離リング２２０内の誘起電流のための回路１００の仮想的なＡＣ接地に対応する。この明細書内で用いられるように、「仮想ＡＣ接地」との用語は、基準電位に直接に物理的に結合されていない状態でのＡＣ電流の入力または出力の場合における、定常電位で維持される電流のノードを呼ぶ。分離リング２２０を位置２５０において仮想ＡＣ接地に結合させることは、分離リング２２０の能力を最小化して、コイル２０５の任意の部分と相互作用するループを形成する。さらに、この方式で分離リング２２０を結合させることは、インダクタ構造１０５のインダクタンス値における分離リング２２０の影響を最小化する。

図３で開示される例は、この明細書で開示される１以上の実施形態を限定することを意図するものではない。たとえば、回路の概略的な形態で示されるさまざまな素子は、１以上の他のノードおよび／または受動素子で置き換えることができる。これに関し、たとえば、差動端子２１０および差動端子２１５は、１以上の能動素子、受動素子、またはそれらに示されているのとは別の能動素子および受動素子の組合せによって位置２５０およびリターン１５５に結合されることができる。一般的に、差動端子２１０をリターン１５５に結合させる素子は、差動端子２１５をリターン１５５に結合させる素子と同様であるが、必ずしもそうである必要はない。同じ方式で、中央端子１４０は、図３に示されたのとは異なる他の種類の回路素子によってリターン１５５に結合可能である。

図４は、この明細書で開示される別の実施形態に従うインダクタ構造の側面図を与える第３のブロック図である。図４は、矢印３００の示す斜め方向から見た図３のインダクタ構造１０５の側面図を示す。なお、側面図である図４内において、図３では見ることができる１以上の対象物は、図４の中では見ることができない場合がある。同様に、図４内に現われる１以上の対象物は、図３内で見ることができない可能性がある。

図４を参照して、３つの別々の導電層が、インダクタ構造１０５の素子を実現するために用いられる。３つの導電層で実現されているが、インダクタ構造１０５は、１以上のさらなる導電層で実現することができる。したがって、この明細書内では、３つの導電層によるインダクタ構造１０５の実現は、明確性および説明の目的のみで与えられるものであり、限定することを意図していない。たとえば、インダクタ構造１０５は、４つの導電層を用いて実現可能である。この場合、コイル２０５は、ビアによってともに結合される２つの隣接する導電層を用いて実現可能である。この方式において、コイル２０５のクォリティファクタ、すなわちＱは、コイル２０５と関連する直列抵抗を減少させることによって改善可能である。

図４を続けて、中央端子１４０と、コイル２０５と差動端子２１０とは、導電層内の導電材料の単一の連続部分で実現されて、その導電層は基板４２０として示されるような基板層から最も遠く離れた導電層である。なお、図４内において、差動端子２１５は差動端子２１０によって隠されている。

リターン１５５は、コイル２０５を実現するために用いられる導電層と、基板４２０との間に存在する導電層内で実現される。図４で示される例において、リターン１５５は、コイル２０５が実現される導電層と、分離リング２２０が実現される導電層との間の導電層内で実現される。一般的に、インダクタは、基板４２０に最も遠く離れた導電層を用いてＩＣ内で実現される。典型的には、ＩＣ製造プロセスのこれらの上部導電層は、より下方に存在する導電層よりも厚く、その結果、より低い直列抵抗およびより高いＱを有するインダクタを生成する。図４に示されるように、コイル２０５の下に実現されているが、リターン１５５はまた、コイル２０５を実現するために用いられる導電層の上に存在する１以上の導電層内に実現可能である。したがって、この明細書の図４内で示されるようなリターン１５５の実現は、明確さおよび説明の目的のみで与えられるものであり、限定することを意図するものではない。

配線３０５は、インダクタ構造１０５の中央端子１４０をＰＭＯＳ１１５のドレイン端子に結合させる導電材料の領域を示す。配線３１０は、リターン１５５をＮＭＯＳ１２０および１２５の各々のソース端子に結合させる導電性材料の領域を表わす。配線３１５は、リターン１５５をソース１３０の正電位に結合させる導電性材料の領域を表わす。導電性材料は単一の層として示されているが、配線３０５，３１０および３１５の各々は、１以上の導電層と、隣接する導電層を結合させる１以上のビアとを用いて実現可能であり、配線３０５，３１０および／または３１５のそれぞれを形成する。したがって、この明細書内の導電性材料の単一領域で配線３０５，３１０および３１５の各々を実現することは、明確さおよび説明の目的のみで与えられるものであり、限定することを意図するものではない。

分離リング１２０は、基板４２０に最も近くに存在する導電層内で実現される。各々のコンタクト４１５は、分離リング１２０の部分を基板４２０の下部領域に結合させる。基板４２０に最も近い導電層内で実現されているが、分離リング２２０は、ＩＣ製造プロセス内で利用可能な任意の導電層内で実現可能である。したがって、図４で示されるような、基板４２０に最も近い導電層内の分離リングおよび多数のコンタクト４１５の実現は、限定を意図するものではない。

配線４１０は、分離リング２２０を配線３１０に結合させる導電性材料の領域を示す。配線４１０は、位置２５０において配線３１０を１以上のビア４２５に結合させる。したがって、導電性材料の単一の層として示されているが、配線４１０は配線４１０を配線３１０に結合させる１以上の導電性の層として実現可能である。

１以上の実施形態において、位置２５０は、インダクタ構造１０５が実現される回路のための仮想ＡＣ接地に配置可能である。この場合、配線４１０は、位置２５０において分離リング２２０に物理的に接続可能であり、したがって分離リング２２０はインダクタ構造１０５の中心線に沿って分離リング２２０の長さの中点において対称的に二分される。この方式で分離リング２２０を配線３１０に結合させることは、コイル２０５の部分を結合させる可能性がある分離リング２２０によって形成される任意のループのサイズを最小化することができる。分離リング２２０によって形成されるループとコイル２０５との結合を最小化することは、分離リング２２０とコイル２０５とが近接することによって引起される可能性がある、インダクタ構造１０５のインダクタンス値におけるばらつきを減少させる。

図５は、二回巻き中央タップインダクタ構造５００を示す第４のブロック図であり、例示の目的で与えられる。インダクタ構造５００は、この明細書で説明されるように、２以上の巻線で実現されるような中央タップインダクタ構造に適用される、分離リングの特徴の使用を示す。インダクタ構造５００は、図１のインダクタ構造１０５を参照して説明されるような、差動ＲＦ回路内で実現可能である。図５は、インダクタ構造５００を囲む分離リング内の対称的な開口部を与えることでもたらされる、さらなる局面および性能の改善を示す。

インダクタ構造５００は、コイル５０５と、中央端子５１０と、差動端子（端子）５１５および５２０と、分離リング５２５とを含むことができる。インダクタ構造５００は、差動ＲＦ回路内での使用を意図しているので、一般的に、バイアス電流は中央端子５１０において入力される。中央端子５１０をコイル５０５に結合させる導電性材料の部分５６０は、中心線５３５に位置するインダクタ構造５００のリターン、またはリターンの一部と見なすことができる。したがって、図５に示されるリターンは、構造的に図１から図４のリターン１５５と異なっており、たとえば、図１における素子１１５と素子１４０との間の配線に対応可能である。バイアス電流の一部は、端子５２０および５１５の各々において差動ＲＦ回路へと出力される。この明細書内では説明の目的のために４つの別々の対象物が参照されるが、中央端子５１０と、端子５１５および５２０とは、ともに結合されて、導電性材料の１つの連続的な領域または部分として表わされる。さらに、コイル５０５、中央端子５１０および／または端子５１５および５２０の各々は、ＩＣの１以上の異なる導電層内で実現可能である。導電層は、１以上のビアによりともに結合されて、１つの連続的導電性経路を生成することができる。

コイル５０５は、インダクタ構造５００の対称的な２回巻きのコイルとして実現される。中心線５３５は、コイル５０５を対称的に二分するように決定可能である。図５内で２回巻きの八角形コイルとして実現されているが、中心線５３５についてのコイル５０５の対称性が維持されている限りにおいて、コイル５０５は、ＩＣ製造プロセスによって可能な任意のさまざまな形状または形態で実現される２以上の巻線を含むことができる。したがって、インダクタ構造５００内で２回巻きの八角形コイルとしてコイル５０５を実現することは、明確性および説明の目的のみで与えられるものであって、限定することを意図するものではない。別の実施形態において、たとえば、コイル５０５の巻線は、ＩＣの異なる導電層内で実現されるコイルの各々の巻線で積層可能である。異なる導電層内で実現される各々の巻線は、隣接する導電層における巻線に、１以上のビアによって結合されて、連続的なコイルを形成することができる。

分離リング５２５は、インダクタ構造５００を実現するために用いられる、ＩＣ製造プロセスの導電層内に存在する導電性材料の部分に結合される、１以上の基板タップを含むことができる。別の実施形態において、ＩＣ製造プロセスの最も低い導電層すなわち基板タップに垂直方向に最も近い導電層は、基板タップに結合される導電性材料の部分を実現するために用いられることができる。分離リング５２５の導電性材料は、ＩＣ内の配線材料を通して、インダクタ構造５００が実現されるＩＣ内の利用可能な最も低い電位、たとえば接地に結合可能である。分離リング５２５は、コイル５０５の外周から一定かつ所定の距離でコイル５０５を囲むことができる。別の実施形態において、分離リング５２５は、分離リング５２５の長さの中点において、インダクタ構造５００が実現される回路内に配置される仮想的ＡＣ接地に結合可能である。

図５は、コイル５０５および分離リング５２５内の電流への、コイル５０５と分離リング５２５との間の相互インダクタンスの影響を示す。コイル５０５内において、時間的に変化する差動電流であるＩ_diffは、端子５１５から端子５２０へと流れる。この明細書内で示されるように、中央端子５１０からいずれかの方向に対称的に流れるコモンモード電流とは異なり、Ｉ_diffは、インダクタ構造５００を横切って流れる。したがって、Ｉ_diffは、中心線５３５に関して、インダクタコイル５０５を非対称的に流れる。インダクタ構造５００にＩ_diffが流れることにより、分離リング５２５内に電流を誘起する磁界が発生する。この電流は、Ｉ_ringと示され、Ｉ_diffとは逆方向に流れる。

電流Ｉ_ringは、コイル５０５を通る電流Ｉ_diffとは反対の磁界を生成する。この明細書で既に説明されるように、従来のＩＣインダクタ構造において、分離リング内の電流のスムーズな流れは、従来のＩＣインダクタ構造のインダクタンス値に影響を与え得る。分離リング５２５内の開口部の長さ５３０は、分離リング５２５内に流れる電流Ｉ_ringのための経路を断ち切る。図５内において、電流Ｉ_ringを表わすために用いられる矢印の長さは、分離リング５２５内のさまざまな場所における電流Ｉ_ringの電流密度を示す。図５を参照して、電流Ｉ_ringの電流密度は、開口部に最も近い場所で最も低くなり、開口部から最も遠い場所で最も高くなる。

したがって、電流Ｉ_ringによって分離リング５２５内で生成される磁界は、開口部に最も近い場所において最も弱くなるとともに、開口部から最も遠い場所において最も強くなる。その結果、コイル５０５と分離リング５２５との間の結合は、開口部に最も近い場所において最も弱くなるとともに、開口部から最も遠い場所において最も強くなる。分離リング５２５内の電流密度は、開口部に最も近い場所において減少する。しかし、電流密度における変化は、中心線５３５によって二分されるように、分離リング５２５内の開口部のいずれかの側における分離リング５２５内で対称的である。中心線５３５に沿って開口部の中心を配置することは、電流Ｉ_ringの電流密度におけるばらつき、したがって、コイル５０５と分離リング５２５との間の結合のレベルが、中心線５３５に関してインダクタ構造５００内で対称であることを確実にする。

中心線５３５によって対称的に二分される開口部の重要性を示すために、分離リングが時計回りに９０°回転しているものとする。コイル５０５と分離リング５２５との間の結合が開口部近くで最も弱くなるので、コイル５０５と分離リング５２５との間の結合は、端子５２０を含むコイル５０５の側内で、端子５１５を含むコイル５０５の側よりも弱くなる。中心線５３５上に分離リング５２５内の開口部の中心を置かないことによって発生する、コイル５０５と分離リング５２５との間の結合の非対称性は、コモンモード信号から差動信号への変換をもたらし得る。

分離リング５２５が時計回りに９０°回転している前の図示を続けると、分離リング５２５に結合される接地電位は、ある量のノイズを含み得る。ノイズ信号は、分離リング５２５によってコイル５０５と結合され得る。開口部の回転が、コイル５０５の各々の側と分離リング５２５との間の結合の非対称的なレベルをもたらすので、端子５２０を含む側よりも端子５１５を含むコイル５０５の側の方において、より多くの信号が結合される。コイル５０５の一方側とコイル５０５の他方側とでの、ノイズ信号の強度の違いは、インダクタ構造５００が実現される回路内での差動ノイズ信号として現われる。

中心線５３５上に分離リング５２５の開口の中心を置くことは、ノイズ信号がコイル５０５の各々の側に対称的に結合するということを確実にする。この場合、ノイズ信号は典型的な差動回路によって、実質的には相殺される、あるレベルでのコモンモード信号として現われる。同様の結合非対称性は、インダクタ構造５００において本質的な、２つのインダクタのインダクタンス値の整合に影響を与え得る。

図６は、ＩＣ内の使用のためのインダクタ構造６００のトポグラフィ図を示す第５のブロック図であり、例示の目的で与えられる。インダクタ構造６００は、ＩＣ内で、たとえばＩＣインダクタ構造として実現可能である。示されるように、インダクタ構造６００は、コイル６０５と、パターニングされた接地シールド（ＰＧＳ）構造６１０とを含むことができる。ＰＧＳ構造６１０は、基板生成ノイズからの分離を与える。さらに、ＰＧＳ構造６１０は、インダクタ構造６００の「Ｑ」を改善する機能を果たすことができる。

コイル６０５は、端子６１５と、端子６２０と、ビア（図示せず）を用いてコイル６０５に結合される配線６２５とを含むことができる。コイル６０５は、高導電性材料を含むＩＣ製造プロセスの１以上のさまざまなプロセス層において実現可能である。ある実施形態において、インダクタ構造６００のコイル６０５は、ＩＣ製造プロセスでの最も導電性を有する材料を含むプロセス層内で実現可能である。たとえば、典型的には基板６５５から最も遠くにあるＩＣ製造プロセスの金属層は、（最高でなくても）高い導電性のプロセス層と見なされて、コイル６０５を実現するために用いることができる。単一の金属層内に形成されるものとして示されているが、コイル６０５は、１以上のビアを用いて互いに結合される２以上の積層された金属層により形成可能であるということが理解されるべきである。

端子６１５と６２０とは、インダクタ構造６００の遠位端に位置する。端子６１５および６２０は、インダクタ構造６００を、インダクタ構造６００が実現されるＩＣ内の１以上の他の回路素子に結合するために用いることができる。端子６２０をコイル６０５の外周の外側で利用可能とするために、配線６２５は、コイル６０５の如何なる巻線を実現するためにも用いられていない金属層を用いて形成可能である。したがって、コイル６０５の内側の最も多い巻線は、示されるように１つ以上のビアを用いて配線６２５に結合可能である。

ＰＧＳ構造６１０は、フィンガ６４０によって特徴付けられることができる。ある実施の形態において、コイル６０５は、分離リング６４５と、分離壁６６５とが同心となるようにすることができる。図示のために、この明細書内で分離リング６４５の符号は、他に示されていなければ、分離リング６４５の上に位置する金属構造に分離リング６４５を結合するために用いられる任意のコンタクトもまた指すことができる。図６内において、分離壁６６５は、介在する空間なく、分離リング６４５に直ちに隣接している。しかしながら、別の実施形態において、分離壁６６５は、示されるよりももっと大きくあり得て、実質的に一定の距離によって、分離リングの外側の端部と、分離壁６６５の内側の端部とが分離される。さらに別の実施の形態において、分離リング６４５は、分離壁６６５の直下に延在可能であるか、あるいは分離壁６６５の直下に配置可能であり、分離リング６４５は、図６に示される視野角からは見ることができない。

図示のため、フィンガ６４０はフィンガ６４０Ａ、フィンガ６４０Ｂ、フィンガ６４０Ｃおよびフィンガ６４０Ｄとして示される、４つの異なる実質的に平行なフィンガのグループへとさらに分割される。フィンガ６４０Ａ−６４０Ｄのうちの各々のフィンガは、各フィンガ６４０の一方端上にある１以上のコンタクト（図示せず）を介して分離リング６４５に結合可能であるとともに、コイル６０５の中心へと内側に延在することができる。フィンガ６４０Ａは、分離リング６４５の上端から下方に向けて延在するとともに、分離リング６４５の上端に実質的に垂直である。フィンガ６４０Ｂは、分離リング６４５の右端から左側に延在するとともに、その右端に対して実質的に垂直である。フィンガ６４０Ｃは、分離リング６４５の下側の端部から上方に延在するとともに、その下側の端部に対して実質的に垂直である。フィンガ６４０Ｄは、分離リング６４５の左端から右側に延在するとともに、その左端に対して実質的に垂直である。

フィンガ６４０の各々は、コイル６０５を形成するために用いられるプロセス層と、基板６５５との間に位置するプロセス層を用いて金属ストリップとして形成可能である。コイル６０５の各々の直線部分の直下では、直下で交差するとともに同じグループ内にあるＰＧＳ構造６１０のフィンガ６４０が、互いに平行に並べられる。また、同じグループ内の隣接するフィンガの対は、同じ所定の距離で離されることができる。ある実施の形態において、所定の距離は、インダクタ構造６００を実現するために用いられるＩＣ製造プロセスによって可能な、最小の金属間隔とすることができる。

たとえば、フィンガ６４０Ａは、実質的に互いに平行であるとともに、フィンガ６４０Ａの各々が配置される直下のコイル６０５の線形部分に対して実質的に垂直であり得る。さらに、フィンガ６４０Ａは、同じ所定の距離で互いに離されることができる。明らかなように、フィンガ６４０Ａは、端子６１５に直接的に結合されるコイル６０５の部分には垂直ではない。フィンガ６４０Ｂは、実質的に互いに平行であるとともに、フィンガ６４０Ｂの各々が配置される直下のコイル６０５の線形部分に対して実質的に垂直である。フィンガ６４０Ｂは、同じ所定の距離で互いに離されることができる。フィンガ６４０Ｃは、実質的に互いに平行であるとともに、フィンガ６４０Ｃの各々が配置される直下のコイル６０５の線形部分に対して実質的に垂直である。フィンガ６４０Ｃは、同じ所定の距離で互いに離されることができる。明らかなように、フィンガ６４０Ｃは、端子６２０に直接的に結合されるコイル６０５の部分に対して垂直ではない。フィンガ６４０Ｄは、互いに実質的に平行であるとともに、フィンガ６４０Ｄの各々が配置される直下のコイル６０５の線形部分に対して実質的に垂直である。フィンガ６４０Ｄは、同じ所定の距離で互いに離されることができる。

インダクタ構造６００内において、電流は、矢印６６０によって示される。したがって、フィンガ６４０の各々は、フィンガ６４０の各々が配置される下側にある、コイル６０５の部分内の電流の方向に対して実質的に垂直に向けられる。この方式でフィンガ６４０を配置することにより、コイル６０５を通じて流れる電流によって発生する磁界へのフィンガ６４０の影響が減少される。この方式でフィンガ６４０を配置することは、インダクタ構造６００の効率を高めることができるが、その理由は、コイル６０５の巻線の周りの磁界内に蓄積されるエネルギが、ＰＧＳ構造６１０によって妨げられたり、消費されたりすることがないためである。

実際には、ＰＧＳ構造６１０のフィンガ６４０は、コイル６０５のすべての部分の直下に位置する連続的なシールドを与える。たとえば、ＰＧＳ構造６１０は、コイル６０５の外側の端部によって定義される外周に少なくとも延在するように実現可能である。ある実施の形態において、ＰＧＳ構造６１０の各々のフィンガ６４０は、コイル６０５の外周部を越えて所定の距離だけ延在することができる。たとえば、フィンガ６４０の各々は、コイル６０５の外周を越えて同じ距離または長さまで延在することができる。

分離壁６６５は、コイル６０５およびフィンガ６４０を包囲するように構成することができる。分離壁６６５は、インダクタ構造６００を実現するために用いられるＩＣ製造プロセスの２以上の導電性プロセス層を用いて実現可能である。分離壁６６５は、たとえば、コイル６０５またはフィンガ６４０を実現するために用いられるようなプロセス層を用いて実現可能である。ある実施の形態において、インダクタ構造６００を実現するために用いられるＩＣ製造プロセスの各々の金属層は、垂直方向に積層されて、分離壁６６５を形成することができる。その場合、分離壁６６５を実現するために用いられる垂直方向に隣接する金属層の各々の対は、１以上のビアを用いて互いに結合されて、連続的な導電性構造、たとえば、フィンガ６４０の周りの壁を形成することができる。

図６において示されるように、フィンガ６４０の各々は、１つ以上のコンタクトを介して分離リング６４５に結合可能である。この場合、分離壁６６５は、もし望ましいのであれば取除くことができる。別の実施の形態において、分離壁６６５は、コイル６０５の外周を越えて延在するフィンガ６４０の各々の端部に結合可能である。この場合、分離壁６６５は、複数のコンタクトを介して分離リング６４５に結合可能であり、それによって分離壁６６５およびフィンガ６４０を基板６５５に結合させる。

ＰＧＳ構造６１０は、インダクタ構造６００が実現されるＩＣ内の既知の電位に結合可能である。典型的なＰ型基板ＩＣプロセスにおいて、ＰＧＳ構造６１０は、同じ接地電位または最も負の電位に結合可能であり、基板６５５もそこに結合される。この方式で実現することにより、ＰＧＳ構造６１０は、インダクタ構造６００内を流れる電流によって発生する電界から基板６５５を遮蔽する接地平面を形成することができる。さらに、ＰＧＳ構造６１０は、インダクタ構造６００を、ＰＧＳ構造６１０が実現されるＩＣ内で動作する他の回路ブロックによって基板６５５内で発生するノイズから分離することができる。

図７−１および７−２は、インダクタ構造７００の側面図を各々示す第６および第７のブロック図であり、例示の目的で与えられる。図７−１および７−２は、インダクタ構造７００の側面図を示し、それは図６のインダクタ構造６００を参照して説明されるように、実現可能である。図７−１および７−２は、例示的な図として与えられる。したがって、図７−１および７−２は、図６とは同じ寸法で描かれていない。さらに、図７−１および７−２は、図６で提示されるトポグラフィ図からは見ることができないインダクタ構造７００のさまざまな局面を示す。

図７−１は、分離壁、たとえば図１の分離壁６６５が示されていないインダクタ構造７００の側面図を示す。図示されるように、インダクタ構造７００のコイル７０５は、上部の金属層、たとえばインダクタ構造７００を実現するために用いられるＩＣ製造プロセスの基板７５５からより遠くにあるいは最も遠くにある金属層内に配置される。図７−１では単一の金属層を用いて実現されるように描かれているが、コイル７０５は、２以上の垂直方向に積層された金属層を用いて実現可能である。この場合、コイル７０５の隣接する金属層は、１以上のビアにより結合可能である。

コイル７０５は、基板７５５により近い、あるいは最も近い１以上の金属層内で実現可能であるということが理解されるべきである。典型的には、ＩＣ製造プロセス内において、基板７５５からより遠くに位置する金属層は、基板７５５により近くに配置される金属層よりもより厚くあり得る。したがって、基板７５５からより遠くにある金属層は、利用可能なプロセス層の、より高いあるいは最も高いレベルの導電率を有する傾向にある。したがって、基板７５５から最も遠くにある金属層にコイル７０５を実現することは、典型的には優れたインダクタ特性、たとえば、より低い直列抵抗をインダクタ構造７００に与える。しかしながら、この明細書で説明されるような、基板７５５から最も遠くに位置する単一の導電層でコイル７０５を実現することは、図示の目的のみで与えられるものであり、この明細書で開示される１以上の実施の形態の限定を意図するものではない。

配線７２５は、１以上のビア７３０によりコイル７０５に結合される。配線７２５は、コイル７０５を実現するために用いられる金属層とは異なる金属層で実現可能である。配線７２５のために異なる金属層を用いることは、コイル７０５の端部、すなわちコイル７０５の最も内側の巻線の端部が、さらなるＩＣ回路素子への結合のためにコイル７０５の外部へと経路付けることを可能にする。図７−１においては、単一の金属層で実現されるように示されているが、配線７２５は、２以上の垂直方向に積層された金属の層で実現可能である。この場合、配線７２５を形成する金属積層体における各々の隣接する層は、１以上のビアにより結合可能である。

配線７２５は、コイル７０５の上に位置する１以上の金属層、すなわち、コイル７０５よりも基板７５５から遠くにある金属層内で実現可能ということが理解されるべきである。したがって、図７−１で示されるような、コイル７０５の直下に位置する単一の導電層で配線７２５を実現することは、図示の目的のみで与えられるものであり、この明細書で開示される１以上の実施の形態を限定するものを意図するものではない。

フィンガ７４０は、概して、フィンガ６４０の各々が配置される下部のコイル７０５の部分における電流の方向と垂直に向けられている。図７−１において、フィンガ７４０の１つのグループのみが示される。示されるように、フィンガ６４０の各々は、基板７５５に最も近い金属層を用いて実現可能である。典型的には、できるだけ基板７５５の近くにＰＧＳ構造を実現することによって、コイル７０５と基板７５５との間の優れた分離が与えられる。基板７５５に最も近い金属層内で実現されるように示されているが、フィンガ７４０は、基板７５５とコイル７０５との間に存在する、任意の導電プロセス層内で実現可能である。したがって、この明細書内で、基板７５５に最も近い金属層内で形成されるようにフィンガ６４０を記載することは、図示のためのみであって、開示される１以上の実施の形態を限定することを意図するものではない。

ある実施の形態において、フィンガ６４０の各々は、分離リング７４５の一方端に結合可能である。分離リング７４５は、コイル７０５の外周の全体を包囲するように寸法付けることができる。図７−１において示されるように、フィンガ７４０の各々は、コンタクタ７６０の１つによって分離リング７４５に結合可能である。分離リング７４５は、たとえば、ＩＣの接地電位に結合されて、フィンガ７４０の各々が結合される既知の定電位を生成し、分離リング７４５内に位置する基板７５５の部分に結合される。他に示されるのでなければ、あるいは文脈で示されるのでなければ、図６に関して説明したように、この明細書内での分離リング７４５の参照は、コンタクト７６０（すなわち図７−２のコンタクト７０５）を含む。分離リング７４５は、たとえば、Ｐ型またはＰ＋型の拡散注入領域のような、低導電性材料で実現可能である。この方式では、フィンガ７４０の各々は、低導電性材料でともに結合可能である。

図７−２は、分離壁７６５が示される、インダクタ構造７００の側面図を示す。分離壁７６５は、図６の分離壁６６５を参照して実質的に説明されるように実現可能である。示されるように、ＰＧＳ構造は、分離リング７４５に結合されるフィンガ７４０で実現可能であり、その結果、基板７５５（図７−２には示さず）に結合可能である。しかしながら、ＰＧＳ構造は、さまざまな他の構成で実現可能である。

たとえば、図７−２において、分離壁７６５は、コンタクタ７０５を用いて分離リング７４５に結合されるように示される。したがって、分離壁７６５は、基板７５５に結合される。ある実施の形態において、ＰＧＳ構造のフィンガ７４０は、分離リング７４５と反対側の、分離壁７６５に直接的に結合可能である。このアプローチを用いることにより、各々のフィンガ７４０の端部は、分離壁７６５の高導電性材料、たとえば金属を用いて、ともに結合可能である。

図７−２において示されるように、分離壁７６５は、垂直方向に積層された２以上の金属層７２０を含むことができる。垂直方向に隣接する金属層７２０の各々の対は、１以上のビア７７５を用いてともに結合可能である。複数の金属層７２０を相互に結合することによって、ＰＧＳ構造内でフィンガ７４０をともに結合するために用いることができる、高導電率の層を生成することができる。

ある実施の形態において、分離壁７６５を形成するために用いられる、最も高い、導電性層、たとえば図７−２に示される上部金属層７２０が、コイル７０５を形成するために用いられる導電層と同じくらい、少なくとも基板７５５から遠くに配置可能である。たとえば、最も高い金属層７２０は、コイル７０５を形成するために用いられるのと同じプロセス層を用いて形成可能であるが、より高く形成することができ、分離壁７６５の最も高いプロセス層は、コイル７０５を形成するために用いられるプロセス層よりも基板７５５から遠くにある。さらに、最も低い導電層、たとえば図７−２に示される最も低い金属層７２０は、分離壁７６５を形成するために用いられるが、フィンガ７４０を形成するために用いられるプロセス層と少なくとも同じくらいに基板７５５近くに配置可能である。たとえば、分離壁７６５の最も低い金属層７２０は、フィンガ７４０を形成するために用いられるのと同じプロセス層を用いて実現可能であるが、フィンガ７４０を形成するために用いられるプロセス層よりも、低く、たとえば基板７５５により近くに位置するプロセス層を用いて形成可能である。

図８は、この明細書で開示される別の実施の形態に従うＩＣインダクタ構造の誘導特性および損失特性における、ＰＧＳ構造のフィンガを結合するために用いられる材料の導電率の影響を示すグラフである。図８は、ＰＧＳ構造が取込まれるインダクタ構造のインダクタンス値における、ＰＧＳ構造のフィンガの個々の１つを結合するために用いられる材料の導電率の効果および、インダクタ構造のＱを示す。図８のグラフは、インダクタンスのプロット８０５と、Ｑのプロット８１０とを示す。縦軸は、ナノヘンリーで区切られる。横軸は、導電率を表わし、銅の導電率で正規化された単位で区切られる。図８のグラフによって示される値は、三次元電磁シミュレーションから導かれる。

金属ＰＧＳ構造を用いる従来のＩＣインダクタ構造において、ＰＧＳ構造の全体は、単一の連続した金属層、たとえば金属シートからなる。連続したＰＧＳ構造は、従来のインダクタ構造の下にある基板を、従来のインダクタ構造のコイル内に流れるＡＣ電流によって発生する電磁場から効果的に分離する。さらに、連続したＰＧＳ構造は、従来のインダクタ構造を、従来のインダクタ構造の隣の他の回路ブロックから伝達可能なノイズから分離する。しかしながら従来のインダクタ構造において、その中に流れるＡＣ電流によって発生する磁界は、連続したＰＧＳ構造内で電流を発生させる。従来のインダクタ構造の連続したＰＧＳ構造内に誘起される電流は、従来のインダクタ構造のＱを低下させる可能性のあるエネルギの損失をもたらし得る。

図８を再び参照して、ＱおよびＰＧＳ構造のフィンガを配線するために用いられる材料の関連する導電率が示される。ウインドウ８１５は、Ｑプロット８１０が低下する、図８の領域を示す。ＰＧＳ構造に関連するＱの低下は、高周波（ＲＦ）ＩＣ回路にとって不適切なインダクタ構造をもたらす。Ｑプロット８１０は、ＰＧＳ構造のフィンガを接続するために用いられる金属の導電率の２つの範囲が、インダクタ構造においてＱの改善をもたらし得るということを表わしている。

ウインドウ８２０は、ＰＧＳ構造のフィンガを接続するために用いられる材料の減少した導電率が、インダクタ構造のＱおよびインダクタンスの増加に対応することを示している。Ｑプロット８１０によって表わされるＱの増加、およびウインドウ８２０内で起こる、インダクタンスプロット８０５によって表わされる、インダクタンスにおける増加は、ＰＧＳ構造のフィンガを接続するために用いられる材料のコンダクタンスの低下をもたらし、電流がフィンガの間を流れることを防ぐ。ＰＧＳ構造のフィンガの間を流れることが禁止される、あるいは妨げられる電流は、インダクタ構造内のＡＣ電流によって発生する電界によって誘起される。フィンガ間の電流を阻止することは、インダクタ構造のＱを増加させる傾向にあるＰＧＳ構造内の抵抗性損失を減少させることができる。

ウインドウ８２５は、ＰＧＳ構造のフィンガを接続するために用いられる材料のコンダクタンスの増加が、Ｑにおける増加および、インダクタ構造のインダクタンスにおける減少に対応することを示す。Ｑプロット８１０によって表わされるＱの増加、および、ウインドウ８２５内で起こるインダクタンスプロット８０５によって表わされるインダクタンスの減少は、フィンガの間の抵抗を大幅に減少させる、ＰＧＳ構造のフィンガを接続するために用いられる材料の高い導電率により生じる。フィンガ間抵抗、たとえばフィンガの間の抵抗を減少させることによって、インダクタ構造のＱを増加させる傾向にある、ＰＧＳ構造内で起こる抵抗性損失を減少させることができる。

図９は、インダクタ構造９００のトポグラフィ図を示す第８のブロック図であり、例示の目的で与えられる。図９は、ＩＣ内のインダクタ構造９００の物理的レイアウトを示す。示されるように、インダクタ構造９００は、２回巻きの中央タップインダクタ構造として示される。インダクタ構造９００は、図８のウインドウ８２０に示される特性、たとえば、ＰＧＳ構造のフィンガを接続するために用いられる材料における低い導電率を利用して実現可能である。

インダクタ構造９００は、コイル９０５と、中央端子９１０と、差動端子（端子）９１５および９２０と、回路ブロック９２５と、分離リング９４５とを含むことができる。示されるように、回路ブロック９２５は、分離リング９４５を過ぎて外側に延在する、コイル９０５の直線部分、たとえば「レッグ」に結合可能である。回路ブロック９２５は、コイルのレッグ、たとえば端子９１５および９２０に、１以上の接続または端子を介して、示されるように結合可能である。ある実施の形態において、グラウンド金属が、回路ブロック９２５の下に配置可能であるとともに実現可能であり、低い損失の材料で形成可能である。導電性材料のリターン線９６０が、図５に示されたとの同様の方式でコイル９０５に結合可能である。リターン線は、中心線９３５上に配置可能である。

この明細書内では、図示の目的のために、４つの別々の対象物として示されているが、コイル９０５と、中央端子９１０と、端子９１５および９２０とは、ともに結合可能であり、導電性材料の１つの連続的領域を表わすことができる。さらに、導電性材料の１つの連続的な領域または部分として実現可能であるが、コイル９０５と、中央端子９１０と、端子９１５および９２０とは、１以上の異なる導電性、たとえば金属のＩＣプロセス層内で実現可能である。導電層は、１以上のビアを用いてともに結合されて、１つの連続的な導電経路を形成可能である。

コイル９０５は、インダクタ構造９００の対称的な２回巻きのコイルとして実現可能である。中心線９３５は、コイル９０５を対称的に二分、または実質的に対称的に二分するように決定可能である。図９内において八角形のコイルとして実現されているが、コイル９０５は、中心線９３５についてのコイル９０５の対称性が維持される限りにおいて、利用可能なＩＣ製造プロセスを用いて実現可能な任意のさまざまな形態または形状で実現可能である。したがって、インダクタ構造９００内で八角形コイルとしてコイル９０５を実現することは、図示の目的で与えられるものであり、この明細書で開示される１以上の実施の形態を限定することを意図するものではない。

ＰＧＳ構造は、コイル９０５を実現するために用いられる導電プロセス層と、基板９５５との間に実現可能である。ＰＧＳ構造は、コイル９０５の外側の端部によって定義される外周の直下に、およびその外周を越えて配置可能である。ＰＧＳ構造は、複数のフィンガ９３５と分離リング９４５とを含み、したがって、それにより特徴付けることができる。フィンガ９３５の各々は、フィンガ９３５が延在する直下の、コイル９０５の部分に実質的に垂直に配置することができる。したがって、各々のフィンガ９３５は、コイル９０５の部分を通る電流の流れに実質的に垂直である。図９において示されるように、ＰＧＳ構造の各々のフィンガ９３５は、分離リング９４５に、一方端において結合される。コイル９０５は、分離リング９４５と同心であり得て、コイル９０５の外側の端部から一定の距離だけ実質的に離れることによってコイル９０５を包囲するように配置される。

分離リング９４５は、コイル９０５の外側の周囲を越えて外側に延在する、インダクタ構造９００のＰＧＳ構造内の各々のフィンガ９３５の遠位端に沿って配置可能である。各々のフィンガ９３５は、一方端、たとえば「遠位」端で、１以上のコンタクタ（図示せず）で分離リング９４５に結合可能である。分離リング９４５は、図８のウインドウ８２０によって定義される範囲内の導電率を有する低い導電性材料によって形成可能である。ある実施の形態において、分離リング９４５を実現するために用いられる材料は、低い導電率の、基板９５５に注入されるＰ型拡散領域である。インダクタ構造９００のフィンガ９３５をＰ型拡散領域の高い抵抗性材料で結合することで、フィンガ９３５の間の電流を減少させることができる。フィンガ９３５の間の電流を減少させることは、インダクタ構造９００内の損失をもたらし得る。このような抵抗性損失を減少させることは、インダクタ構造９００のＱを改善し得る。

図１０は、図９のインダクタ構造９００のトポグラフィ図を示す第９のブロック図であり、例示の目的で与えられる。より特定的には、図１０は、インダクタ構造９００のＱを改善可能な、物理的改善を有するインダクタ構造を示す。

図１０を参照して、平行フィンガ１０３５が、コイル９０５の部分の直下に配置され、そのコイル９０５の部分は、インダクタ構造９００のコイルの巻線およびＰＧＳ構造の分離リング９４５を越えて延在して差動端子９１５および９２０を形成する。フィンガ１０３５は、フィンガ９３５と実質的に同様の金属ストリップによって実現可能であるが、直線部分１０４５に結合可能である。ある実施の形態において、直線部分１０４５は、分離リング９４５に結合可能である。直線部分１０４５は、分離リング９４５を形成するために用いられる、同様の低い導電性材料から形成可能である。フィンガ１０３５の各々は、１以上のコンタクト（図示せず）を介して直線部分１０４５に結合可能である。図１０に示される例において、フィンガ１０３５は、２列に配置され、各々の列は、コイル９０５の１つのレッグの直下に配置される。フィンガ１０３５の各々は、コイル９０５のレッグに実質的に垂直である。

コイル９０５のレッグの直下にフィンガ１０３５および線形部分１０４５を追加することによって、インダクタ構造９００を通って流れる電流に関連付けられる電磁場から、基板９５５内の渦電流の発生が防がれる。直線部分１０４５を用いてコイル９０５のレッグの直下でフィンガ１０３５をともに結合することにより、電流がフィンガ１０３５の間で流れることを防ぐ。基板９５５内で渦電流の発生が可能なこと、およびコイル１０５のレッグの直下でフィンガ１０３５内の抵抗性損失を防ぐことは、さらに、インダクタ構造９００内で被る可能性がある損失を減少させることができる。この損失の減少は、さらにインダクタ構造９００のＱを改善可能である。

図１１は、図９のインダクタ構造９００のトポグラフィ図を示す第１０のブロック図であり、例示の目的で与えられる。図１１は、インダクタ構造９００にさらなるＱの改善を与えることが可能な、インダクタ構造９００の物理的改善を示す。図１１は、高い導電性材料を使用するインダクタ構造を示す。図１１で用いられる導電性材料は、たとえば、図８のウインドウ８２５によって定義される範囲内の導電率を有することができる。導電性材料は、インダクタ構造９００のＰＧＳ構造内でフィンガ９３５および１０３５を結合するために用いられることができる。インダクタ構造９００は、さらに分離壁１１５０を含むことができる。

図１１を参照して、インダクタ構造９００のＰＧＳ構造の外周は、分離壁１１５０によって囲まれる。これまでに説明したように、分離壁１１５０のような分離壁が、垂直方向に積層された２以上の金属層を含むことができる。垂直方向に隣接する金属層の各々の対は、１以上のビアを用いてともに結合可能である。複数の金属層内の結合は、ＰＧＳ構造のフィンガ９３５とフィンガ１０３５とを結合するために用いられることができる。この方式において、隣接しているフィンガの各々の対は、高い導電率の材料で結合可能である。

ある実施の形態において、分離壁１１５０を実現するために用いられる金属層は、インダクタ構造９００が実現されるＩＣ製造プロセスの１以上またはすべての金属層を含むことができる。別の実施の形態において、分離壁１１５０は、少なくとも、コイル９０５を実現するために用いられる金属層と、インダクタ構造９００のＰＧＳ構造を実現するために用いられる金属層、たとえば、フィンガ９３５および／または１０３５を実現するために用いられる金属層を含むことができる。いずれかの場合において、垂直方向に隣接する金属層の各々の対は、１以上のビアまたはビアの積層体によって結合可能である。

説明されるように、図８のウインドウ８２５内の導電率を有する材料を用いてＰＧＳ構造のフィンガ９３５および１０３５を結合することは、ＰＧＳ構造の金属ストリップを接続する材料の抵抗を減少させる。この抵抗の減少は、インダクタ構造９００のＰＧＳ構造における抵抗性損失を減少させ、したがって、インダクタ構造９００のＱを増大させる。ウインドウ８２５と関連する、Ｑの増大は、ＰＧＳ構造のフィンガ９３５および１０３５を接続する材料の高い導電率から起こり、それは、ＰＧＳ構造内でフィンガ９３５と１０３５との間の抵抗を大きく減少させる。

ある実施の形態において、コイル９０５の各々のレッグが交差する、分離壁１１５０の部分は、少なくとも部分的に不連続であり得る。より特定的には、分離壁１１５０を形成するために用いられる１以上の導電層は、コイル９０５の各々のレッグが分離壁１１５０と交差することを可能にするために、不連続あるいは中断され得る。分離壁１１５０を形成する１以上の導電層は、それぞれのレッグを通すために不連続であり得るが、分離壁１１５０のすべての層が不連続またはギャップを有する必要がないということが理解されるべきである。

分離リング９４５は、分離壁１１５０の直下に配置可能である。分離リング９４５は、１以上のコンタクタを用いて、分離壁１１５０を形成するために用いられる最も低い金属層に結合可能である。示されるように、分離リング９４５は、図示されるように寸法可能であり、分離壁１１５０の直下に延在可能であり、または示される例において見ることができないように、分離壁１１５０の完全な直下に配置可能である。

ある実施の形態において、フィンガ９３５および１０３５は、分離壁１１５０を形成するために用いられる最も低い金属層を用いて形成可能である。この点において、フィンガ９３５および１０３５は、分離壁の一部分として形成可能である。

図１２は、図９のインダクタ構造９００のトポグラフィ図を示す第１１のブロック図であり、例示の目的で与えられる。図１２は、インダクタ構造９００のＱを増大可能な、インダクタ構造９００のさらなる物理的改善が示されるインダクタ構造を示す。

典型的には、インダクタ構造は、ＩＣ内のＲＦ回路部品として用いられる。たとえば、インダクタ構造９００のような中央タップインダクタは、しばしば、差動ＲＦ電圧制御発振器（ＶＣＯ）を実現する場合に用いられる。その場合、回路ブロック９２５は、ＲＦ ＶＣＯのコアを形成するクロス結合ｇｍセルであり得る。ｇｍセルのソース接続の物理的配置は、また、電気的ノードを表わしているが、コイル９０５内に流れる差動電流のためのＲＦ ＶＣＯ回路の仮想ＡＣ接地に対応し得る。

この明細書内で用いられるように、「仮想ＡＣ接地」との用語は、基準電位に直接的に物理的に結合されることなくＡＣ電流を入出力するときに定常電位に維持される回路のノードを示す。ある実施の形態において、回路ブロック９２５は、コイル９０５の線形部分に沿って再配置することができる。仮想ＡＣ接地は、回路ブロック９２５内で、たとえば、ｇｍセルの差動トランジスタ対の２つのソースが結合されるノードにおいて配置可能である。回路ブロック９２５内の仮想ＡＣ接地は、分離壁１１５０と同じまたは同様の方式で実際のＩＣの接地に結合であり、たとえば、複数の導電層がビアを通じて垂直に結合されて低い損失の経路を形成し、それによってインダクタ構造９００のＱのさらなる改善をもたらす。

さらに、回路ブロック９２５の位置を、コイル９０５のレッグが延在する、分離壁１１５０の部分に実質的に隣接する位置へと移動させることによって、インダクタ構造９００においてさらなるＱの改善をもたらし得る。図１２を参照して、回路ブロック９２５と端子９１５および９２０との位置は、コイル９０５のレッグの終端あるいはその周囲から変更される。たとえば、図１に示されるようにコイル９０５から遠く離れて、図２に示されるような位置に変更される。

図１３は、図９のインダクタ構造のトポグラフィ図を示す第１２のブロック図であり、例示の目的で与えられる。図１３は、分離壁１１５０が、インダクタ構造９００のコイル９０５のみを囲むインダクタ構造を示す。したがって、フィンガ９３５は、図１１および図１２を参照して説明されるように、分離壁１１５０と結合可能であるが、フィンガ１０３５は、複数のコンタクタを介して線形部分１０４５に結合可能である。直線部分１０４５は、分離壁１１５０の直下に配置される分離リング９４５と結合可能である。図１３に示された例において、回路９２５は、コイル９０５のレッグの端部近くに配置される。この点において、コンタクタ９１５および９２０は、また、レッグの端部近く、たとえばコイル９０５から離れたレッグにおける最も遠い位置にほぼ配置される。

図１４は、図９のインダクタ構造のトポグラフィ図の第１３のブロック図であり、例示の目的で与えられる。図１３と同様に、図１４は、分離壁１１５０がインダクタ構造９００のコイル９０５のみを囲むインダクタ構造を示す。フィンガ９３５は、図１１および図１２を参照して説明されるように、分離壁１１５０に結合可能である。フィンガ１０３５は、複数のコンタクタを介して直線部分１０４５に結合可能である。図１４に示された例において、回路９２５は、コイル９０５に最も近いコイル９０５のレッグの端部近くに配置される。この点において、コンタクタ９１５および９２０は、また、レッグの端部あるいはその周囲、たとえばコイル９０５のレッグにおけるほぼ最も近い位置に配置される。

この明細書で開示される１以上の実施形態は、従来のインダクタ構造よりも改善された整合特性および改善された結合効果への耐性を実現する中央タップＩＣインダクタ構造を与える。ＩＣインダクタ構造は、ＩＣインダクタ構造の中央タップを二分する中心線に関して対称的に構築可能である。

いくつかの実施形態において、分離リングは、中央タップＩＣインダクタ構造のコイルの外周を囲むように構築可能である。分離リングは、中心線で中心に配置された開口を含む分離リングにおいて不連続とすることができる。分離リングにおける不連続性は、分離リング内に流れる誘起電流を妨げる。１回巻の中央タップインダクタ構造の場合、コイルとは異なる導電層内のリターン線を、インダクタ構造に追加することができる。複数巻きの中央タップインダクタ構造の場合、リターン線は、コイルと同じ導電層内にあり得る。リターン線は、中心線について対称的に中央に配置されるとともに、リターン電流は、ＩＣインダクタ構造の１回巻コイルを対称に二分する経路においてＩＣインダクタ構造から生じ得る。

いくつかの実施形態において、中央タップインダクタ構造は、中央タップＩＣインダクタ構造のコイルとＩＣの基板との間に位置するＩＣプロセス層内で実現される複数のフィンガを含むパターニングされた接地シールドを含むことができる。分離リングは、各々のフィンガの一方端に結合可能である。

いくつかの実施の形態において、高い導電性材料を有する分離壁が、コイルおよびパターニングされた接地シールドを囲むために形成可能である。分離壁は、各々のフィンガの一方端、および／またはＩＣの基板に結合可能である。分離壁は、垂直方向に積層された複数の導電層を含むことができ、隣接し垂直方向に積層された導電層の各々の対は、ビアによって結合される。分離壁を形成するために用いられる最も高い導電層は、コイルを形成するために用いられるプロセス層と少なくとも同じくＩＣの基板から遠くにあるプロセス層を用いて実現可能である。分離壁を形成するために用いられる最も低い導電層は、複数のフィンガを形成するために用いられるプロセス層と、ＩＣの基板に少なくとも同じように近いプロセス層とを用いて実現可能である。

本明細書で用いられる「１つの」（“a”および“an”）は、１以上と定義される。本明細書で用いられるように「複数」との用語は、２以上と定義される。本明細書で用いられるように、「別の」との用語は、少なくとも２番目あるいはそれより大きいものとして定義される。本明細書で用いられるように、「含む」および／または「有する」との用語は、備える、すなわち開放的表現として定義される。本明細書で用いられるように「結合される」との用語は、介在する要素なく直接的に接続される、あるいは１以上の能動素子および／または受動素子のような回路部品といった、１以上の介在する素子で間接的に接続されるように定義される。２つの素子は、また、機械的、電気的または通信チャネル、経路、ネットワークまたはシステムを通じて通信可能に結合可能である。

この明細書で開示される１以上の実施の形態は、その精神および本質的な属性から逸脱することなく他の形態で実現可能である。したがって、１以上の実施形態の範囲を示すために、以上の明細書よりもむしろ続く請求項を参照すべきである。

Claims (13)

1. 半導体集積回路（ＩＣ）内に実現されるインダクタ構造であって、前記インダクタ構造は、
   導電性材料のコイルを備え、前記コイルは、前記コイルの長さの中点に配置される中央端子を含み、
   前記コイルは前記中央端子を二分する中心線に関して対称であり、前記中央端子は前記中心線上に位置し、
   前記コイルは、各々が前記コイルの端部に配置される、第１の差動端子および第２の差動端子を含み、
   前記インダクタ構造は、
   導電性材料のリターン線をさらに備え、前記リターン線は、前記中心線上に位置し、
   前記インダクタ構造は、
   前記コイルを囲むとともに、前記コイルから一定かつ所定の距離で分離される分離リングをさらに備え、前記分離リングは、前記中心線上の位置であって、前記中央端子の位置よりも前記第１の差動端子および前記第２の差動端子に近い位置において、前記リターン線に結合される、インダクタ構造。
2. 前記分離リングは、開口部を形成する所定の距離によって分離される、第１の端部と第２の端部とを含む、請求項１に記載のインダクタ構造。
3. 前記分離リングは、前記分離リングの長さの中点において、前記インダクタ構造が実現される回路内の接地ノードに結合され、前記接地ノードは、基準電位に直接的に物理的に結合することなく、ＡＣ電流を出し入れする場合に定電位に維持される、請求項１または請求項２に記載のインダクタ構造。
4. 前記分離リングの前記第１の端部および前記第２の端部は、前記中心線から等距離にある、請求項２に記載のインダクタ構造。
5. 前記分離リング内には電源配線およびグラウンド配線が存在せず、
   前記分離リングの所定の距離内において、前記中心線と交差する電源配線およびグラウンド配線が存在しない、請求項２から請求項４のいずれか１項に記載のインダクタ構造。
6. 前記リターン線は、前記コイルとは異なる導電層に配置され、
   前記リターン線の長さは、前記中心線における前記コイルの直径に等しい、請求項１から請求項５のいずれか１項に記載のインダクタ構造。
7. パターニングされた接地シールドをさらに備え、前記接地シールドは、前記導電性材料のコイルと前記ＩＣの基板との間に配置されるＩＣプロセス層内で実現される複数のフィンガを備える、請求項１から請求項６のいずれか１項に記載のインダクタ構造。
8. 前記コイルは、複数の直線部分から形成され、
   前記コイルの前記複数の直線部分の各々について、ある直線部分の下に位置する前記複数のフィンガは互いに平行であるとともに、互いに所定の距離だけ分離され、
   各々のフィンガは、前記各々のフィンガが配置される直下の前記コイルの前記直線部分に対して垂直に位置する、請求項７に記載のインダクタ構造。
9. 前記分離リングは、各々のフィンガの一方端に結合される、請求項７または請求項８のいずれかに記載のインダクタ構造。
10. 前記コイルおよび、前記パターニングされた接地シールドを囲むために形成された、高導電性材料を含む分離壁をさらに備え、
    前記分離壁は、各々のフィンガの一方端に結合される、請求項７から請求項９のいずれか１項に記載のインダクタ構造。
11. 前記分離壁は、前記ＩＣの前記基板に結合される、請求項１０に記載のインダクタ構造。
12. 前記分離壁は、複数の垂直積層導電層を含み、
    隣接した垂直積層導電層の各々の対は、ビアによって結合され、
    前記分離壁を形成するために用いられる最も高い導電層は、少なくとも前記コイルを形成するために用いられるプロセス層と同じくらい前記ＩＣの前記基板から遠いプロセス層を用いて実現され、
    前記分離壁を形成するために用いられる最も低い導電層は、少なくとも前記複数のフィンガを形成するために用いられるプロセス層と同じくらい前記ＩＣの前記基板に近いプロセス層を用いて実現される、請求項１０または請求項１１に記載のインダクタ構造。
13. 請求項１から請求項１２のいずれか１項に記載のインダクタ構造を備える、集積回路（ＩＣ）。