CN109950228B

CN109950228B - 一种芯片及设备

Info

Publication number: CN109950228B
Application number: CN201711383250.8A
Authority: CN
Inventors: 李奉波; 熊江
Original assignee: Actions Technology Co Ltd
Current assignee: Actions Technology Co Ltd
Priority date: 2017-12-20
Filing date: 2017-12-20
Publication date: 2021-03-09
Anticipated expiration: 2037-12-20
Also published as: CN109950228A

Abstract

本发明提供了一种芯片及设备，该芯片包括：电感层，与所述电感层层叠的电路层，其中，所述电感层与所述电路层之间设置有屏蔽层。在上述技术方案中，通过在电感层下面设置电路，从而充分利用电感层下方的空间设置电路，以提高芯片上空间的利用率，减小芯片的面积，同时，通过设置的屏蔽层屏蔽电感层对增设的电路层的干扰。

Description

一种芯片及设备

技术领域

本发明涉及到电路技术领域，尤其涉及到一种芯片及设备。

背景技术

在无线收发机中，电感面积是芯片成本的重要部分。随着工艺进步，logical部分随之缩小，电感所占面积更加明显。由于电感用顶层金属绕成，下面的叠层都是空的，其他电路需要额外占用空间，造成芯片的面积较大。

发明内容

本发明提供了一种芯片及设备，用以提高芯片空间的利用率，减小芯片的面积。

本发明提供了一种芯片，该芯片包括：电感层，与所述电感层层叠的电路层，其中，所述电感层与所述电路层之间设置有屏蔽层。

在上述技术方案中，通过在电感层下面设置电路，从而充分利用电感层下方的空间设置电路，以提高芯片上空间的利用率，减小芯片的面积，同时，通过设置的屏蔽层屏蔽电感层对增设的电路层的干扰。

在一个具体的实施方案中，所述电路层包括：交替排列且平行设置的第一金属走线组及第二金属走线组，每个第一金属走线组包括多个平行的第一金属走线，每个第二金属走线组包括多个平行的第二金属走线；

所述电路层还包括与每个第一金属走线组连接的电器件。通过增设的第一金属走线、第二金属走线及电器件来减小芯片占用的空间。

在一个具体的实施方案中，每个所述第一金属走线及每个所述第二金属走线均匀穿过所述电感层形成的磁场。有效降低下方电路感应到电感层上的信号。

在一个具体的实施方案中，所述磁场中穿过所述第一金属走线的磁感线在两个方向穿过；所述磁场中穿过所述第二金属走线的磁感线在两个方向穿过。降低电路受到的电感层的干扰。

在一个具体的实施方案中，所述电感层包括围成8字形的电感线圈，且所述电感线圈在8字形的交叉位置通过过桥结构绝缘。

在一个具体的实施方案中，多个所述第一金属走线以所述电感线圈的轴线为对称轴对称设置；多个所述第二金属走线以所述电感线圈的轴线为对称轴对称设置；所述电感线圈的轴线为所述电感线圈中穿过8字形的两个圈的轴线。能够最大程度的保证电感层自身的对称性，减弱电路分布对电感层的影响。

在一个具体的实施方案中，所述第一金属走线的电阻小于所述第二金属走线的电阻。其中第二金属走线主要用于控制信号走线。第一金属走线可以提供较大的电流能力和较低的阻抗。

在一个具体的实施方案中，所述屏蔽层为图案接地屏蔽层。可以提供良好的电感层屏蔽效果。

在一个具体的实施方案中，所述电器件为MOS管，所述第一金属走线与所述MOS管的栅极、源极和漏极连接。

本发明还提供了一种设备，该设备包括上述任一项所述的芯片。

附图说明

图1为本发明实施例提供的芯片的结构示意图；

图2为本发明实施例提供的芯片的侧视图；

图3为本发明实施例提供的芯片去掉屏蔽层后的结构示意图；

图4为本发明实施例提供的芯片的电路层的结构示意图；

图5为本发明磁感线穿过金属走线的示意图；

图6为本发明实施例提供的芯片的一具体应用电路图。

具体实施方式

为了使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明作进一步地详细描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。

一并参考图1及图2，其中，图1为本发明实施例提供的芯片的结构示意图；图2为本发明实施例提供的芯片的侧视图。

本发明实施例提供了一种芯片，该芯片包括三层，分别为电感层101、屏蔽层102以及电路层103，且三层结构层叠设置，以图1中所示的芯片的放置方向为参考方向，位于最上方的一层为电感层101，位于中间的一层为屏蔽层102，位于最下方的一层为电路层103。在采用该方案时，将现有技术中与电感层101位于同一层的电路设置在了电感层101的下方，合理的利用了电感层101下方的空间，减少了电路层103额外占用的空间面积，从而提高芯片上的空间利用率，并且，为了减少电感层101对电路层103造成的干扰，该电感层101与电路层103之间设置有屏蔽层102。从而可以降低电感层101对电路层103的干扰。

为了方便理解本实施例提供的芯片，下面结合具体的附图以及实施例对该芯片进行详细的说明。

首先参考图1，本实施例提供的芯片包含三层，由上至下分别为电感层101、屏蔽层102以及电路层103，其中，电感层101由电感线圈组成，该电感线圈围成一个8字形，且电感线圈在8字形的交叉位置通过过桥结构104连接。在具体设置时，该电感线圈为一条线缆绕成的8字形形状，在线缆的交叉处，设置了过桥结构104实现线缆之间的跨越，并保证在交叉处线缆之间的相对绝缘。该线缆的两个端部为电感线圈的连接端，并且在具体设置时，该连接端位于电感线圈的长度方向上的一个端部，该电感线圈的长度方向为8字形的电感线圈中的两个圈的排列方向。

位于该电感层101下方的一层为屏蔽层102，如图1中所示，该屏蔽层102为图案接地屏蔽层，该图案接地屏蔽层具有良好的电感层101屏蔽效果，从而减少电感层101对电路层103的干扰。该图案接地屏蔽层的具体结构如图1中所示，其包含4个屏蔽块，且每屏蔽块的结构相同，如图1中所示，每屏蔽块为一个三角形结构，且4个屏蔽块拼接成一个矩形；每屏蔽块包含多条平行的金属条，该金属条的长度方向垂直于拼接成的矩形的边。此外，在具体拼接时，4个屏蔽块在拼接时，拼接的位置位于8字形的交叉处。并且在拼接时，相邻的两个屏蔽块之间通过一个金属带连接起来，如图1中所示，整个屏蔽层102具有两个交叉成X形的金属带，从而将四个屏蔽块连接起来，在具体设置时，该四个屏蔽块可以通过金属带形成一个一体结构，可以等效于在一个金属板上刻蚀或冲压形成上述屏蔽块上的金属条。

如图2及图3所示，位于屏蔽层102下方的一层结构为本申请中增加的电路层103，从而利用电感层101下方的空间来减小芯片的面积。在具体设置时，该电路层103包括平行设置的多条金属走线，且该金属线分成两组，分别为第一金属走线1032组及第二金属走线1031组，其中，第一金属走线1032组包含多条第一金属走线1032，第二金属走线1031组包含多条第二金属走线1031，在具体划分第一金属走线1032及第二金属走线1031时，根据金属走线的电阻进行划分的，具体为：第一金属走线1032的电阻小于第二金属走线1031的电阻，并且在应用时，第二金属走线1031主要用于控制信号走线，第一金属走线1032用于连接电器件1033可以提供较大的电流能力和较低的阻抗。在具体设置第一金属走线1032及第二金属走线1031时，该第一金属走线1032及第二金属走线1031的材质相同，通过第一金属走线1032及第二金属走线1031之间的横截面积大小来改变两种金属走线的电阻，如图3及图4中所示，其中线宽较大的第一金属走线1032，线宽较小的为第二金属走线1031。此外，对于第一金属走线1032组中的第一金属走线1032的个数可以根据需要而定，同理，对于第二金属走线1031组的第二金属走线1031的个数也可以根据需要设定，如图3及图4中所示，其中，第一金属走线1032的个数为3个，第二金属走线1031的个数为4个。

为了减少电感层101对金属走线的电磁影响，每个第一金属走线1032及每个第二金属走线1031均匀穿过电感层101形成的磁场，从而可以有效降低下方电路感应到电感层101上的信号。上述中金属走线均匀穿过电感层101形成的磁场具体为：磁场中穿过第一金属走线1032的磁感线105在两个方向穿过；磁场中穿过第二金属走线1031的磁感线105在两个方向穿过。降低电路受到的电感层101的干扰。即如图5所示，图5以第一金属走线1032为例，每条磁感线105在穿过第一金属走线1032时，其同时在一根第一金属走线1032上穿入及穿出。

在一个具体的实施方案中，如图3中所示，该第一金属走线1032及第二金属走线1031的长度方向与电感层101的长度方向相同，并且在具体设置时，多个第一金属走线1032以电感线圈的轴线为对称轴对称设置；多个第二金属走线1031以电感线圈的轴线为对称轴对称设置；电感线圈的轴线为电感线圈中穿过8字形的两个圈的轴线，如图3所示，图3中的虚线即为电感线圈的轴线，在采用该方式设置时，使得第一金属走线1032位于轴线的两侧且呈对称的方式，第二金属走线1031位于轴线的两侧且呈对称的方式，从而能够最大程度的保证电感层101自身的对称性，减弱电路分布对电感层101的影响。

此外，电路层103还包括与每个第一金属走线1032组连接的电器件1033。在一个具体的实施方案中，如图4所示，该电器件1033为MOS管，第一金属走线1032与MOS管的栅极、漏极和源极连接。具体的，该第一金属走线1032为三条，且三条金属走线分别供MOS管的漏端，源端走线和衬底走线。在具体设置时，由图4可以看出，MOS管设置在了金属走线的下方。

为了方便理解本实施例中的芯片，下面结合图6中的一个具体的实例进行说明。如图6所示为一个VCO的电路图。501为对称电感层，即电感层，实际由一个带有中间抽头的差分电感层实现。525和526为VCO中使用到的MOS管，它们都有较大的电流。521为控一组控制信号，控制对应的开关。524为VCO电容阵列，包括可变电容。

本发明应用到该电路图中的效果如下。本发明中的电感层即用于实现501所示的两个电感层。本发明中提到的电器件即可用于实现525和526等MOS电路。本发明中提到的第一金属走线1032，即可以用于图6中525和526等MOS电路的源极和漏极，提供较大电流。本发明中的第二金属走线1031即可用于521的控制走线。例子中的管子尺寸甚至类型均不同，但是都以MOS单元的形式实现。

应当注意，本例子仅仅是为了方便说明本发明的应用。本发明中的电路，不局限于VCO电路，还可以是其它MOS电路。

通过上述实施例描述可以看出，通过在电感层下面设置电路，从而充分利用电感层下方的空间设置电路，以提高芯片上空间的利用率，减小芯片的面积，同时，通过设置的屏蔽层屏蔽电感层对增设的电路层的干扰。

此外，本发明实施例还提供了一种设备，该设备包括上述任一项的芯片。该芯片通过在电感层下面设置电路，从而充分利用电感层下方的空间设置电路，以提高芯片上空间的利用率，减小芯片的面积，同时，通过设置的屏蔽层屏蔽电感层对增设的电路层的干扰。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims

1.一种芯片，其特征在于，包括：电感层，与所述电感层层叠的电路层，其中，所述电感层与所述电路层之间设置有屏蔽层；

所述屏蔽层为图案接地屏蔽层，所述图案接地屏蔽层包括拼接成一个矩形的4个屏蔽块，且每个所述屏蔽块包含多条平行的金属条，所述金属条的长度方向垂直于拼接成的矩形的边；

所述电感层包括围成8字形的电感线圈，且4个所述屏蔽块拼接的位置位于8字形的交叉处。

2.如权利要求1所述的芯片，其特征在于，所述电路层包括：交替排列且平行设置的第一金属走线组及第二金属走线组，每个第一金属走线组包括多个平行的第一金属走线，每个第二金属走线组包括多个平行的第二金属走线；

所述电路层还包括与每个第一金属走线组连接的电器件。

3.如权利要求2所述的芯片，其特征在于，每个所述第一金属走线及每个所述第二金属走线均匀穿过所述电感层形成的磁场。

4.如权利要求3所述的芯片，其特征在于，所述磁场中穿过所述第一金属走线的磁感线在两个方向穿过；所述磁场中穿过所述第二金属走线的磁感线在两个方向穿过。

5.如权利要求2所述的芯片，其特征在于，所述电感线圈在8字形的交叉位置通过过桥结构绝缘。

6.如权利要求5所述的芯片，其特征在于，多个所述第一金属走线以所述电感线圈的轴线为对称轴对称设置；多个所述第二金属走线以所述电感线圈的轴线为对称轴对称设置；

所述电感线圈的轴线为所述电感线圈中穿过8字形的两个圈的轴线。

7.如权利要求2所述的芯片，其特征在于，所述第一金属走线的电阻小于所述第二金属走线的电阻。

8.如权利要求2所述的芯片，其特征在于，所述电器件为MOS管，所述第一金属走线与所述MOS管的栅极、源极和漏极连接。

9.一种设备，其特征在于，包括如权利要求1～8任一项所述的芯片。