WO2017135132A1 - 半導体集積回路装置 - Google Patents

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WO2017135132A1
WO2017135132A1 PCT/JP2017/002652 JP2017002652W WO2017135132A1 WO 2017135132 A1 WO2017135132 A1 WO 2017135132A1 JP 2017002652 W JP2017002652 W JP 2017002652W WO 2017135132 A1 WO2017135132 A1 WO 2017135132A1
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coil
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supply wiring
integrated circuit
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PCT/JP2017/002652
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忠広 黒田
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学校法人慶應義塾
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Definitions

  • the present invention relates to a semiconductor integrated circuit device and, for example, relates to a configuration of a power supply network that does not hinder inductive coupling in a semiconductor integrated circuit device including a transmission / reception coil used for data communication using inductive coupling.
  • a transmitting coil and a receiving coil made by winding wiring on a semiconductor chip are arranged close to each other and the current flowing through the transmitting coil is changed according to a signal, the magnetic field around the coil changes accordingly. At this time, a voltage signal is induced in the receiving coil, and the signal is restored via the receiving circuit.
  • Such data communication using inductive coupling is used for digital signal connection between stacked chips.
  • Data communication using inductive coupling is an electronic connection using an integrated circuit compared to conventional mechanical connection such as connection between stacked chips using through-silicon vias (TSV), and thus has a high manufacturing yield and low cost. There is.
  • TSV through-silicon vias
  • the electromagnetic field that becomes a signal can penetrate through the semiconductor substrate provided with the transistor, there are few restrictions on the connection place between the coils, the communication channel can be increased, the speed can be increased, or an electrostatic protection circuit is not required, so the power can be reduced.
  • the transmission / reception coil provided on the semiconductor chip is an air core, the magnetic field changes strongly around the sides of the coil. Therefore, when there is a metal plate in the vicinity of the coil, a closed circuit in which an eddy current flows along the side of the coil is formed near the side of the coil. It is expected that the lower the electrical resistance of the path, the weaker the inductive coupling.
  • power supply wiring is often arranged in a mesh pattern on a semiconductor chip.
  • a fine and low-resistance power supply network is installed.
  • the inductive coupling between the power supply network and the coil has a reciprocal relationship in which the inductive coupling of the coil deteriorates when the power supply voltage drop is improved, and the power supply voltage drop deteriorates when the inductive coupling of the coil is improved. Is important.
  • Non-Patent Document 1 and Non-Patent Document 2 the inventors of the present application conducted a detailed examination by electromagnetic field simulation, further designed, prototyped, and actually measured the test chip, and eagerly searched for the relationship between the electrical resistance of the power supply network and the inductive coupling between the coils (for example, Non-Patent Document 1 and Non-Patent Document 2).
  • Non-Patent Document 1 or Non-Patent Document 2 inductive coupling significantly decreases when eddy current flows through a closed circuit along the side of the coil, and almost no inductive coupling occurs when eddy current does not flow through the closed circuit. It was confirmed that it did not decrease. Further, as shown in FIG. 28, according to the experimental results using the test chip, it was confirmed that the strength of the inductive coupling recovered as the closed circuit in which the eddy current flows was separated from the side of the coil.
  • symbol Z in a figure is the space
  • FIG. 28 is an explanatory diagram of the dependency on the ratio between the distance X between the closed circuit through which the eddy current of inductive coupling level flows and the coil side and the side length D of the coil.
  • the inductive coupling degree is reduced to about 20% (about 1/5).
  • the inductive coupling degree is about 50% (about 1/2). It turns out that it recovers to.
  • JP2015-103584A Japanese Patent No. 5475962
  • Non-Patent Document 1 or Non-Patent Document 2
  • no specific study has been made on how to suppress the deterioration of the power supply voltage drop when improving the inductive coupling of the coil.
  • an object of the semiconductor integrated circuit device is to achieve both improvement of inductive coupling between coils and suppression of power supply voltage drop in the power supply line.
  • a first coil array including a plurality of coils formed at the same horizontal position in a multilayer wiring structure provided on a substrate and arranged at a predetermined interval, and a stacking direction of the multilayer wiring structure
  • a first power supply wiring group consisting of a power supply line pair of a power supply line and a ground line passing through the X direction inside all of the coils as viewed from the view, and all the coils viewed from the stacking direction of the multilayer wiring structure.
  • a power supply network including a second power supply wiring group composed of a power supply line pair of a power supply line and a ground line passing through the Y direction orthogonal to the X direction inside, and at least one of the first power supply wiring groups
  • a semiconductor integrated circuit device is provided in which a part and at least a part of the second power supply wiring group form a closed circuit surrounding the periphery of the coil.
  • the disclosed semiconductor integrated circuit device it is possible to improve both the inductive coupling degree between the coils and the suppression of the power supply voltage drop in the power supply line by devising the power supply network.
  • FIGS. 1 to 4 are explanatory diagrams of the configuration of a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 1 is a symbol plan view of a transmission / reception coil arrangement portion of the semiconductor integrated circuit device according to the embodiment of the present invention.
  • 2 is an explanatory diagram of the symbol notation of the coil
  • FIG. 3 is an explanatory diagram of the symbol notation of the power line
  • FIG. 4 is an explanatory diagram of the symbol notation when the coil and the power line are combined.
  • FIG. 5 is an explanatory diagram of the symbol notation of the coil array and the power supply line.
  • the first coil array composed of a plurality of coils 10 arranged at a predetermined interval is formed at the same horizontal position in the multilayer wiring structure provided on the substrate.
  • a first power supply wiring group 20 consisting of a power supply line pair of a power supply line and a ground line passing through the X direction inside all the coils 10 as seen from the lamination direction of the multilayer wiring structure, and a view from the lamination direction of the multilayer wiring structure.
  • At least a part of the first power supply wiring group 20 and at least a part of the second power supply wiring group 30 form a closed circuit surrounding the periphery of the coil 10.
  • a coil array of 3 rows and 3 columns is shown. Can expand to columns.
  • the shape of the coil 10 may be a rectangle, a diamond shape, a polygon such as an octagon, or a rhombus, but a square shape is a typical shape.
  • the coil 10 is parallel to the first coil element 11 parallel to the first power supply wiring group 20 and to the second power supply wiring group 30. What is necessary is just to form from the 2nd coil element 12.
  • the third coil element inclined at 45 ° with respect to the first power supply wiring group 20 and 45 ° with respect to the second power supply wiring group 30.
  • a fourth coil element in an oblique direction may be used.
  • the coil 10 includes a first coil element 11 and a second coil element 12 that are formed of different levels of wiring, and the first coil element 11 and the second coil element.
  • the elements may be connected by the vias 13 alternately.
  • the number of turns of the coil is arbitrary.
  • the left figure of Fig.2 (a) is a top view of a coil, and the right figure is a symbol figure of a coil.
  • the first coil element 11 and the second coil element 12 may be formed of the same layer level wiring to form a planar spiral coil.
  • the first power supply wiring group 20 and the second power supply wiring group 30 are formed by different levels of wiring from the first coil element 11 and the second coil element 12.
  • the left figure of FIG.2 (b) is a top view of a coil
  • the right figure is a symbol figure of a coil.
  • the winding method which combined the vertical solenoid or the planar spiral coil and the vertical solenoid may be used.
  • Mn is a metal wiring of layer level n
  • after winding with M2 and M3 after winding with M2 and M3, it may be wound with M4 and M5 at the same position.
  • the first power supply wiring group 20 and the second power supply wiring group 30 are composed of power supply line pairs of power supply lines 21 and 31 and ground lines 22 and 32, respectively.
  • the power line 21 and the power line 31 having different layer levels are short-circuited by the via 41 at the intersection position, and the ground line 22 and the ground line 31 having different layer levels are intersected at the intersection position. Shorted by via 42.
  • the left figure of Fig.3 (a) is a top view of a power supply line
  • the right figure is a symbol figure of a power supply line.
  • FIG. 3B shows a case where the power supply lines 21 and 31 or the ground lines 22 and 32 are not short-circuited at the crossing position.
  • the left figure of FIG. The right figure is a symbol diagram of the power supply line.
  • FIG. 4 is an explanatory diagram of symbol notation when a coil and a power supply line are combined.
  • FIG. 4A is a diagram illustrating a state where the power supply lines 21 and 31 or the ground lines 22 and 32 intersect each other in the coil 10. The case where it is short-circuited is shown.
  • FIG. 4B shows a case where the power supply lines 21 and 31 or the ground lines 22 and 32 are not short-circuited at the crossing position in the coil 10.
  • 4A and 4B are plan views when the coil and the power supply line are combined, and the right diagram is a symbol diagram thereof.
  • FIG. 5 is an explanatory diagram of the symbol notation of the coil array and the power supply line
  • FIG. 5A is a plan view of the coil array and the power supply line
  • FIG. 5B is a symbol diagram thereof.
  • FIG. 1 described above is obtained by adding power lines provided around the chip to FIG.
  • the case where the power supply lines 21 and 31 or the ground lines 22 and 32 are short-circuited at the crossing positions inside each coil 10 is shown, but the power supply lines are not necessarily provided inside all the coils. There is no need to short-circuit 21, 31 or the ground wires 22, 32 at the crossing position.
  • the power supply lines 21 and 31 or the ground lines 22 and 32 may be selectively short-circuited at a crossing position inside some of the coils 10, or alternatively, the coils may be selectively coiled at predetermined intervals.
  • the power lines 21 and 31 or the ground lines 22 and 32 may be short-circuited at the intersection.
  • one end of the power supply lines 21 and 31 may be an open end, and one end of the ground lines 22 and 32 may be an open end.
  • the power supply lines 21 and 31 or each other around the coil array may be grounded. It is sufficient that the lines 22 and 32 are connected to each other, and a pair of power supply lines connecting the connection portions is a closed circuit.
  • a pair of power lines provided around the chip is a closed circuit.
  • the coil of interest A plurality of closed circuits are formed.
  • the inductive coupling of the coil of interest is reduced.
  • the path of the eddy current is expanded, the electric resistance is increased and the eddy current effect is reduced.
  • FIG. 6 is an explanatory diagram of a magnetic field strength distribution due to a current flowing through the coil. Since the coil 10 1 is empty core magnetic field in the vicinity of the coil 10 first side is stronger. On the other hand, the inner coil 10 1 side since the magnetic field opposed sides overlap in the same direction, the magnetic field than the outer coil 10 1 side becomes stronger. However, another coil 10 2 is disposed close to the outside of the coil 10 1. As the coils are arranged at higher density, the magnetic fields from adjacent coils overlap more strongly, and the magnetic field is often stronger on the outside than the inside of the coil.
  • FIG. 1 shows such a power network.
  • FIG. 7 is an explanatory diagram of a closed circuit in which eddy currents flow formed around the coil. Focusing on the central coil, a closed circuit 43 indicated by a thick line formed by the first power supply line group 20 and the second power supply line group 30 short-circuited inside the eight coils 10 surrounding the central coil is the center. This is the eddy current path that has the greatest influence on the inductive coupling in the coil indicated by the thick line. In this case, since the pair of power lines 20 and 30 passes through the center of the coil 10, the closed circuit 43 has a distance of 0.5 times the side length D of the coil from the side of the center coil 10 and the distance between the coils. I will go around the place separated by the sum.
  • FIG. 8 is an explanatory diagram of the distance dependency between the power line network of inductive coupling and the coil side.
  • the transmittance of the electromagnetic field between the transmitting and receiving coils obtained by the electromagnetic field simulation is standardized by the transmittance when the power network is not arranged. It is shown as a converted value.
  • the closed circuit that most affects the coil of interest is a position that is separated from the side of the coil of interest by 0.5 times or more of the side length D of the coil. It is understood that the degradation of inductive coupling falls within 10%.
  • the wiring along the sides of the coil is assumed, the results are different.
  • a second coil array formed by the same multi-layer wiring structure arranged at the same interval as the first coil array with respect to the first coil array is replaced with the first coil array. And may be arranged so as to overlap with a predetermined interval.
  • the first power supply wiring group passes through the X direction inside all the coils constituting the second coil array when viewed from the stacking direction of the multilayer wiring structure
  • the second power supply wiring group is the multilayer wiring.
  • the coils that overlap each other perform electromagnetic field communication by time division or phase division as shown in Patent Document 1.
  • the coils of the first coil array are arranged close to each other so that it is difficult to arrange the power supply line pair between the coils, and it is difficult to arrange the power supply line pair between the coils of the second coil array.
  • a plurality of power supply line pairs may be arranged so as to pass through the inside of each coil. In this case, it is desirable that one end of each power line and one end of the ground line are open ends.
  • the first coil element, the second coil element, the first power supply wiring group, and the second power supply wiring group may be formed by a multilayer wiring structure provided on the same substrate, or different substrates. It may be formed by a multilayer wiring structure provided in the above.
  • FIG. 9A is a symbol diagram of a transmission / reception coil array arrangement area
  • FIG. 9B is a transmission / reception coil array arrangement area.
  • FIG. 9A near the center of each coil 50, the power line pair 60 passes in the X direction, and the power line pair 70 passes in the Y direction.
  • the power supply lines and the ground lines of the line pair 60 and the power supply line pair 70 are connected to each other by a via 80.
  • the coil array is shown in 6 rows and 6 columns, but is expanded to m rows and n columns.
  • each coil 50 includes a coil element 51 and a coil element formed by wirings having different layer levels using a multilayer wiring structure 56 formed on a silicon substrate 55. 52 are alternately connected by vias 53.
  • the power supply line pair 60 is formed by the same layer level wiring parallel to the coil element 51
  • the power source line pair 70 is formed by the same layer level wiring parallel to the coil element 52.
  • the difference in layer level is indicated by a solid line and a broken line, and thereafter, when the line type is different, the difference in layer level is indicated.
  • FIG. 10 is an explanatory diagram of a closed circuit through which an eddy current flows.
  • a closed circuit 83 indicated by a thick line that has the greatest influence on a coil of interest indicated by a thick line is shown.
  • the transmittance of the electromagnetic field of Example 1 is 0.90 when the transmittance when the power supply network is not provided is 1, and the transmittance deterioration is suppressed by a decrease of 10%. It has been.
  • the coil side length D is 100 ⁇ m
  • the interval between adjacent coil sides is 20 ⁇ m
  • the line width of the coil elements is 7 ⁇ m
  • the line widths of the power supply line and the ground line are 10 ⁇ m.
  • the power supply line pair 60 and the power supply line pair 70 are disposed so as to pass near the center of each coil 50, and the power supply line pair 60 and the power supply line pair 70 are disposed near the center of each coil 50. Since the power supply lines and the ground lines are connected to each other, the coil layout density can be increased and the power supply voltage drop of the power supply network can be suppressed.
  • the closed circuit through which the eddy current that has the greatest influence on the coil of interest flows is formed at a position separated by 0.5 times or more of the side length D of the coil. Can be suppressed.
  • FIG. 11A and 11B are explanatory diagrams of the semiconductor integrated circuit device according to the second embodiment of the present invention.
  • FIG. 11A is a symbol diagram of a transmission / reception coil array arrangement area
  • FIG. 11B is a transmission / reception coil array arrangement area.
  • FIG. 11A the power supply line pair 60 passes in the X direction and the power supply line pair 70 passes in the Y direction near the center of each coil 90 when viewed from the stacking direction. In the central portion, the power lines of the power line pair 60 and the power line pair 70 and the ground lines are connected by a via 80.
  • the coil array is shown in 6 rows and 6 columns, but is expanded to m rows and n columns.
  • each coil 90 includes a coil element 91 formed of wiring of the same layer level using a multilayer wiring structure 56 formed on the silicon substrate 55. This is a planar spiral coil formed by the coil element 92. Accordingly, since the power supply line pair 60 and the power supply line pair 70 cannot pass through the inside of the coil 90, the power supply line pair 60 and the power supply line pair 70 are formed by wirings of different layers from the coil elements 91 and 92.
  • the closed circuit that has the greatest influence on the coil of interest is the same as in the first embodiment, and similarly to the first embodiment, it is possible to suppress the deterioration of the electromagnetic field transmittance.
  • the coil layout density can be increased and the power supply voltage drop of the power supply network can be suppressed.
  • FIG. 12 is an explanatory diagram of a semiconductor integrated circuit device according to a third embodiment of the present invention
  • FIG. 12 (a) is a symbol diagram of a transmission / reception coil array arrangement region
  • FIG. 12 (b) is a transmission / reception coil array arrangement region.
  • FIG. 12A the power supply line pair 60 passes in the X direction and the power supply line pair 70 passes in the Y direction near the center of each coil 90 when viewed from the stacking direction. In the central portion, the power lines of the power line pair 60 and the power line pair 70 and the ground lines are connected by a via 80.
  • the coil array is shown in 6 rows and 6 columns, but is expanded to m rows and n columns.
  • each coil 90 includes a coil element 91 and a coil element formed by wirings of the same layer level using a multilayer wiring structure 58 formed on the silicon substrate 57.
  • 92 is a planar spiral coil formed by 92. Therefore, since the power supply line pair 60 and the power supply line pair 70 cannot pass through the inside of the coil 90, the power supply line pair 60 and the power supply line pair 70 are provided on the silicon substrate 55 different from the coil element 91 and the coil element 92.
  • the multilayer wiring structure 56 is used.
  • the closed circuit that has the greatest influence on the coil of interest is the same as in the first embodiment, and similarly to the first embodiment, it is possible to suppress the deterioration of the electromagnetic field transmittance.
  • the coil layout density can be increased and the power supply voltage drop of the power supply network can be suppressed.
  • FIG. 13 is a symbol diagram of a transmission / reception coil array arrangement region of the semiconductor integrated circuit device according to the fourth embodiment of the present invention.
  • the power lines of the power supply line pair 60 and the power supply line pair 70 and the ground lines are connected by a via 80 at the center of each coil 50 at a predetermined period.
  • the coil array is shown in 6 rows and 6 columns, but is expanded to m rows and n columns.
  • FIG. 14 is an explanatory diagram of a closed circuit in which eddy current flows.
  • a closed circuit 84 indicated by a thick solid line and a closed circuit 85 indicated by a thick broken line that have the greatest influence on a coil of interest indicated by a thick solid line are shown.
  • the transmittance of the electromagnetic field of Example 4 is 0.95 when the transmittance when the power supply network is not provided is 1, and the transmittance deterioration is suppressed by a decrease of 5%. It has been.
  • the coil side length D is 100 ⁇ m
  • the interval between adjacent coil sides is 20 ⁇ m
  • the line width of the coil elements is 7 ⁇ m
  • the line widths of the power supply line and the ground line are 10 ⁇ m.
  • the power supply line pair 60 and the power supply line pair 70 are disposed so as to pass through the vicinity of the center of each coil 50, and the power supply line pair is disposed in the vicinity of the center of the coil 50 arranged at a predetermined period. Since the power lines 60 and the power lines of the power line pair 70 are connected to each other and the ground lines are connected to each other, it is possible to further suppress the decrease in the transmittance of the electromagnetic field due to the eddy current. It is to be noted that the coil layout density can be increased and the power supply voltage drop of the power supply network can be suppressed as in the first embodiment.
  • the coil element 51 and the coil element 52 are formed of different levels of wiring.
  • a planar spiral is formed. It is good also as a coil.
  • the power supply line pair 60 and the power supply line pair 70 may be formed using a multilayer wiring structure provided on the same chip as the coil element 51 and the coil element 52, Alternatively, it may be formed using a multilayer wiring structure provided on different chips as in the third embodiment.
  • FIG. 15 is a symbol diagram of a transmission / reception coil array arrangement region of the semiconductor integrated circuit device according to the fifth embodiment of the present invention.
  • the coil 50 1 and the coil 50 2 are composed of a second coil array composed of coils 50 2 having the same configuration as the first coil array with respect to the coils 50 1 constituting the first coil array. Arrange them so that they deviate and overlap. Such an arrangement can be realized by forming the coil elements 51 1 and 51 2 and the coil elements 52 1 and 52 2 with wirings of different layers.
  • one end of the power line pairs 60 1, 60 2, as a power source line pair 70 1, 70 2 at one end is an open end, inside the coil 50 1, 50 2, a power line pair 60 1, 60 2,
  • the power supply line pair 70 1 , 70 2 is not short-circuited.
  • the coils that overlap each other perform electromagnetic field communication by time division or phase division.
  • each coil array is shown in 3 rows and 3 columns, but is expanded to m rows and n columns.
  • FIG. 16 is an explanatory diagram of a closed circuit in which eddy current flows.
  • the power line pair 60 1 and 60 2 and the power line pair 70 1 and 70 2 are short-circuited. Therefore, the closed circuit 86 that has the maximum influence on the coil of interest indicated by the bold line is formed outside the coil array. Therefore, since the closed circuit 86 is far away from the sides of the coils 50 1 and 50 2 , the influence of the eddy current can be greatly reduced.
  • the closed circuit 86 is indicated by a one-dot chain line inside the actual closed circuit.
  • the power supply line pair 60 1 , 60 2 and the power supply line pair 70 1 , 70 2 need only be connected around the coil array, and the power supply line pair connecting the connection points becomes a closed circuit.
  • FIG. 17 is a symbol diagram of the transmission / reception coil array arrangement region of the semiconductor integrated circuit device according to the sixth embodiment of the present invention.
  • the arrangement of the coils and the arrangement with the power supply lines are the same as those in the fifth embodiment.
  • the power supply line pair 60 1 , 60 2 and the power supply line pair 70 1 , 70 2 are short-circuited at the central part of the coils 50 1 , 50 2 arranged at a predetermined period.
  • the coils that overlap each other perform electromagnetic field communication by time division or phase division.
  • each coil array is shown in 3 rows and 3 columns, but is expanded to m rows and n columns.
  • Figure 18 is an explanatory view of a closed circuit of the flow of eddy currents, the three closed circuit greatly affects the center of the coil 50 1 of interest indicated by a bold line, i.e., a closed circuit 87 indicated by a thick solid line, a thick dashed line A closed circuit 88 and a closed circuit 89 indicated by a thick two-dot chain line are formed. Although some of the two sides of the sides of the closed circuit 88, 89 is arranged close to the distance below 0.5D from the center of the coil 50 first side of interest, because other parts is the distance a considerable distance The effect of eddy current is reduced.
  • FIG. 19 is a symbol diagram of the transmission / reception coil array arrangement region of the semiconductor integrated circuit device according to the seventh embodiment of the present invention.
  • a coil 50 1 and a coil 50 2 are made up of a second coil array composed of coils 50 2 having the same configuration as the first coil array with respect to the coils 50 1 constituting the first coil array. Arrange them so that they deviate and overlap.
  • Such an arrangement can be realized by forming the coil elements 51 1 and 51 2 and the coil elements 52 1 and 52 2 with wirings of different layers.
  • each coil array is arranged so that two power supply line pairs 60 and two power supply line pairs 70 pass through the coils 50 1 and 50 2 .
  • Each power supply line pair 60, 70 is a fishbone-like wiring that is disconnected near the center.
  • the coils that overlap each other perform electromagnetic field communication by time division or phase division.
  • each coil array is shown in 3 rows and 3 columns, but is expanded to m rows and n columns.
  • FIG. 20 is an explanatory diagram of a closed circuit in which eddy current flows.
  • the power line pair 60 and the power line pair 70 are not short-circuited.
  • the closed circuit 86 having the greatest influence is formed outside the coil array. Therefore, since the closed circuit 86 is far away from the sides of the coils 50 1 and 50 2 , the influence of the eddy current can be greatly reduced.
  • the closed circuit 86 is indicated by an alternate long and short dash line inside the actual closed circuit.
  • FIGS. 21A and 21B are explanatory diagrams of a semiconductor integrated circuit device according to an eighth embodiment of the present invention.
  • FIG. 21A is a symbol diagram of a transmission / reception coil array arrangement area
  • FIG. 21B is a transmission / reception coil array arrangement area.
  • FIG. 21A near the center of each coil 100, the power line pair 60 passes in the X direction, and the power line pair 70 passes in the Y direction.
  • the power supply lines and the ground lines of the line pair 60 and the power supply line pair 70 are connected to each other by a via 80.
  • each coil 100 was formed with a coil element 101 formed of wiring inclined at 45 ° with respect to the power supply line pair 60 and wiring inclined at 45 ° with respect to the power supply line pair 70.
  • This is a diamond-shaped coil 100 composed of a coil element 102.
  • FIG. 21 (a) the outermost arrangement of the coil array is shown in 6 rows and 5 columns, but it is expanded to m rows and n columns.
  • each coil 100 is a planar spiral formed by the coil element 101 and the coil element 102 by the same level of wiring using the multilayer wiring structure 56 formed on the silicon substrate 55. It is a coil. Therefore, since the power supply line pair 60 and the power supply line pair 70 cannot pass through the inside of the coil 100, the power supply line pair 60 and the power supply line pair 70 are formed by different levels of wiring from the coil elements 101 and 102.
  • FIG. 22 is an explanatory diagram of a closed circuit through which an eddy current flows.
  • a closed circuit 111 that has the maximum influence on a coil of interest indicated by a thick line is indicated by a thick solid line.
  • the transmittance of the electromagnetic field in Example 8 is 0.80 when the transmittance when the power supply network is not provided is 1, and the transmittance deterioration is suppressed by a decrease of 20%. It has been.
  • the coil side length D is 100 ⁇ m
  • the interval between adjacent coil sides is 20 ⁇ m
  • the line width of the coil elements is 7 ⁇ m
  • the line widths of the power supply line and the ground line are 10 ⁇ m.
  • the coil element and the power supply line pair are inclined by 45 °. Therefore, as shown in Patent Document 2, the coil and the power supply line pair arranged in the XY direction are provided.
  • the crosstalk can be reduced.
  • Bio-Savart's law a formula for calculating a minute magnetic field created at a position r apart by a minute current element
  • the coil 100 may be formed by connecting coil elements having different layer levels. Or you may form using the multilayer wiring structure which formed the coil element and the power supply line pair in the mutually different chip
  • FIG. 23 is an explanatory diagram of a semiconductor integrated circuit device according to a ninth embodiment of the present invention.
  • FIG. 23 (a) is a symbol diagram of a transmission / reception coil array arrangement region
  • FIG. 23 (b) is a transmission / reception coil array arrangement region.
  • FIG. 23A As shown in FIG. 23A, as in the eighth embodiment, the power supply line pair 60 passes through the vicinity of the center of each coil 100 in the X direction, and the power supply line pair 70 passes in the Y direction.
  • the power lines of the power supply line pair 60 and the power supply line pair 70 and the ground lines are connected by the vias 80 at the center portion of the coil 100 arranged at a predetermined period.
  • FIG. 23 (a) the outermost arrangement of the coil array is shown in 6 rows and 5 columns, but it is expanded to m rows and n columns.
  • each coil 100 uses a multilayer wiring structure 58 formed on a silicon substrate 57 to form a planar spiral formed by a coil element 101 and a coil element 102 with the same level of wiring. It is a coil. Therefore, since the power supply line pair 60 and the power supply line pair 70 cannot pass through the inside of the coil 100, the power supply line pair 60 and the power supply line pair 70 are formed on different silicon substrates 55 from the coil element 101 and the coil element 102. It is formed using a multilayer wiring structure 56.
  • FIG. 24 is an explanatory diagram of a closed circuit through which an eddy current flows.
  • attention is focused on a coil in which the power supply line pair 60 and the power supply line pair 70 are not short-circuited at the crossing position, and attention is shown by a thick line.
  • the two closed circuits 112 and 113 that have the greatest influence on the coil to be shown are indicated by thick solid lines.
  • the transmittance of the electromagnetic field of Example 9 is 0.88 when the transmittance without the power supply network is set to 1, and the deterioration of the transmittance is suppressed by a decrease of 12%. It has been.
  • the coil side length D is 100 ⁇ m
  • the interval between adjacent coil sides is 20 ⁇ m
  • the line width of the coil elements is 7 ⁇ m
  • the line widths of the power supply line and the ground line are 10 ⁇ m.
  • FIG. 25 is an explanatory diagram of a closed circuit through which an eddy current flows.
  • attention is focused on a coil in which the power supply line pair 60 and the power supply line pair 70 are short-circuited at the crossing position, and attention is indicated by a thick line.
  • Three closed circuits a square closed circuit 114 indicated by a thick solid line and large rectangular closed circuits 115 and 116 indicated by a thick solid line, which have a great influence on the coil to be turned on, are shown.
  • the transmittance of the electromagnetic field in this case is 0.90 when the transmittance without the power supply network is set to 1, and the deterioration of the transmittance is suppressed by a decrease of 10%. ing.
  • the power supply lines 60 and 70 are short-circuited between the power supply lines and the grounding lines at the center of the coil 100 arranged at a predetermined cycle position.
  • the average distance between the coil side and the power supply line pair is larger than that in the eighth embodiment, and the influence of the eddy current can be weakened.
  • the coil 100 may be formed by connecting coil elements having different layer levels. Or you may form using the multilayer wiring structure which formed the coil element and the power wire pair in the same chip like Example 8.
  • FIG. 26 is a symbol diagram of a transmitting / receiving coil array arrangement region of the semiconductor integrated circuit device according to the tenth embodiment of the present invention.
  • the second coil array and the coil 120 1 and the coil 120 2 including coil 120 coil 120 2 having the same configuration as that of the first coil array relative to 1 constituting the first coil array Arrange them so that they deviate and overlap.
  • Such an arrangement is made possible by forming the coil elements 121 1 and 121 2 and the coil elements 122 1 and 122 2 with wirings of different layers.
  • one end of the power line pairs 60 1, 60 2, as a power source line pair 70 1, 70 2 at one end is an open end, inside the coil 120 1, 120 2, a power line pair 60 1, 60 2,
  • the power supply line pair 70 1 , 70 2 is not short-circuited.
  • the coils that overlap each other perform electromagnetic field communication by time division or phase division.
  • each coil array is shown in 3 rows and 3 columns, but is expanded to m rows and n columns.
  • the closed circuit in which the eddy current flows in this case is the same as that in the fifth embodiment. That is, the closed circuit that has the greatest influence on the coil of interest is formed outside the coil array. Therefore, since the closed circuit is far away from the sides of the coils 120 1 and 120 2 , the influence of the eddy current can be greatly reduced.
  • the power supply line pair 60 1 , 60 2 and the power supply line pair 70 1 , 70 2 need only be connected around the coil array, and the power supply line pair connecting the connection points becomes a closed circuit.
  • the power line pairs 60 1 and 60 2 and the power line pairs 70 1 and 70 2 cannot be disposed between the adjacent coils 120 1 and 120 2 of each coil array.
  • the coils 120 1 and 120 2 may be disposed in close contact with each other.
  • the power supply line pairs 60 and 70 are arranged so that the two power supply line pairs 60 and the power supply line pairs 70 pass through the coils 120 1 and 120 2 .
  • Each power supply line pair 60, 70 is a fishbone-like wiring that is disconnected near the center.
  • FIG. 27 is a symbol diagram of the transmitting / receiving coil array arrangement region of the semiconductor integrated circuit device according to the tenth embodiment of the present invention.
  • the second coil array and the coil 120 1 and the coil 120 2 including coil 120 coil 120 2 having the same configuration as that of the first coil array relative to 1 constituting the first coil array Arrange them so that they deviate and overlap.
  • Such an arrangement is made possible by forming the coil elements 121 1 and 121 2 and the coil elements 122 1 and 122 2 with wirings of different layers.
  • one end of the power line pairs 60 1, 60 2, as a power source line pair 70 1, 70 2 at one end is an open end, inside the coil 120 1, 120 2 of a position of a predetermined period, the power source line pair 60 1 , 60 2 and the power supply line pair 70 1 , 70 2 are short-circuited.
  • the coils that overlap each other perform electromagnetic field communication by time division or phase division.
  • each coil array is shown in 3 rows and 3 columns, but is expanded to m rows and n columns.
  • Second coil element 13 Via 20 First power line group 21, 31 Power line 22, 32 Ground line 30 Second power line group 41, 42 Via 43 closed circuit 50, 50 1 , 50 2 , 90, 100, 100 1 , 100 2 , 120 1 , 120 2 coils 51, 52, 91, 92, 101, 101 1 , 101 2 , 102, 102 1 , 102 2 , 121 1 , 121 2 , 122 1 , 122 2 Coil element 53, 80 Via 55, 57 Silicon substrate 56, 58 Multilayer wiring structure 60, 60 1 , 60 2 , 70, 70 1 , 70 2 Power supply line pair 83, 84 , 85, 86, 87, 88, 89, 111, 112, 113, 114, 115, 116 Closed circuit

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Abstract

半導体集積回路装置に関し、電源網を工夫することによって、コイル間の誘導結合度の改善と電源線における電源電圧降下の抑制を両立する。基板上に設けた多層配線構造における同一の水平位置に形成され、所定の間隔で配置された複数のコイルからなる第１のコイルアレイの全てのコイル内部を前記多層配線構造の積層方向から見てＸ方向を通過する第１の電源配線群と、Ｙ方向を通過する第２の電源配線群を備えた電源網を設け、前記第１の電源配線群の少なくとも一部と前記第２の電源配線群の少なくとも一部により、前記コイルの周辺を囲む閉回路を形成する。

Description

半導体集積回路装置
　本発明は、半導体集積回路装置に関するものであり、例えば、誘導結合を用いたデータ通信に用いる送受信コイルを備えた半導体集積回路装置における誘導結合を妨げない電源網の構成に関するものである。
　磁界は半導体チップを貫通する。半導体チップ上の配線を巻いて作った送信用コイルと受信用コイルを近接配置して、信号に応じて送信コイルに流れる電流を変化させると、それに伴いコイル周辺の磁界が変化する。この時、受信コイルに電圧信号が誘起され、受信回路を介して信号を復元する。このような、誘導結合を用いたデータ通信は積層チップ間のデジタル信号接続に用いられる。
　誘導結合を用いたデータ通信は、シリコン貫通ビア（ＴＳＶ）を用いた積層チップ間接続などの従来の機械式接続に比べて、集積回路による電子式接続なので、製造歩留まりが高くコストが低いという特長がある。また、信号となる電磁界はトランジスタを設けた半導体基板を貫通できるのでコイル同士の接続場所の制約が少なく通信チャネルを増やして高速にできる或いは静電保護回路が要らないので低電力にできるなどの利点を有する。
　しかし、コイルの近傍に金属板があると、電磁誘導効果により磁界の変化を打ち消す方向に金属内で渦状の誘導電流（渦電流）が生じ、その結果コイル間の誘導結合が弱くなる。金属板の抵抗が小さいほど渦電流の変化は大きくなり、周辺の磁界の変化を打ち消す力は強くなる。
　半導体チップに設けた送受信コイルは空芯なので、磁界の変化はコイルの辺の周辺で強く生じる。したがって、コイルの近傍に金属板があると、コイルの辺の近くにコイルの辺に沿って渦電流が流れる閉回路ができる。その経路の電気抵抗が低いほど、誘導結合が弱くなることが予想される。
　一方、半導体チップには電源配線が網目状に設置されることが多い。電源配線における電源電圧降下を抑えるためには電気抵抗を低くすれば良く、そのために、細目で低抵抗な電源網が設置されている。このように電源網とコイルの誘導結合は、電源電圧降下を改善するとコイルの誘導結合が劣化し、コイルの誘導結合を改善すると電源電圧降下が劣化するという相反関係にあり、両方の要求を両立させることが重要になる。
　そこで、本願発明者等は、電磁界シミュレーションによって詳細な検討を行い、さらにテストチップを設計、試作、実測して、電源網の電気抵抗とコイル間の誘導結合の関係を鋭意探求した（例えば、非特許文献１及び非特許文献２参照）。
　非特許文献１或いは非特許文献２に示しているように、コイルの辺に沿って渦電流が閉回路を流れると誘導結合は著しく低下し、渦電流が閉回路を流れないと誘導結合はほとんど低下しないことが確認された。また、図２８に示すように、テストチップを用いた実験結果によれば、渦電流が流れる閉回路をコイルの辺から離すほどに、誘導結合の強さは回復することが確認された。なお、図における符号Ｚは、送信コイルと受信コイルの間隔である。
　図２８は、誘導結合度の渦電流が流れる閉回路とコイルの辺との間隔Ｘとコイルの辺長Ｄとの比に対する依存性の説明図である。図２８に示すように、コイルの辺に沿って渦電
流が流れると（Ｘ／Ｄ＝０）、誘導結合度は２０％程度（１／５程度）に低下する。一方、コイルの辺からコイルの一辺の長さＤの０．５倍離れたところを渦電流が流れると（Ｘ／Ｄ＝０．５）、誘導結合度は５０％程度（１／２程度）にまで回復することが分かる。
特開２０１５－１０３５８４号公報 特許第５４７５９６２号
Ｌ．Ｈｓｕ，Ｊ．Ｋａｄｏｍｏｔｏ，Ｓ．Ｈａｓｅｇａｗａ，Ａ．Ｋｏｓｕｇｅ，Ｙ．Ｔａｋｅ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ａ Ｓｔｕｄｙｏｆ Ｐｈｙｓｉｃａｌ Ｄｅｓｉｇｎ Ｇｕｉｄｅｌｉｎｅｓ ｉｎ ＴｈｒｕＣｈｉｐ Ｉｎｄｕｃｔｉｖｅ Ｃｏｕｐｌｉｎｇ Ｃｈａｎｎｅｌ，"ＩＥＩＣＥ Ｔｒａｎｓ．ｏｎ Ｆｕｎｄａｍｅｎｔａｌｓ，ｖｏｌ．Ｅ９８－Ａ，ｎｏ．１２，ｐｐ．２５８４－２５９１，Ｄｅｃ．２０１５ Ｌ．Ｈｓｕ，Ｙ．Ｔａｋｅ，Ａ．Ｋｏｓｕｇｅ，Ｓ．Ｈａｓｅｇａｗａ，Ｊ．Ｋａｄｏｍｏｔｏ，ａｎｄ Ｔ．Ｋｕｒｏｄａ，"Ｄｅｓｉｇｎａｎｄ Ａｎａｌｙｓｉｓ ｆｏｒ ＴｈｒｕＣｈｉｐ Ｄｅｓｉｇｎ ｆｏｒ Ｍａｎｕｆａｃｔｕｒｉｎｇ（ＤＦＭ），"２０ｔｈ Ａｓｉａ ａｎｄ Ｓｏｕｔｈ Ｐａｃｉｆｉｃ Ｄｅｓｉｇｎ Ａｕｔｏｍａｔｉｏｎ Ｃｏｎｆｅｒｅｎｃｅ （ＡＳＰ－ＤＡＣ‘１５），Ｐｒｏｃｅｅｄｉｎｇｓ，ｐｐ．４６－４７，Ｊａｎ．１９ｔｈ－２２ｎｄ．２０１５
　しかしながら、上述の非特許文献１或いは非特許文献２においては、コイルの誘導結合を改善する際に、どのようにして電源電圧降下の劣化を抑制するかについては具体的に検討がなされていない。
　したがって、半導体集積回路装置において、コイル間の誘導結合度の改善と電源線における電源電圧降下の抑制を両立することを目的とする。
　開示する一観点からは、基板上に設けた多層配線構造における同一の水平位置に形成され、所定の間隔で配置された複数のコイルからなる第１のコイルアレイと、前記多層配線構造の積層方向から見て全ての前記コイルの内部のＸ方向を通過する電源線と接地線との電源線対からなる第１の電源配線群と、前記多層配線構造の積層方向から見て全ての前記コイルの内部の前記Ｘ方向と直交するＹ方向を通過する電源線と接地線との電源線対からなる第２の電源配線群を備えた電源網とを有し、前記第１の電源配線群の少なくとも一部と前記第２の電源配線群の少なくとも一部は、前記コイルの周辺を囲む閉回路を形成する半導体集積回路装置が提供される。
　開示の半導体集積回路装置によれば、電源網を工夫することによって、コイル間の誘導結合度の改善と電源線における電源電圧降下の抑制を両立することが可能になる。
本発明の実施の形態の半導体集積回路装置の送受信コイル配置部のシンボル平面図である。 コイルのシンボル表記の説明図である。 電源線のシンボル表記の説明図である。 コイルと電源線を組み合わせた場合のシンボル表記の説明図である。 コイルアレイと電源線のシンボル表記の説明図である。 コイルを流れる電流による磁界強度分布の説明図である。 コイルの周辺に形成される渦電流の流れる閉回路の説明図である。 誘導結合の電源線網とコイル辺の距離依存性の説明図である。 本発明の実施例１の半導体集積回路装置の説明図である。 渦電流の流れる閉回路の説明図である。 本発明の実施例２の半導体集積回路装置の説明図である。 本発明の実施例３の半導体集積回路装置の説明図である。 本発明の実施例４の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。 渦電流の流れる閉回路の説明図である。 本発明の実施例５の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。 渦電流の流れる閉回路の説明図である。 本発明の実施例６の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。 渦電流の流れる閉回路の説明図である。 本発明の実施例７の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。 渦電流の流れる閉回路の説明図である。 本発明の実施例８の半導体集積回路装置の説明図である。 渦電流の流れる閉回路の説明図である。 本発明の実施例９の半導体集積回路装置の説明図である。 渦電流の流れる閉回路の説明図である。 渦電流の流れる閉回路の説明図である。 本発明の実施例１０の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。 本発明の実施例１１の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。 誘導結合度の渦電流が流れる閉回路とコイルの辺との間隔Ｘとコイルの辺長Ｄとの比に対する依存性の説明図である。
　ここで、図１乃至図８を参照して、本発明の実施の形態の半導体集積回路装置を説明する。図１乃至図４は、本発明の実施の形態の半導体集積回路装置の構成説明図であり、図１は、本発明の実施の形態の半導体集積回路装置の送受信コイル配置部のシンボル平面図であり、図２は、コイルのシンボル表記の説明図であり、図３は、電源線のシンボル表記の説明図であり、図４は、コイルと電源線を組み合わせた場合のシンボル表記の説明図であり、図５は、コイルアレイと電源線のシンボル表記の説明図である。
　図１に示すように、所定の間隔で配置された複数のコイル１０からなる第１のコイルアレイは、基板上に設けた多層配線構造における同一の水平位置に形成される。多層配線構造の積層方向から見て全てのコイル１０の内部のＸ方向を通過する電源線と接地線との電源線対からなる第１の電源配線群２０と、多層配線構造の積層方向から見て全てのコイル１０の内部の前記Ｘ方向と直交するＹ方向を通過する電源線と接地線との電源線対からなる第２の電源配線群３０を備えた電源網とを有している。これらの第１の電源配線群２０の少なくとも一部と第２の電源配線群３０の少なくとも一部は、コイル１０の周辺を囲む閉回路を形成する。なお、図１では３行３列のコイルアレイとして示しているが、ｍ行ｎ
列に拡張できる。
　この場合、コイル１０の形状は、矩形でも、ダイヤ型でも、八角形等の多角形でも、菱形でも良いが、正方形状の矩形が典型的な形状である。コイル１０を矩形の形状にする場合には、図２に示すように、コイル１０を第１の電源配線群２０と平行な第１のコイル要素１１と、第２の電源配線群３０と平行な第２のコイル要素１２から形成すれば良い。電源網に対してダイヤ型のコイル形状とする場合には、第１の電源配線群２０に対して４５°斜め方向の第３のコイル要素と、第２の電源配線群３０に対して４５°斜め方向の第４のコイル要素とを用いれば良い。
　コイル１０は、図２（ａ）に示すように、第１のコイル要素１１と第２のコイル要素１２を互いに異なった層準の配線で形成し、第１のコイル要素１１と第２のコイル要素を交互にビア１３によって接続すれば良い。この場合のコイルの巻き数は任意である。なお、図２（ａ）の左図はコイルの平面図であり、右図はコイルのシンボル図である。
　また、図２（ｂ）に示すように、第１のコイル要素１１と第２のコイル要素１２を同じ層準の配線で形成して平面スパイラルコイルとしても良い。この場合には、第１の電源配線群２０及び第２の電源配線群３０は、第１のコイル要素１１及び第２のコイル要素１２と異なった層準の配線により形成することになる。なお、図２（ｂ）の左図はコイルの平面図であり、右図はコイルのシンボル図である。或いは、垂直ソレノイドや、平面スパイラルコイルと垂直ソレノイドを組み合わせた巻き方でも良い。垂直ソレノイドを形成する場合には、例えば、Ｍｎを層準ｎの金属配線とすると、Ｍ２とＭ３で巻いたあと、更に同じ位置で、Ｍ４とＭ５で巻けば良い。
　図３に示すように、第１の電源配線群２０と第２の電源配線群３０は、それぞれ電源線２１，３１と接地線２２，３２との電源線対からなる。図３（ａ）の場合には、互いに層準の異なる電源線２１と電源線３１とが交差位置でビア４１によって短絡し、互いに層準の異なる接地線２２と接地線３１とが交差位置でビア４２によって短絡している。なお、図３（ａ）の左図は電源線の平面図であり、右図は電源線のシンボル図である。また、図３（ｂ）は、電源線２１，３１同士或いは接地線２２，３２同士が交差位置で短絡していない場合を示しており、ここでも、図３（ｂ）の左図は電源線の平面図であり、右図は電源線のシンボル図である。
　図４は、コイルと電源線を組み合わせた場合のシンボル表記の説明図であり、図４（ａ）はコイル１０の内部において、電源線２１，３１同士或いは接地線２２，３２同士が交差位置で短絡している場合を示している。また、図４（ｂ）はコイル１０の内部において、電源線２１，３１同士或いは接地線２２，３２同士が交差位置で短絡していない場合を示している。図４（ａ）及び図４（ｂ）における左図はコイルと電源線を組み合わせた場合の平面図であり、右図はそのシンボル図である。
　図５は、コイルアレイと電源線のシンボル表記の説明図であり、図５（ａ）はコイルアレイと電源線の平面図であり、図５（ｂ）はそのシンボル図である。上述の図１は、図５（ｂ）に対してチップの周辺に設けた電源線を加えたものである。なお、ここでは、各コイル１０の内部において、電源線２１，３１同士或いは接地線２２，３２同士が交差位置で短絡している場合を示しているが、必ずしも全てのコイルの内部で、電源線２１，３１同士或いは接地線２２，３２同士を交差位置で短絡させる必要はない。即ち、一部のコイル１０の内部で選択的に電源線２１，３１同士或いは接地線２２，３２同士を交差位置で短絡させるようにしても良いし、或いは、所定の周期毎に選択的にコイルの内部で電源線２１，３１同士或いは接地線２２，３２同士を交差位置で短絡させるようにしても良い。さらには、電源線２１，３１の一端を開放端にするとともに、接地線２２，３２の一端も
開放端にしても良く、その場合には、コイル列の周辺で電源線２１，３１同士或いは接地線２２，３２同士が接続されていれば良く、接続箇所を結ぶ電源線対が閉回路となる。典型的には、チップの周辺に設けた電源線対が閉回路となる。
　一部のコイル１０の内部或いは所定の周期毎に選択的にコイルの内部で電源線２１，３１同士或いは接地線２２，３２同士を交差位置で短絡させた場合には、着目するコイルに対して、複数の閉回路が形成される。複数の閉回路の効果が重畳する結果、着目するコイルの誘導結合は低下する。しかし、渦電流の経路は拡大するので電気抵抗は大きくなり渦電流効果は小さくなり、その結果、誘導結合の低下が抑制される。
　図６は、コイルを流れる電流による磁界強度分布の説明図である。コイル１０１は空芯なのでコイル１０１の辺の周辺の磁界が強くなる。一方、コイル１０１の辺の内側は対向する辺の磁界が同じ向きに重なるので、コイル１０１の辺の外側よりも磁界が強くなる。しかし、コイル１０１の外側には別のコイル１０２が近接して配置されている。コイルを高密度に配置するほど隣のコイルからの磁界がより強く重なり、コイルの内側よりも外側の方が磁界が強くなる場合が多い。
　また、電源線を互いに隣接するコイルの間に設置するとき、電源線とコイルの辺の距離は短くなる。したがって、コイルの高密度化の観点から、電源網を通すのはコイルの内側の中央付近が望ましい。図１は、そのような電源網を示している。
　図７は、コイルの周辺に形成される渦電流の流れる閉回路の説明図である。中央のコイルに着目すると、中央のコイルを囲む８つのコイル１０の内部で短絡している第１の電源線群２０と第２の電源線群３０によって形成される太線で示す閉回路４３が中央の太線で示すコイルにおける誘導結合に受ける最も大きな影響を与える渦電流の経路となる。この場合、電源線対２０，３０は、コイル１０の中央を通っているので、閉回路４３は、中央のコイル１０の辺からコイルの辺長Ｄの０．５倍とコイル相互間の間隔の和だけ離れたところを周回することになる。
　図８は、誘導結合の電源線網とコイル辺の距離依存性の説明図であり、電磁界シミュレーションで求めた送受信コイル間の電磁界の透過率を電源網を配置しない場合の透過率で規格化した値として示している。図１に示した配置の場合には、図７で示すように、注目するコイルに最も影響を与える閉回路は、注目するコイルの辺からコイルの辺長Ｄの０．５倍以上離れた位置を周回するので、誘導結合の劣化は１０％以内に納まることが分かる。なお、上述の図２８の実験の場合には、コイルの辺に沿う配線を仮定しているので、結果が異なっている。
　また、特許文献１に示すように、第１のコイルアレイに対して、第１のコイルアレイと同じ間隔で配置した同じ多層配線構造により形成された第２のコイルアレイを、第１のコイルアレイと所定間隔だけずれて重なるように配置しても良い。この場合にも、第１の電源配線群が多層配線構造の積層方向から見て第２のコイルアレイを構成する全てのコイルの内部のＸ方向を通過し、第２の電源配線群が多層配線構造の積層方向から見て第２のコイルアレイを構成する全てのコイルの内部のＹ方向を通過するように配置する。この場合、互いに重なったコイルは、特許文献１に示すように、時分割或いは位相分割で電磁界通信を行うことになる。
　第１のコイルアレイの各コイルをコイル間に電源線対を配置することが困難な程度に近接配置するとともに、第２のコイルアレイの各コイルをコイル間に電源線対を配置することが困難な程度に近接配置した場合には、各コイルの内部を通過するように、複数の電源線対を配置すれば良い。この場合、各電源線の一端及び接地線の一端を開放端にすること
が望ましい。
　なお、第１のコイル要素及び第２のコイル要素と第１の電源配線群及び第２の電源配線群とを同一の基板に設けた多層配線構造により形成しても良いし、互いに異なった基板に設けた多層配線構造により形成しても良い。
　本発明の実施の形態においては、
１）コイルの中央付近に電源線対を通す、
２）コイルの中央付近で交差する電源線対はビアで接続する、
３）コイルの一部を重ねたとき、コイルの辺の間を通る電源線対はコイル列の中ではビアで接続せずにコイル列の外側でビアにより接続する
という構成を採用している。
その結果、
１）渦電流の経路となる閉回路を、コイルからコイルの辺長の０．５倍以上離すことができるので、電源線網によるコイルの誘導結合の低下を抑えることができる。
２）電源線対を密に配置することができるので、電源線網の電気抵抗の増大を抑えることができる。
３）コイルの中央付近に電源線対を通しているので、誘導結合通信用のコイルのレイアウト密度を高くできる
という作用効果が得られる。
　次に、図９及び図１０を参照して、本発明の実施例１の半導体集積回路装置を説明する。図９は、本発明の実施例１の半導体集積回路装置の説明図であり、図９（ａ）は送受信コイルアレイ配置領域のシンボル図であり、図９（ｂ）は、送受信コイルアレイ配置領域の概略的断面図である。図９（ａ）に示すように、各コイル５０の中央付近をＸ方向には電源線対６０が通過し、Ｙ方向には電源線対７０が通過し、各コイル５０の中央部で、電源線対６０と電源線対７０の電源線同士及び接地線同士がビア８０により接続されている。なお、図９（ａ）においては、コイルアレイは６行６列で示しているが、ｍ行ｎ列に拡張されるものである。
　図９（ａ）及び図９（ｂ）に示すように、各コイル５０は、シリコン基板５５上に形成された多層配線構造５６を利用して互いに層準が異なる配線によるコイル要素５１とコイル要素５２を交互にビア５３により接続して形成されている。また、電源線対６０は、コイル要素５１と平行な同じ層準の配線によって形成され、電源線対７０はコイル要素５２と平行な同じ層準の配線によって形成される。なお、ここでは、層準の違いを実線と破線で示しており、以後、線種が異なる場合は層準の違いを表している。
　図１０は、渦電流の流れる閉回路の説明図であり、ここでは、太線で示した着目するコイルに対して最大の影響を与える太線で示した閉回路８３を示している。電界シミュレーションの結果によると、実施例１の電磁界の透過率は、電源網を設けない場合の透過率を１にした場合に、０．９０となり、１０％の低下で透過率の劣化が押さえられている。なお、電界シミュレーションに際しては、コイルの辺長Ｄを１００μｍ、互いに隣接するコイル辺同士の間隔を２０μｍ、コイル要素の線幅を７μｍ、電源線及び接地線の線幅を１０μｍとしている。
　このように、実施例１においては、各コイル５０の中央付近を通過するように電源線対６０及び電源線対７０を配置し、各コイル５０の中央付近で電源線対６０及び電源線対７０の電源線同士及び接地線同士を接続しているので、コイルのレイアウト密度を高くすることができるとともに、電源網の電源電圧降下を抑制することができる。
　また、着目するコイルに最大の影響を与える渦電流の流れる閉回路は、コイルの辺長Ｄの０．５倍以上離れた位置に形成されるので、渦電流による誘導結合の低下を１０％程度に抑制することができる。
　次に、図１１を参照して、本発明の実施例２の半導体集積回路装置を説明する。図１１は、本発明の実施例２の半導体集積回路装置の説明図であり、図１１（ａ）は送受信コイルアレイ配置領域のシンボル図であり、図１１（ｂ）は、送受信コイルアレイ配置領域の概略的断面図である。図１１（ａ）に示すように、積層方向から見て各コイル９０の中央付近をＸ方向には電源線対６０が通過し、Ｙ方向には電源線対７０が通過し、各コイル９０の中央部で、電源線対６０と電源線対７０の電源線同士及び接地線同士がビア８０により接続されている。なお、図１１（ａ）においては、コイルアレイは６行６列で示しているが、ｍ行ｎ列に拡張されるものである。
　但し、図１１（ａ）及び図１１（ｂ）に示すように、各コイル９０は、シリコン基板５５上に形成された多層配線構造５６を利用して互いに同じ層準の配線によるコイル要素９１とコイル要素９２により形成される平面スパイラルコイルである。したがって、電源線対６０及び電源線対７０はコイル９０の内部を通過できないので、電源線対６０及び電源線対７０はコイル要素９１及びコイル要素９２と異なった層準の配線によって形成される。
　この場合の着目するコイルに対して最大の影響を与える閉回路は実施例１と同様であり、実施例１と同様に、電磁界の透過率の劣化を抑制することができる。また、コイルのレイアウト密度を高くすることができるとともに、電源網の電源電圧降下を抑制することができる。
　次に、図１２を参照して、本発明の実施例３の半導体集積回路装置を説明する。図１２は、本発明の実施例３の半導体集積回路装置の説明図であり、図１２（ａ）は送受信コイルアレイ配置領域のシンボル図であり、図１２（ｂ）は、送受信コイルアレイ配置領域の概略的断面図である。図１２（ａ）に示すように、積層方向から見て各コイル９０の中央付近をＸ方向には電源線対６０が通過し、Ｙ方向には電源線対７０が通過し、各コイル９０の中央部で、電源線対６０と電源線対７０の電源線同士及び接地線同士がビア８０により接続されている。なお、図１１（ａ）においては、コイルアレイは６行６列で示しているが、ｍ行ｎ列に拡張されるものである。
　図１２（ａ）及び図１２（ｂ）に示すように、各コイル９０は、シリコン基板５７上に形成された多層配線構造５８を利用して互いに同じ層準の配線によるコイル要素９１とコイル要素９２により形成される平面スパイラルコイルである。しがたって、電源線対６０及び電源線対７０はコイル９０の内部を通過できないので、電源線対６０及び電源線対７０はコイル要素９１及びコイル要素９２とは互いに異なったシリコン基板５５に設けた多層配線構造５６を利用して形成する。
　この場合の着目するコイルに対して最大の影響を与える閉回路は実施例１と同様であり、実施例１と同様に、電磁界の透過率の劣化を抑制することができる。また、コイルのレイアウト密度を高くすることができるとともに、電源網の電源電圧降下を抑制することができる。
　次に、図１３及び図１４を参照して、本発明の実施例４の半導体集積回路装置を説明する。図１３は、本発明の実施例４の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。図１３に示すように、所定の周期の位置の各コイル５０の中央部で、電源線対６０と電源線対７０の電源線同士及び接地線同士がビア８０により接続されている。なお、図１３においては、コイルアレイは６行６列で示しているが、ｍ行ｎ列に拡張されるものである。
　図１４は、渦電流の流れる閉回路の説明図であり、ここでは、太い実線で示す着目するコイルに対して最大の影響を与える太い実線で示す閉回路８４と太い破線で示す閉回路８５を示している。電界シミュレーションの結果によると、実施例４の電磁界の透過率は、電源網を設けない場合の透過率を１にした場合に、０．９５となり、５％の低下で透過率の劣化が押さえられている。なお、電界シミュレーションに際しては、コイルの辺長Ｄを１００μｍ、互いに隣接するコイル辺同士の間隔を２０μｍ、コイル要素の線幅を７μｍ、電源線及び接地線の線幅を１０μｍとしている。
　このように、実施例４においては、各コイル５０の中央付近を通過するように電源線対６０及び電源線対７０を配置し、所定の周期に配置されたコイル５０の中央付近で電源線対６０及び電源線対７０の電源線同士及び接地線同士を接続しているので、渦電流による電磁界の透過率の低下をより抑制することができる。なお、コイルのレイアウト密度を高くすることができるとともに、電源網の電源電圧降下を抑制することができる点は、実施例１と同様である。
　なお、実施例４においては、実施例１と同様に、コイル要素５１及びコイル要素５２を互いに異なった層準の配線で形成しているが、実施例２或いは実施例３と同様に、平面スパイラルコイルとしても良い。その場合には、実施例２と同様に、電源線対６０及び電源線対７０はコイル要素５１及びコイル要素５２とは同じチップに設けた多層配線構造を利用して形成しても良いし、或いは、実施例３と同様に、互いに異なったチップに設けた多層配線構造を利用して形成しても良い。
　次に、図１５及び図１６を参照して、本発明の実施例５の半導体集積回路装置を説明する。図１５は、本発明の実施例５の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。図１５に示すように、第１のコイルアレイを構成するコイル５０１に対して第１のコイルアレイと同じ構成のコイル５０２からなる第２のコイルアレイをコイル５０１とコイル５０２とがずれて重なるように配置する。このような配置は、コイル要素５１１，５１２とコイル要素５２１，５２２を互いに異なる層準の配線で形成することによって可能になる。
　また、電源線対６０１，６０２の一端と、電源線対７０１，７０２の一端は開放端として、コイル５０１，５０２の内部においては、電源線対６０１，６０２と、電源線対７０１，７０２とは短絡しないようにしている。この場合、互いに重なり合うコイルは時分割或いは位相分割で電磁界通信を行うことになる。なお、図１５においては、各コイルアレイは３行３列で示しているが、ｍ行ｎ列に拡張されるものである。
　図１６は、渦電流の流れる閉回路の説明図であり、各コイル５０１，５０２の内部においては、電源線対６０１，６０２と、電源線対７０１，７０２とは短絡していないので、太線で示す着目するコイルに最大の影響を与える閉回路８６は、コイルアレイの外側に形成される。したがって、閉回路８６は各コイル５０１，５０２の辺から大幅に離れているので、渦電流による影響を大幅に小さくすることができる。なお、ここでは、理解しやすいように、閉回路８６を実際の閉回路より内側に一点鎖線で示している。或いは、コイル
列の周辺で電源線対６０１，６０２と、電源線対７０１，７０２とが接続されていれば良く、接続箇所を結ぶ電源線対が閉回路となる。
　次に、図１７及び図１８を参照して、本発明の実施例６の半導体集積回路装置を説明する。図１７は、本発明の実施例６の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図であり、コイルの配置及び電源線付の配置は上記の実施例５と同様である。但し、この実施例６においては所定の周期の位置に配置されたコイル５０１，５０２の中央部において、電源線対６０１，６０２と、電源線対７０１，７０２とを短絡させている。この場合も、互いに重なり合うコイルは時分割或いは位相分割で電磁界通信を行うことになる。なお、図１７においては、各コイルアレイは３行３列で示しているが、ｍ行ｎ列に拡張されるものである。
　図１８は、渦電流の流れる閉回路の説明図であり、太線で示す着目する中央のコイル５０１に大きな影響を与える３つの閉回路、即ち、太い実線で示す閉回路８７、太い一点鎖線で占めす閉回路８８及び太い二点鎖線で示す閉回路８９が形成される。閉回路８８，８９の辺の２辺の一部は着目する中央のコイル５０１の辺から０．５Ｄ以下の距離に近接して配置されるが、その他の部分はかなり離れた距離になるので、渦電流の影響は小さくなる。
　次に、図１９及び図２０を参照して、本発明の実施例７の半導体集積回路装置を説明する。図１９は、本発明の実施例７の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。図１９に示すように、第１のコイルアレイを構成するコイル５０１に対して第１のコイルアレイと同じ構成のコイル５０２からなる第２のコイルアレイをコイル５０１とコイル５０２とがずれて重なるように配置する。このような配置は、コイル要素５１１，５１２とコイル要素５２１，５２２を互いに異なる層準の配線で形成することによって可能になる。
　但し、ここでは、各コイルアレイの互いに隣接するコイル５０１，５０２同士の間に電源線対６０及び電源線対７０が配置できない程度に密集してコイル５０１，５０２を配置する。したがって、各コイル５０１，５０２の内部を２本ずつの電源線対６０及び電源線対７０が通過するように、電源線対６０，７０を配置する。また、各電源線対６０，７０は中央部近傍で断線するフイッシュボーン状の配線とする。この場合も、互いに重なり合うコイルは時分割或いは位相分割で電磁界通信を行うことになる。なお、図１９においては、各コイルアレイは３行３列で示しているが、ｍ行ｎ列に拡張されるものである。
　図２０は、渦電流の流れる閉回路の説明図であり、各コイル５０１，５０２の内部においては、電源線対６０と、電源線対７０とは短絡していないので、着目するコイルに最大の影響を与える閉回路８６は、コイルアレイの外側に形成される。したがって、閉回路８６は各コイル５０１，５０２の辺から大幅に離れているので、渦電流による影響を大幅に小さくすることができる。なお、ここでも、理解しやすいように、閉回路８６を実際の閉回路より内側に一点鎖線で示している。或いは、コイル列の周辺で電源線対６０と、電源線対７０とが接続されていれば良く、接続箇所を結ぶ電源線対が閉回路となる。
　次に、図２１及び図２２を参照して、本発明の実施例８の半導体集積回路装置を説明する。図２１は、本発明の実施例８の半導体集積回路装置の説明図であり、図２１（ａ）は送受信コイルアレイ配置領域のシンボル図であり、図２１（ｂ）は、送受信コイルアレイ配置領域の概略的断面図である。図２１（ａ）に示すように、各コイル１００の中央付近
をＸ方向には電源線対６０が通過し、Ｙ方向には電源線対７０が通過し、各コイル１００の中央部で、電源線対６０と電源線対７０の電源線同士及び接地線同士がビア８０により接続されている。但し、この実施例８においては、各コイル１００は、電源線対６０に対して４５°傾斜した配線で形成されるコイル要素１０１と電源線対７０に対して４５°傾斜した配線で形成されたコイル要素１０２からなるダイヤ型のコイル１００である。なお、図２１（ａ）においては、コイルアレイは最外周の配置が６行５列で示しているが、ｍ行ｎ列に拡張されるものである。
　図２１（ｂ）に示すように、各コイル１００は、シリコン基板５５上に形成された多層配線構造５６を利用して同じ層準の配線によるコイル要素１０１とコイル要素１０２により形成される平面スパイラルコイルである。したがって、電源線対６０及び電源線対７０はコイル１００の内部を通過できないので、電源線対６０及び電源線対７０はコイル要素１０１及びコイル要素１０２と異なった層準の配線によって形成される。
　図２２は、渦電流の流れる閉回路の説明図であり、ここでは、太線で示す着目するコイルに対して最大の影響を与える閉回路１１１を太い実線で示している。電界シミュレーションの結果によると、実施例８の電磁界の透過率は、電源網を設けない場合の透過率を１にした場合に、０．８０となり、２０％の低下で透過率の劣化が押さえられている。なお、電界シミュレーションに際しては、コイルの辺長Ｄを１００μｍ、互いに隣接するコイル辺同士の間隔を２０μｍ、コイル要素の線幅を７μｍ、電源線及び接地線の線幅を１０μｍとしている。
　このように、実施例８においては、コイル要素と電源線対を４５°傾斜させているので、特許文献２で示したように、コイルとＸ－Ｙ方向に配置された電源線対との間のクロストークを小さくすることができる。ビオ・サバールの法則（微小な長さの電流要素によってｒ離れた位置に作られる微小な磁場を計算する式）から理解できるように、電源網とコイル辺が斜めに対向すると、両者の距離が離れ角度も付くことから、渦電流を効果的に減少することができる。なお、実施例８の場合も、実施例１と同様に、コイル１００を互いに層準の異なるコイル要素を接続して形成しても良い。或いは、実施例３のように、コイル要素と、電源線対を互いに異なったチップに形成した多層配線構造を利用して形成しても良い。
　次に、図２３乃至図２５を参照して、本発明の実施例９の半導体集積回路装置を説明する。図２３は、本発明の実施例９の半導体集積回路装置の説明図であり、図２３（ａ）は送受信コイルアレイ配置領域のシンボル図であり、図２３（ｂ）は、送受信コイルアレイ配置領域の概略的断面図である。図２３（ａ）に示すように、実施例８と同様に、各コイル１００の中央付近をＸ方向には電源線対６０が通過し、Ｙ方向には電源線対７０が通過している。但し、実施例９においては所定の周期の位置に配置されたコイル１００の中央部で、電源線対６０と電源線対７０の電源線同士及び接地線同士がビア８０により接続されている。なお、図２３（ａ）においては、コイルアレイは最外周の配置が６行５列で示しているが、ｍ行ｎ列に拡張されるものである。
　図２３（ｂ）に示すように、各コイル１００は、シリコン基板５７上に形成された多層配線構造５８を利用して同じ層準の配線によるコイル要素１０１とコイル要素１０２により形成される平面スパイラルコイルである。したがって、電源線対６０及び電源線対７０はコイル１００の内部を通過できないので、電源線対６０及び電源線対７０はコイル要素１０１及びコイル要素１０２と互いに異なったシリコン基板５５上に形成された多層配線構造５６を利用して形成される。
　図２４は、渦電流の流れる閉回路の説明図であり、ここでは、その内部において電源線対６０と電源線対７０が交差位置において短絡していないコイルに着目しており、太線で示す着目するコイルに対して最大の影響を与える２つの閉回路１１２，１１３を太い実線で示している。電界シミュレーションの結果によると、実施例９の電磁界の透過率は、電源網を設けない場合の透過率を１にした場合に、０．８８となり、１２％の低下で透過率の劣化が押さえられている。なお、電界シミュレーションに際しては、コイルの辺長Ｄを１００μｍ、互いに隣接するコイル辺同士の間隔を２０μｍ、コイル要素の線幅を７μｍ、電源線及び接地線の線幅を１０μｍとしている。
　図２５は、渦電流の流れる閉回路の説明図であり、ここでは、その内部において電源線対６０と電源線対７０が交差位置において短絡しているコイルに着目しており、太線で示す着目するコイルに対して大きな影響を与える太い実線で示す正方形状の閉回路１１４と太い実線で示す大きな長方形状の閉回路１１５，１１６の３つの閉回路を示している。電界シミュレーションの結果によると、この場合の電磁界の透過率は、電源網を設けない場合の透過率を１にした場合に、０．９０となり、１０％の低下で透過率の劣化が押さえられている。
　このように、実施例９においては、所定の周期の位置に配置されたコイル１００の中央部で、電源線対６０と電源線対７０の電源線同士及び接地線同士を短絡させているので、コイルの辺と電源線対の平均距離は実施例８より大きくなり、渦電流の影響を弱めることができる。なお、実施例９の場合も、実施例１と同様に、コイル１００を互いに層準の異なるコイル要素を接続して形成しても良い。或いは、実施例８のように、コイル要素と、電源線対を同じチップに形成した多層配線構造を利用して形成しても良い。
　次に、図２６を参照して、本発明の実施例１０の半導体集積回路装置を説明する。図２６は、本発明の実施例１０の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。図２６に示すように、第１のコイルアレイを構成するコイル１２０１に対して第１のコイルアレイと同じ構成のコイル１２０２からなる第２のコイルアレイをコイル１２０１とコイル１２０２とがずれて重なるように配置する。このような配置は、コイル要素１２１１，１２１２とコイル要素１２２１，１２２２を互いに異なる層準の配線で形成することによって可能になる。
　また、電源線対６０１，６０２の一端と、電源線対７０１，７０２の一端は開放端として、コイル１２０１，１２０２の内部においては、電源線対６０１，６０２と、電源線対７０１，７０２とは短絡しないようにしている。この場合、互いに重なり合うコイルは時分割或いは位相分割で電磁界通信を行うことになる。なお、図２６においては、各コイルアレイは３行３列で示しているが、ｍ行ｎ列に拡張されるものである。
　この場合の渦電流の流れる閉回路は、上記の実施例５と同様である。即ち、着目するコイルに最大の影響を与える閉回路は、コイルアレイの外側に形成される。したがって、閉回路は各コイル１２０１，１２０２の辺から大幅に離れているので、渦電流による影響を大幅に小さくすることができる。或いは、コイル列の周辺で電源線対６０１，６０２と、電源線対７０１，７０２とが接続されていれば良く、接続箇所を結ぶ電源線対が閉回路となる。
　なお、この場合、実施例７と同様に、各コイルアレイの互いに隣接するコイル１２０１，１２０２同士の間に電源線対６０１，６０２及び電源線対７０１，７０２が配置できない程度に密接してコイル１２０１，１２０２を配置しても良い。この場合、各コイル１２０１，１２０２の内部を２本ずつの電源線対６０及び電源線対７０が通過するように、電
源線対６０，７０を配置する。また、各電源線対６０，７０は中央部近傍で断線するフイッシュボーン状の配線とする。
　次に、図２７を参照して、本発明の実施例１１の半導体集積回路装置を説明する。図２７は、本発明の実施例１０の半導体集積回路装置の送受信コイルアレイ配置領域のシンボル図である。図２６に示すように、第１のコイルアレイを構成するコイル１２０１に対して第１のコイルアレイと同じ構成のコイル１２０２からなる第２のコイルアレイをコイル１２０１とコイル１２０２とがずれて重なるように配置する。このような配置は、コイル要素１２１１，１２１２とコイル要素１２２１，１２２２を互いに異なる層準の配線で形成することによって可能になる。
　また、電源線対６０１，６０２の一端と、電源線対７０１，７０２の一端は開放端として、所定の周期の位置のコイル１２０１，１２０２の内部においては、電源線対６０１，６０２と、電源線対７０１，７０２とを短絡させている。この場合、互いに重なり合うコイルは時分割或いは位相分割で電磁界通信を行うことになる。なお、図２７においては、各コイルアレイは３行３列で示しているが、ｍ行ｎ列に拡張されるものである。
　この場合の着目するコイルに大きな影響を与える渦電流の流れる閉回路は、上記の実施例６と同様に、複数形成されるが、いずれもコイルの辺に対する相対距離が大きいので、渦電流による影響を大幅に小さくすることができる。
１０，１０１，１０２　コイル
１１　第１のコイル要素
１２　第２のコイル要素
１３　ビア
２０　第１の電源配線群
２１，３１　電源線
２２，３２　接地線
３０　第２の電源配線群
４１，４２ビア
４３　閉回路
５０，５０１，５０２，９０，１００，１００１，１００２，１２０１，１２０２　コイル
５１，５２，９１，９２，１０１，１０１１，１０１２，１０２，１０２１，１０２２，１２１１，１２１２，１２２１，１２２２　コイル要素
５３，８０　ビア
５５，５７　シリコン基板
５６，５８　多層配線構造
６０，６０１，６０２，７０，７０１，７０２　電源線対
８３，８４，８５，８６，８７，８８，８９，１１１，１１２，１１３，１１４，１１５，１１６　閉回路

Claims (19)

  1. 　基板上に設けた多層配線構造における同一の水平位置に形成され、所定の間隔で配置された複数のコイルからなる第１のコイルアレイと、
    　前記多層配線構造の積層方向から見て全ての前記コイルの内部のＸ方向を通過する電源線と接地線との電源線対からなる第１の電源配線群と、前記多層配線構造の積層方向から見て全ての前記コイルの内部の前記Ｘ方向と直交するＹ方向を通過する電源線と接地線との電源線対からなる第２の電源配線群を備えた電源網とを有し、
    　前記第１の電源配線群の少なくとも一部と前記第２の電源配線群の少なくとも一部は、前記コイルの周辺を囲む閉回路を形成する半導体集積回路装置。
  2. 　前記コイルが、前記第１の電源配線群と平行な第１のコイル要素と、前記第２の電源配線群と平行な第２のコイル要素から形成される請求項１に記載の半導体集積回路装置。
  3. 　前記第１のコイル要素と前記第２のコイル要素が、互いに異なった層準の配線で形成され、
    　前記第１のコイル要素と前記第２のコイル要素が交互にビアによって接続されている請求項２に記載の半導体集積回路装置。
  4. 　前記第１のコイルアレイに対して、前記第１のコイルアレイと同じ間隔で配置した前記多層配線構造により形成された第２のコイルアレイを、前記第１のコイルアレイと所定間
    隔だけずれて重なるように配置し、
    　前記第１の電源配線群が前記多層配線構造の積層方向から見て前記第２のコイルアレイを構成する全ての前記コイルの内部のＸ方向を通過し、
    　前記第２の電源配線群が前記多層配線構造の積層方向から見て前記第２のコイルアレイを構成する全ての前記コイルの内部の前記Ｙ方向を通過する請求項３に記載の半導体集積回路装置。
  5. 　前記第１のコイル要素と前記第２のコイル要素が、同じ層準の配線で形成され、
    　前記第１の電源配線群及び前記第２の電源配線群が前記第１のコイル要素及び前記第２のコイル要素と異なった層準の配線により形成されている請求項２に記載の半導体集積回路装置。
  6. 　前記第１のコイル要素及び前記第２のコイル要素と前記第１の電源配線群及び前記第２の電源配線群とが同一の基板に設けた前記多層配線構造により形成されている請求項２に記載の半導体集積回路装置。
  7. 　前記第１のコイル要素及び前記第２のコイル要素と、前記第１の電源配線群及び前記第２の電源配線群とが互いに異なった基板に設けた前記多層配線構造により形成されている請求項２に記載の半導体集積回路装置。
  8. 　前記コイルが、前記第１の電源配線群に対して斜め方向の第３のコイル要素と、前記第２の電源配線群に対して斜め方向の第４のコイル要素から形成される請求項１に記載の半導体集積回路装置。
  9. 　前記第３のコイル要素と前記第４のコイル要素が、互いに異なった層準の配線で形成され、
    　前記第３のコイル要素と前記第４のコイル要素が交互にビアによって接続されている請求項８に記載の半導体集積回路装置。
  10. 　前記第１のコイルアレイに対して、前記第１のコイルアレイと同じ間隔で配置した前記多層配線構造により形成された第２のコイルアレイを、前記第１のコイルアレイと所定間隔だけずれて重なるように配置し、
    　前記第１の電源配線群が前記多層配線構造の積層方向から見て前記第２のコイルアレイを構成する全ての前記コイルの内部のＸ方向を通過し、
    　前記第２の電源配線群が前記多層配線構造の積層方向から見て前記第２のコイルアレイを構成する全ての前記コイルの内部の前記Ｙ方向を通過する請求項９に記載の半導体集積回路装置。
  11. 　前記第３のコイル要素と前記第４のコイル要素が、同じ層準の配線で形成され、
    　前記第１の電源配線群及び前記第２の電源配線群が前記第３のコイル要素及び前記第４のコイル要素と異なった層準の配線により形成されている請求項８に記載の半導体集積回路装置。
  12. 　前記第３のコイル要素及び前記第４のコイル要素と前記第１の電源配線群及び前記第２の電源配線群とが同一の基板に設けた前記多層配線構造により形成されている請求項８に記載の半導体集積回路装置。
  13. 　前記第３のコイル要素及び前記第４のコイル要素と、前記第１の電源配線群及び前記第２の電源配線群とが互いに異なった基板に設けた前記多層配線構造により形成されている請求項８に記載の半導体集積回路装置。
  14. 　前記第１の電源配線群と前記第２の電源配線群とが、全ての前記コイルの内部において短絡している請求項１に記載の半導体集積回路装置。
  15. 　前記第１の電源配線群と前記第２の電源配線群とが、前記コイルの内部の一部において短絡している請求項１に記載の半導体集積回路装置。
  16. 　前記第１の電源配線群と前記第２の電源配線群とが、前記コイルの内部において所定の周期的間隔で短絡している請求項１５に記載の半導体集積回路装置。
  17. 　前記第１の電源配線群の一端と前記第２の電源配線群の一端が、開放端である請求項１に記載の半導体集積回路装置。
  18. 　前記第１のコイルアレイを構成する各コイルの内部及び前記第２のコイルアレイを構成する各コイルの内部を、前記電源線対が複数通過し、
    　前記第１の電源配線群の一端と前記第２の電源配線群の一端が開放端である請求項４に記載の半導体集積回路装置。
  19. 　前記第１のコイルアレイを構成する各コイルの内部及び前記第２のコイルアレイを構成する各コイルの内部を、前記電源線対が複数通過し、
    　前記第１の電源配線群の一端と前記第２の電源配線群の一端が開放端である請求項１０に記載の半導体集積回路装置。
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