KR101656719B1 - 인덕터 소자 및 집적 회로 장치 - Google Patents

인덕터 소자 및 집적 회로 장치 Download PDF

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Abstract

인덕터 소자 및 집적 회로장치에 관하여 배선 자원의 이용 효율을 높임과 아울러 주변 배선으로부터의 용량·유도 결합에 의한 노이즈 간섭을 경감한다. 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소(1, 2)를 설치하고, 상기 각 코일 요소[1(2)]를 다른 층 레벨에 설치한 코일 요소[2(1)]에 접속함으로써 1개의 코일을 구성함과 아울러 상기 코일 요소(1, 2)의 상하 방향 또는 좌우 방향 중 적어도 어느 한 방향으로 전원(5)에 접속하는 실드선(3, 4)을 설치한다.

Description

인덕터 소자 및 집적 회로 장치{INDUCTOR ELEMENT AND INTEGRATED CIRCUIT DEVICE}
본 발명은 인덕터 소자 및 집적 회로 장치에 관한 것이며, 특히, IC 베어 칩(bare chip)이나 프린트 기판 등의 기판간의 통신을 자기적으로 행하기 위한 인덕터 소자와 주변의 배선과의 용량 결합에 기인하는 노이즈를 저감하기 위한 구성에 특징이 있는 인덕터 소자 및 집적 회로 장치에 관한 것이다.
최근, 휴대용 전자 기기 등의 소형화에 따라 반도체 집적 회로 장치 등의 고밀도 실장이 요구되고 있으며, 거기에 따르기 위하여 복수의 반도체 칩을 삼차원적으로 적층하는 삼차원 실장이 시도되고 있다.
이러한 삼차원 실장 반도체 집적 회로 장치에 있어서는 각 반도체 칩간에서 신호의 교환을 행하기 위하여 일반적으로는 각 반도체 칩간을 마이크로 범프(micro bump)로 접속하게 된다. 그러나, 3개 이상의 반도체 칩을 적층시킬 경우에는 중간에 설치된 반도체 칩에 칩을 관통하는 스루 비어를 형성할 필요가 있다. 이러한 반도체 칩을 관통하는 스루 비어를 형성하기 위해서는 복잡한 제조 공정을 필요로 함과 아울러 높은 가공 정밀도가 요구된다.
또한, 다른 방법으로서는 반도체 칩간을 용량성 결합에 의해 전기적으로 접속하는 것도 제안되어 있다. 이 경우도 반도체 칩이 2개인 경우에는 문제는 없지만, 3개 이상이 되면 신호의 전송 효율이 급격하게 저하된다. 그것을 보충하기 위해서는 출력을 크게 할 필요가 있으므로 소비 전력이 증대된다는 문제가 있다.
또한, 다른 방법으로서 반도체 칩에 안테나를 탑재함으로써 칩간 통신을 행하는 것도 제안되어 있다. 그러나, 이 경우도 반도체 칩이 3개 이상으로 되면 전송 효율이 저하된다는 문제가 있다.
따라서, 본 발명자들은 LSI(집적 회로 장치)칩의 칩 상의 배선에 의해 형성되는 코일을 통하여 적층 실장된 칩간에서 유도 결합에 의한 자계에 의한 통신을 행하는 것을 제안하고 있다(예컨대, 특허문헌 1 내지 특허문헌 7, 및 비특허문헌 1 내지 비특허문헌 8 참조).
예컨대, 본 발명자는 중층과 상층에 투영적으로 거의 겹치는 2쌍씩의 직사각형 나선형상 코일 패턴을 금속 배선을 이용하여 형성하고, 비어에 의해 상하의 직사각형 나선형상 코일 패턴을 교대로 접속하여 하나의 코일을 구성하는 것을 제안하고 있다(예컨대, 비특허문헌 2 참조).
또한, 본 발명자들은 이러한 코일을 이용한 자계 통신에 있어서 송신측 코일로부터 신호가 1:1로 대향하는 수신측 코일뿐만 아니라, 이 수신측 코일에 인접 배치된 수신측 코일에도 입력되는 크로스 토크(cross talk)에 관해서도 검토를 행하고 있다. 이 검토에 의하면 인접하는 코일의 간격을 소정의 간격으로 설정함으로써 자속 밀도(B)를 수신 코일 내에서 적분한 값이 0이 되는 것, 즉 크로스 토크를 방지할 수 있는 것을 발견하였다(예컨대, 특허문헌 4 참조).
또한, 본 발명자들은 이러한 한 쌍의 대향하는 코일간에 주변 배선을 배치했을 경우에 신호의 전송 효율에 부여하는 주변 배선의 영향도 검토하고 있다(예컨대, 비특허문헌 8 참조). 이 검토 결과에 의하면 통상의 버스 라인과 같이 일방향으로 연장되는 주변 배선은 전송 효율에 거의 영향을 주지 않는 것을 확인하였다.
일본 특허 공개 제 2005-228981 호 공보 일본 특허 공개 제 2005-348264 호 공보 일본 특허 공개 제 2006-050354 호 공보 일본 특허 공개 제 2006-066454 호 공보 일본 특허 공개 제 2006-105630 호 공보 일본 특허 공개 제 2006-173986 호 공보 일본 특허 공개 제 2006-173415 호 공보
D. Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on Inductive Inter-chip Signaling(IIS)", IEEE International Solid-State Circuits Conference(ISSCC' 04), Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004 N. Miura et al, "Analysis and Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chip Wireless Superconnect", Symposium on VLSI Circuits, Dig. Tech. Papers, pp. 246-249, Jun. 2004 N. Miura et al, "Cross Talk Countermeasures in Inductive Inter-Chip Wireless Superconnect", in Proc. IEEE Custom Integrated Circuits Conference(CICC' 04), pp. 99-102, Oct. 2004 N. Miura, D. Mizoguchi, M. Inoue, H. Tsuji, T. Sakurai, and T. Kuroda, "A 195Gb/s 1.2W 3D-Stacked Inductive Inter-Chip Wireless Superconnect with Transmit Power Control Scheme", IEEE International Solid-State Circuits Conference(ISSCC' 05), Dig. Tech. Papers, pp. 264-265, Feb. 2005 N. Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T. Sakurai, and T. Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver for Inter-Chip Clock and Data Link", IEEE International Solid-State Circuits Conference(ISSCC' 06), Dig. Tech. Papers, pp. 424-425, Feb. 2006 N. Miura, H. Ishikuro, T. Sakurai, and T. Kuroda, "A 0.14pJ/b Inductive-Coupling Inter-Chip Data Transceiver with Digitally-Controlled Precise Pulse Shaping", IEEE International Solid-State Circuits Conference(ISSCC' 07), Dig. Tech. Papers, pp. 264-265, Feb. 2007 N. Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda, "An 11Gb/s Inductive-Coupling Link with Burst Transmission", IEEE International Solid-State Circuits Conference(ISSCC08), Dig. Tech. Papers, pp. 298-299, Feb. 2008 K. Niitu, Y. Sugimori, Y. Kohama, K. Osada, N. Irei, H. Ishikuro, and T. Kuroda, "Interference from Power/Signal Lines and to Sram Circuirs in 65nm CMOS Inductive-Coupling Link", IEEE Asian Solid-State Circuits Conference, Dig. Tech. Papers, pp. 131-134, Nov. 2007
그러나, 이러한 종래의 구성의 코일에서는 동일 평면에서 권회하는 나선형 패턴을 형성하고 있으므로 같은 층의 다른 금속 배선이 코일을 횡단할 수 없다. 따라서, 코일의 중앙에 배선이 사용되고 있지 않은 영역(개구부)이 존재해도 이 영역을 활용할 수 없고 배선은 코일의 주변을 우회하지 않으면 안된다는 문제가 있다.
따라서, 본 발명자는 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소를 설치하고, 각 코일 요소를 다른 층 레벨에 설치한 코일 요소에 접속함으로써 1개의 코일을 구성하는 것을 제안하고 있다(필요하다면, 일본 특허 출원 제 2008-126934 호 참조).
도 23은 본 발명자의 제안에 의한 인덕터 소자의 구성 설명도이며, 도 23(a)는 개념적 사시도이며, 도 23(b)는 개념적 투영 평면도이다. 도면에 나타낸 바와 같이, 제 1 층 금속 배선으로 직선상의 제 1 코일 요소(10)를 형성하고, 제 2 층 금속 배선으로 제 1 코일 요소(10)와 직교하는 방향으로 연장되는 제 2 코일 요소(30)를 형성하고, 제 1 코일 요소(10)와 제 2 코일 요소(30)를 교대로 권회하도록 접속 비어(20)로 접속하여 시계 방향으로 권회하는 하나의 코일을 구성한다.
이 경우의 코일 요소의 배선 방향은 각 층에 있어서의 주배선, 예컨대 버스 라인의 배선 방향을 따르는 방향으로 형성한다. 여기서는 코일 요소(10, 30)를 예컨대 1㎛룰(rule)의 라인 앤드 스페이스 패턴에 의해 구성하고, 최외주의 코일 요소(10, 30)의 길이는 예컨대 100㎛로 한다. 또한, 도 23(b)에 있어서 제 2 코일 요소(30)를 실선으로 나타내고, 제 1 코일 요소(10)를 점선으로 나타내고 있다.
A점에서부터 코일의 배선을 따라 가면 A점으로부터 선을 인출하여 제 2 코일 요소(301)로 하고, 이 제 2 코일 요소(301)의 타단을 접속 비어(201)로 제 1 코일 요소(101)와 접속하고, 이 제 1 코일 요소(101)의 타단을 접속 비어(202)로 제 2 코일 요소(302)와 접속한다.
이어서, 이 제 2 코일 요소(302)의 타단을 접속 비어(203)로 제 1 코일 요소(102)와 접속하고, 이 제 1 코일 요소(102)의 타단을 접속 비어(204)로 제 2 코일 요소(303)와 접속한다.
이어서, 이 제 2 코일 요소(303)의 타단을 접속 비어(205)로 제 1 코일 요소(103)와 접속하고, 이 제 1 코일 요소(103)의 타단을 접속 비어(206)로 제 2 코일 요소(304)와 접속한다.
이어서, 이 제 2 코일 요소(304)의 타단을 접속 비어(207)로 제 1 코일 요소(104)와 접속하고, 이 제 1 코일 요소(104)의 타단을 접속 비어(208)로 제 2 코일 요소(305)와 접속한다.
이어서, 이 제 2 코일 요소(305)의 타단을 접속 비어(209)로 제 1 코일 요소(105)와 접속하고, 이 제 1 코일 요소(105)의 타단을 접속 비어(2010)로 제 2 코일 요소(306)와 접속한다.
이어서, 이 제 2 코일 요소(306)의 타단을 접속 비어(2011)로 제 1 코일 요소(106)와 접속하고, 마지막으로 이 제 1 코일 요소(106)의 타단을 접속 비어(2012)로 B점으로 인출하고 있다.
도 24는 주변 배선을 추가한 인덕터 소자의 개념적 투영 평면도이며, 여기서는 인덕터 소자를 구성하는 코일 요소와 주변 배선의 구별을 용이하게 하기 위해서, 주변 배선을 가는 선으로 도시하고 있다. 또한, 여기서도 제 2 층 금속 배선으로 구성된 주변 배선(35)을 실선으로 나타내고, 제 1 층 금속 배선으로 구성된 주변 배선(15)을 점선으로 나타내고 있다. 도면에 나타낸 바와 같이, 주변 배선(15, 35)은 각각 코일의 중앙의 개구부를 통과하도록 형성되고 있으며, 코일의 개구부의 배선 자원을 이용하면서 코일을 횡단하도록 배선을 배치하고 있다.
이러한 구성을 채용함으로써 배선 자원의 이용 효율을 높일 수 있다. 또한, 이 코일을 이용하여 적층 실장되는 IC(Integrated Circuit) 베어 칩 등의 칩간의 통신을 적절하게 행하는 것이 가능하게 된다.
그러나, 상술한 제 1 코일 요소(101~106) 또는 제 2 코일 요소(301~306)의 상층 또는 하층에 평행하게 주변 배선이 배치되면 코일 요소와 주변 배선 사이에 용량 결합이 발생한다는 문제가 새롭게 발생한다. 또한, 유도 결합도 같이 발생하지만 이하에서는 용량 결합의 경우로 설명한다.
또한, 제 1 코일 요소 또는 제 2 코일 요소와 동층에서 인접하여 평행하게 주변 배선이 배치되면 상기 코일 요소와 주변 배선 사이에 용량 결합이 발생하고, 마찬가지로 하여 노이즈 간섭을 일으킨다.
또한, 코일 요소와 직교하는 주변 배선의 교차 개소에 있어서도 코일 요소와 주변 배선 사이에 용량 결합이 발생하여 같은 노이즈 간섭을 일으킨다. 예컨대, 제 4 층 금속 배선인 M4 배선을 이용한 제 1 코일 요소(10)에 대해서는 제 3 층 금속 배선인 M3 배선과 제 5 층 금속 배선인 M5 배선의 직교하는 주변 배선이 용량 결합에 의한 노이즈 간섭을 일으킨다. 또한, M5 배선을 이용한 제 2 코일 요소(30)에 대해서는 M4 배선과 M6 배선의 직교하는 주변 배선이 용량 결합에 의한 노이즈 간섭을 준다.
그 결과, 코일을 안테나로서 이용한 유도 결합 통신 등의 무선 통신에 있어서 주변 배선의 신호가 용량 결합을 통하여 수신 코일에 중첩되어 통신 품질을 열화시킨다. 또는, 송신 코일의 신호가 용량 결합을 통하여 주변 배선에 중첩되어 주변 회로에 간섭할 가능성이 있다. 주변 회로가 아날로그 회로나 메모리 회로 등의 노이즈 내성이 낮은 회로인 경우에는 이 노이즈 간섭이 문제를 발생할 수 있다.
근접장을 이용한 유도 결합 통신의 경우에는 코일의 치수는 통신 거리에 따라서 정해진다. 예컨대, 코일의 반경은 통신 거리와 대체로 같게 설계되는 경우가 많다. 따라서, 통신 거리가 길어지면 코일의 치수도 커진다. 코일의 치수가 커질수록 상기 상하 좌우로 평행하게 배치된 주변 배선이나 상하를 교차하는 주변 배선과 코일 요소의 대향 면적이 커져 용량 결합도 강해진다.
코일 자체가 갖는 접지 용량과 코일이 접속되는 수신 회로가 갖는 입력 용량의 총합에 비해서 상기 용량 결합이 무시할 수 없는 정도로 커지면 노이즈가 수신 신호에 비해서 무시할 수 없는 크기가 되어 데이터 통신에 있어서의 비트 에러율이 증대된다.
예컨대, 배선 폭 1.5㎛의 종방향으로 뻗는 M4 배선과 횡방향에 뻗는 M5 배선을 이용하여 배선 간격 1.5㎛로 3 권회된 한 변이 260㎛인 4각형의 코일을 고려한다. 이 코일의 바로 아래에 배선 폭 0.25㎛이고 배선 길이 1㎜인 M2에 의한 주변 배선 또는 M4 배선의 바로 위의 M6 배선에 의한 주변 배선을 배치하고, 전압 진폭이 1.8V에서 상승/하강 시간이 150㎰인 신호를 주변 배선에 통과시켰을 경우를 시뮬레이션하여 검토하면 후술하는 바와 같이 코일의 양단자간에 발생하는 차동 노이즈는 100㎷ 이상이 된다.
또는, 도 25에 나타낸 바와 같이, 전술한 것과 동일한 치수의 코일 및 그것과 교차하는 주변 배선에 대하여 전술한 것과 동일한 신호를 이용하여 시뮬레이션을 행한 바, 코일의 각 변에 발생하는 주변 배선 1개당의 평균 차동 노이즈는, 도 25에 나타낸 바와 같이, 15㎶(도면의 상변에서 교차했을 경우)~100㎶(도면의 하변에서 교차했을 경우)가 된다.
즉, 상변과 교차하는 주변 배선 1개로부터 받는 노이즈에 의해 발생하는 단자(A, B)에 있어서의 차동 노이즈의 피크값은 코일이 1 권회(N=1)인 경우 평균하면 15㎶이다. 마찬가지로, 하변, 좌변, 및, 우변과 교차하는 주변 배선 1개로부터 받는 노이즈에 의해 발생하는 단자(A, B)에 있어서의 차동 노이즈의 피크값은 각각 100㎶, 50㎶, 50㎶이다. 네변에 균등하게 주변 배선이 교차했을 경우의 4개의 주변 배선으로부터 받는 차동 노이즈의 피크값은 그 총합이 215㎶가 된다.
만약, 하변의 양단자로부터 좌측에서 200개의 주변 배선이 교차하고, 우측에서도 200개의 주변 배선이 교차하고, 예컨대 전자의 200개의 주변 배선에 하이로부터 로우의 신호가 동시에 통과하고, 또한 후자의 200개의 주변 배선에 로우로부터 하이의 신호가 동시에 통과하면 40㎷의 차동 노이즈가 코일의 양단에 발생한다. 주변 배선의 폭이 0.25㎛이고 간격이 0.25㎛인 경우 코일 요소에 100㎛의 길이가 있으면 주변 배선 200개와 교차할 수 있다.
용량 결합으로 코일에 발생하는 노이즈에는 동상 노이즈[단자(A)에서 관찰한 노이즈(VA)와 단자(B)에서 관찰한 노이즈(VB)]와 차동 노이즈(VA-VB)가 있다. 코일 요소에 용량 결합을 통하여 중첩된 노이즈는 코일의 양단자(A와 B)에 전파된다. 용량 결합을 한 개소로부터 코일의 양단자(A, B)까지의 거리가 다르면 다른 지연 시간으로 전파하여 다른 파형 감쇠를 받는다. 그 결과, VA와 VB는 다른 파형이 되어 차동 노이즈가 발생한다.
도 25에서 차동 노이즈의 발생 이유를 구체적으로 설명한다. 도 25에 나타낸 바와 같이 코일의 한 둘레는 1040㎛이다. 코일의 기생 용량은 0.1㎊이며, 기생 저항은 100Ω이다. 코일 배선의 중앙 C점에서 임피던스 1㏀의 바이어스 회로에 접속되어 있다. 여기서, 하변의 좌측 절반의 중앙에서 주변 배선과 교차했을 경우를 고려한다.
이 장소에서 1개의 주변 배선으로부터 용량 결합에 의해 500㎶/100㎰(=5㎶/㎰)의 노이즈(V0)가 중첩한다. 단자(A)까지의 거리는 65㎛이고, 단자(B)까지의 거리는 975㎛이다. 용량 결합으로 중첩된 노이즈(V0)는 거의 시각 0㎰에서 약 4.95㎶/㎰의 노이즈 파형으로서 단자(A)에 도달한다. 늦어도 약 시각 8.8㎰에서 약 4.25㎶/㎰의 노이즈 파형으로서 단자(B)에 도달한다.
그 결과, 코일의 양단자에는 도 25에 나타낸 바와 같은 차동 노이즈가 발생한다. 즉, 시각 8.8㎰에서
4.95〔㎶/㎰〕×8.8〔㎰〕=44〔㎶〕
의 노이즈가 발생한다. 그 후, 시각 8.8㎰로부터 시각 100㎰까지의 사이에
(4.95〔㎶/㎰〕-4.25〔㎶/㎰〕)×(100㎰-8.8㎰)
=64〔㎶〕
의 노이즈가 중첩되어 시각 100㎰에서는 108㎶가 된다. 그 후, 노이즈는 감소하므로 결국 피크 전압은 주변 배선 1개당 약 100㎶가 된다.
이에 따라, 차동 노이즈(VA-VB)의 파형은 노이즈의 전파 지연의 차〔㎰〕와 노이즈 파형의 감쇠에 의한 노이즈 파형의 경사의 차〔㎶/㎰〕의 곱셈으로 결정되어 이 2개의 차는 노이즈가 중첩된 장소로부터 코일의 양단자까지의 거리의 차이에 의해 발생한다.
또한, 도 26(a)에 나타낸 바와 같이, 코일의 권회 수를 2 권회(N=2)로 했을 경우에는 상변, 하변, 좌변, 및 우변과 교차하는 주변 배선 1개로부터 받는 노이즈에 의해 발생하는 단자(A, B)에 있어서의 차동 노이즈의 피크값은 각각 30㎶, 180㎶, 90㎶, 90㎶이다. 네변에 균등하게 주변 배선이 교차했을 경우의 4개의 주변 배선으로부터 받는 차동 노이즈의 피크값은 그 총합이 390㎶가 된다.
또한, 도 26(b)에 나타낸 바와 같이, 코일의 권회 수를 3 권회(N=3)로 했을 경우에는 상변, 하변, 좌변, 및, 우변과 교차하는 주변 배선 1개로부터 받는 노이즈에 의해 발생하는 단자(A, B)에 있어서의 차동 노이즈의 피크값은 각각 50㎶, 250㎶, 110㎶, 110㎶이다. 네변에 균등하게 주변 배선이 교차했을 경우의 4개의 주변 배선으로부터 받는 차동 노이즈의 피크값은 그 총합이 520㎶가 된다.
코일의 양단은 수신기의 차동 비교기에 접속되어 양단의 전압의 차가 읽어 내지므로 동상 노이즈는 제거되고 차동 노이즈가 문제가 된다. 통신으로 신호를 수신했을 때에 코일의 양단자에 발생하는 차동 신호는 200㎷정도이다. 신호는 수신하고 노이즈에는 오동작하지 않도록 감도와 히스테리시스 특성이 설정된다. 코일에 40㎷ 정도의 차동 노이즈가 발생하면 오동작의 확률이 높아진다.
따라서, 본 발명은 주변 배선이 코일 요소와 교차하여 코일의 개구부를 통과할 수 있도록 해서 배선 자원의 이용 효율을 높임과 아울러 주변 배선으로부터의 용량·유도 결합에 의한 노이즈 간섭을 경감하는 것을 목적으로 한다.
도 1은 본 발명의 원리적 구성도이며, 여기서 도 1을 참조하여 본 발명에 있어서의 과제를 해결하는 수단을 설명한다.
(1) 본 발명은 상기의 과제를 해결하기 위하여 인덕터 소자에 있어서 서로 상하 방향에서 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소(1, 2)를 설치하고, 상기 각 코일 요소[1(2)]를 다른 층 레벨에 설치한 코일 요소[2(1)]에 접속함으로써 1개의 코일을 구성함과 아울러 상기 코일 요소(1, 2)의 상하 방향 또는 좌우 방향 중 적어도 어느 한 방향으로 전원(5)에 접속하는 실드선(3, 4)을 설치한다.
또한, 본 출원 명세서에 있어서 「층 레벨」이란 같은 계층의 배선층이 존재하는 층을 의미한다.
이에 따라, 코일 요소(1, 2)를 실드하도록 실드선(3, 4)을 배치함으로써 코일 요소(1, 2)의 근방에 배치된 주변 배선을 흐르는 신호의 영향을 받지 않고 확실도가 높은 유도 결합 통신이 가능하게 된다. 이 경우, 실드선(3, 4)은 코일 요소[1(2)]의 상하 방향으로만 설치해도 좋고, 좌우 방향으로만 설치해도 좋고, 또는 상하 좌우 방향 모두에 설치해도 좋다.
(2) 또한, 본 발명은 상기 (1)에 있어서 실드선(3, 4)은 폐루프를 구성하지 않도록 한다. 폐루프를 구성했을 경우에 과전류가 흐르면 코일의 인덕턴스가 저하하여 유도 결합 통신의 수신 신호를 열화시키게 된다.
(3) 또한, 본 발명은 인덕턴스 소자에 있어서 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소(1, 2)를 설치하고, 상기 각 코일 요소[1(2)]를 다른 층 레벨에 설치한 코일 요소[2(1)]에 접속함으로써 1개의 코일을 구성함과 아울러 상기 코일 요소(1, 2)의 상하 방향으로 인접하는 층 레벨에 있어서의 투영적으로 겹치는 영역으로 이루어지는 적층 방향 배선 금지 영역 또는 상기 코일 요소의 좌우 방향에 있어서의 상기 코일 요소(1, 2)로부터 주변 배선이 1개 내지 3개 배치할 수 있을 때까지의 영역으로 이루어지는 면내 방향 배선 금지 영역 중 적어도 어느 한쪽을 설치한다.
이와 같이, 코일 요소(1, 2)의 상하 방향 또는 좌우 방향 중 적어도 어느 한쪽의 방향 주변 배선이 배치되지 않는 배선 금지 영역을 설치함으로써 코일 요소(1, 2)의 극 근방에 주변 배선이 존재하지 않게 된다. 따라서, 인덕터 소자가 주변 배선을 흐르는 신호의 영향을 거의 받지 않고, 확실도 높은 유도 결합 통신이 가능해진다. 이 경우도, 배선 금지 영역을 코일 요소[1(2)]의 상하 방향으로만 설치해도 좋고, 좌우 방향으로만 설치해도 좋고, 또는 상하 좌우 방향 모두에 설치해도 좋다.
(4) 또한, 본 발명은 인덕터 소자에 있어서 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소(1, 2)를 설치하고, 상기 각 코일 요소[1(2)]를 다른 층 레벨에 설치한 코일 요소[2(1)]에 접속함으로써 1개의 코일을 구성함과 아울러 상기 코일의 양쪽의 단자(A, B)로부터 코일 요소를 연장한 연장 코일 요소를 설치한다.
이와 같이, 코일의 양쪽의 단자(A, B)에 연장 코일 요소를 설치함으로써 연장 코일 요소(1, 2)에 중첩된 노이즈로 코일 요소(1, 2)에 중첩된 노이즈의 주요부를 상쇄할 수 있다. 그에 따라 인덕터 소자에 발생하는 노이즈가 적어지기 때문에 확실도 높은 유도 결합 통신이 가능해진다.
(5) 또한, 본 발명은 인덕터 소자에 있어서 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소(1, 2)를 설치하고, 상기 각 코일 요소[1(2)]를 다른 층 레벨에 설치한 코일 요소[2(1)]에 접속함으로써 1개의 코일을 구성함과 아울러 상기 코일의 중앙의 전위를 고정한다.
이에 따라, 코일의 중앙의 전위를 고정함으로써 코일 요소(1, 2)에 중첩된 노이즈가 코일의 중앙부에서 흡수된다. 한편, 유도 결합 통신의 신호에는 영향을 주지 않으므로 유도 결합 통신에 있어서의 신호 대 노이즈비가 개선된다.
(6) 또한, 본 발명은 인덕터 소자에 있어서 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소(1, 2)를 설치하고, 상기 각 코일 요소[1(2)]를 다른 층 레벨에 설치한 코일 요소[2(1)]에 접속함으로써 구성된 코일을 상사(相似)형으로 복수개 형성하고, 상기 코일의 개구부의 중심의 주변에 점대칭으로 배치함과 아울러 상기 복수개의 코일을 상기 개구부의 중심으로부터 바라봐서 동일 회전 방향이 되도록 상기 복수개의 코일을 상기 개구부의 중심 근방에 있어서 서로 직렬 접속한다.
이에 따라, 상사형의 코일을 복수개 점대칭으로 배치해서 결합하고 있으므로 주변 배선에 기인하는 노이즈의 중첩점으로부터 코일의 양단자까지의 거리를 같게 할 수 있고, 그에 따라 차동 노이즈를 대폭 저감할 수 있다.
(7) 또한, 본 발명은 집적 회로 장치에 있어서 상기 (1) 내지 (6) 중 어느 하나의 인덕터 소자를 반도체 칩에 설치함과 아울러 상기 인덕터 소자의 중앙의 개구부를 통과하는 배선을 설치한다.
상술한 구성을 갖는 인덕터 소자를 반도체 칩에 설치함으로써 인덕터 소자의 중앙의 개구부를 통과하는 배선을 설치해도 인덕터 소자에 배선에 기인하는 노이즈가 발생하는 것이 없어진다.
<발명의 효과>
개시의 인덕터 소자 및 집적 회로 장치에 의하면 큰 치수의 코일에 대해서도 주변 배선을 통과시키는 것이 가능하게 되고, 그 결과 장거리로 있어서의 유도 결합 통신의 통신 품질을 유지하면서 집적 회로의 집적 밀도를 향상시킬 수 있다. 이 인덕터 소자는 유도 결합 통신 등의 무선 통신용 안테나로서 이용할 수 있는 것 이외에 발진 회로나 증폭 회로 등의 다양한 회로에서 이용되는 인덕턴스로서도 이용할 수 있다.
도 1은 본 발명의 원리적 구성의 설명도이다.
도 2는 본 발명의 실시예 1의 인덕터 소자의 개념적 사시도이다.
도 3은 본 발명의 실시예 2의 인덕터 소자의 개념적 투영 평면도이다.
도 4는 본 발명의 실시예 3의 인덕터 소자의 개념적 사시도이다.
도 5는 본 발명의 실시예 4의 인덕터 소자의 개념적 사시도이다.
도 6은 본 발명의 실시예 3 및 실시예 4의 구성을 병용한 인덕터 소자의 개념적 사시도이다.
도 7은 본 발명의 실시예 5의 인덕터 소자의 개념적 투영 평면도이다.
도 8은 본 발명의 실시예 5에 있어서의 차동 노이즈 발생의 메커니즘의 설명도이다.
도 9는 비교예의 설명도이다.
도 10은 본 발명의 실시예 6의 인덕터 소자의 구성 설명도이다.
도 11은 본 발명의 실시예 7의 인덕터 소자의 구성 설명도이다.
도 12는 본 발명의 실시예 8의 인덕터 소자의 개념적 투영 평면도이다.
도 13은 본 발명의 실시예 8의 효과의 시뮬레이션 결과의 설명도이다.
도 14는 본 발명의 실시예 9의 인덕터 소자의 구성 설명도이다.
도 15는 본 발명의 실시예 10의 인덕터 소자의 구성 설명도이다.
도 16은 본 발명의 실시예 10에 있어서의 노이즈 상쇄 원리의 설명도이다.
도 17은 본 발명의 실시예 10에 있어서의 노이즈 제거 효과의 구체적 설명도이다.
도 18은 본 발명의 실시예 11의 인덕터 소자의 구성 설명도이다.
도 19는 본 발명의 실시예 12의 인덕터 소자의 구성 설명도이다.
도 20은 본 발명의 실시예 13의 인덕터 소자의 구성 설명도이다.
도 21은 본 발명의 실시예 14의 인덕터 소자의 개념적 투영 평면도이다.
도 22는 본 발명의 실시예 15의 인덕터 소자의 개념적 투영 평면도이다.
도 23은 본 발명자의 제안에 의한 인덕터 소자의 구성 설명도이다.
도 24는 주변 배선을 추가한 인덕터 소자의 개념적 투영 평면도이다.
도 25는 차동 노이즈 발생의 메커니즘의 설명도이다.
도 26은 2 권회 코일 및 3 권회 코일에 있어서의 차동 노이즈의 피크값의 설명도이다.
여기서, 본 발명의 실시형태를 설명한다. 본 발명은 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 코일 요소를 설치하고, 상기 각 코일 요소를 다른 층 레벨에 설치한 코일 요소에 접속함으로써 구성한 코일에 대하여 각종의 노이즈 대책을 실시한 것이다.
구체적으로는,
a. 실드선의 설치: 전원에 접속된 실드선을 코일 요소 근처의 상하 좌우에 배치하여 코일 요소와 평행하게 배치된 주변 배선 사이의 용량·유도 결합을 차단한다. 이 경우 실드선은 폐루프가 안되도록 하면 더욱 좋다.
b. 인접을 평행하게 뻗는 주변 배선의 금지: 코일 요소의 상하 좌우 근처에 코일 요소와 평행하게 주변 배선이 배치되지 않도록 한다. 자동 배선의 경우는 배선 금지 영역을 설치한다.
c. 양단자로부터 연장된 연장 코일 요소의 추가, 코일의 양단자로부터 코일 요소를 연장하고, 연장 코일 요소에 중첩된 노이즈로 코일 요소에 중첩된 노이즈의 주요부를 상쇄한다.
d. 코일 중앙의 전위의 고정: 코일 요소에 중첩된 노이즈가 코일의 중앙부에서 흡수된다. 한편 신호에는 영향을 주지 않는다. 따라서, 신호 대 노이즈비가 개선된다.
e. 복수개의 코일의 점대칭 회전 연결: 복수개의 상사형의 코일을 코일 개구부 중심의 주변에 점대칭으로 배치하고, 중심으로부터 바라봐서 동일 회전 방향으로 모든 코일을 직렬 접속한다. 직렬 접속하기 위한 배선은 중심 근방을 통하도록 함으로써 노이즈의 중첩점으로부터 코일의 양단자까지의 거리를 같게 한다.
이상의 a 내지 e의 노이즈 대책을 단독으로 또는 복수 조합시켜서 인덕터 소자를 구성한다.
또한, 이러한 노이즈 대책을 실시한 인덕터를 반도체 칩에 설치함으로써 인덕터 소자의 중앙의 개구부를 통과하는 배선을 설치해도 장거리에 있어서의 유도 결합 통신의 통신 품질을 유지한 집적 회로 장치를 실현할 수 있다.
실시예 1
이상을 전제로 하여, 이어서 도 2를 참조하여 본 발명의 실시예 1의 인덕터 소자를 설명한다. 도 2는 본 발명의 실시예 1의 인덕터 소자의 개념적 사시도이며, 여기서는 설명을 간단히 하기 위하여 M4 배선과 M5 배선으로 1 권회한 코일의 경우로 설명한다. 또한, 코일을 구성하는 제 1 코일 요소(10)와 제 2 코일 요소(30)는 접속 비어(20)로 접속되어 1 권회 코일이 된다. 또한, 「M4」 또는 「M5」는 층 준위를 나타내고, 예컨대 「M4」는 4층째의 금속 배선층을 의미한다.
우선, M4 배선에 의한 제 1 코일 요소(10) 바로 근처의 상하의 금속 배선층의 M2 배선과 M6 배선으로 M4 배선의 제 1 코일 요소(10)와 평행하게 배치된 실드선 요소(41, 42)를 구성한다. 한편, M5 배선에 의한 제 2 코일 요소(30) 바로 근처의 상하의 금속 배선층의 M3 배선과 M7 배선으로 M5 배선에 의한 제 2 코일 요소(30)와 평행하게 배치된 실드선 요소(43, 44)를 구성하고, 실드선 요소(41)와 실드선 요소(43)를 접속 비어(45)로 접속한다. 또한, 실드선 요소(42)와 실드선 요소(44)를 접속 비어(46)로 접속한다.
여기서는 각 실드선은 폐루프를 구성하지 않도록 일단을 오픈으로 함과 아울러 각 실드선에 전원을 접속한다. 전원은 VDD이여도 GND이여도 그 밖의 전원이여도 좋고, 또한 바이어스 회로의 출력이여도 좋다. 또한, 각 실드선이 폐루프를 만들어 과전류가 흐르면 코일의 인덕턴스가 저하하고 유도 결합 통신의 수신 신호를 열화시키므로 바람직하지 않다.
그 결과, M2 배선으로 구성되는 주변 배선이나 M5 배선으로 구성되는 주변 배선으로부터 M4 배선으로 구성되는 제 1 코일 요소(10)로의 용량 결합은 차단된다. 마찬가지로, M3 배선으로 구성되는 주변 배선이나 M7 배선으로 구성되는 주변 배선으로부터 M5 배선으로 구성되는 제 2 코일 요소(30)로의 용량 결합은 차단된다.
이 경우, 실드선 요소(41~44)의 선폭을 제 1 코일 요소(10) 및 제 2 코일 요소(30)의 선폭과 같게 하면 1.5㎛가 된다. 주변 배선의 선폭과 간격은 0.25㎛와 0.25㎛이므로 1개의 실드선을 설치하면 3개의 주변 배선이 통과할 수 없게 된다. 그러나, 한 변이 260㎛의 코일인 경우 코일의 개구부를 주변 배선이 500개 남짓 통과할 수 있으므로 실드선에 의해 코일의 양변에서 합계 6개의 주변 배선이 통과할 수 없게 되어도 그 페널티는 작고 문제는 없다.
실시예 2
이어서, 도 3을 참조하여 본 발명의 실시예 2의 인덕터 소자를 설명한다. 도 3은 본 발명의 실시예 2의 인덕터 소자의 개념적 투영 평면도이며, 여기서도 설명을 간단히 하기 위해서 M4 배선과 M5 배선으로 1 권회한 코일의 경우를 설명한다. 또한, 코일을 구성하는 제 1 코일 요소(10)와 제 2 코일 요소(30)는 접속 비어(20)로 접속되어 1 권회 코일이 된다.
이 본 발명의 실시예 2에 있어서는 M4 배선에 의한 제 1 코일 요소(10) 바로 근처의 좌우에 M4 배선에 의한 실드선 요소(51, 52)를 구성한다. 한편, M5 배선에 의한 제 2 코일 요소(30) 바로 근처의 좌우에 M5 배선에 의한 실드선 요소(53, 54)를 구성한다. 실드선 요소(51)와 실드선 요소(53)를 접속 비어(55)로 접속함과 아울러 실드선 요소(52)와 실드선 요소(54)를 접속 비어(56)로 접속한다. 또한, 제 1 코일 요소(10) 및 제 2 코일 요소(30)와 실드 요소(51~54)의 간격은 주변 배선이 사이를 통과할 수 없는 간격으로 한다.
이 실시예 2에 있어서도 각 실드선에 전원을 접속한다. 전원은 VDD이여도 GND이여도 좋고, 또한 바이어스 회로의 출력이여도 좋다. 그 결과, M4 배선에 의한 주변 배선이나 M5 배선에 의한 주변 배선으로부터 M4 배선으로 구성되는 제 1 코일 요소(10)나 M5 배선으로 구성되는 제 2 코일 요소(30)로의 용량 결합이 차단된다. 또한, 이 경우도 각 실드선은 개루프로 한다.
또한, 실시예 1과 실시예 2를 병용해도 좋고 그에 따라 상하 방향 및 좌우 방향의 2방향에 있어서의 M4 배선으로 구성되는 제 1 코일 요소(10)나 M5 배선으로 구성되는 제 2 코일 요소(30)로의 용량 결합을 확실히 차단할 수 있다.
실시예 3
이어서, 도 4를 참조하여 본 발명의 실시예 3의 인덕터 소자를 설명한다. 도 4는 본 발명의 실시예 3의 인덕터 소자의 개념적 사시도이며, 여기서도 설명을 간단히 하기 위하여 M4 배선과 M5 배선으로 1 권회한 코일의 경우를 설명한다. 또한, 코일을 구성하는 제 1 코일 요소(10)와 제 2 코일 요소(30)는 접속 비어(20)로 접속되어 1 권회 코일이 된다.
이 실시예 3에 있어서는 M4 배선에 의한 제 1 코일 요소(10) 바로 근처의 상하의 금속 배선층의 M2 배선과 M6 배선에 의한 주변 배선의 배치를 금지하는 배선 금지 영역(61, 62)을 설치함과 아울러 M5 배선에 의한 제 2 코일 요소(30) 바로 근처의 상하의 금속 배선층의 M3 배선과 M7 배선으로 M5 배선에 의한 주변 배선의 배치를 금지하는 배선 금지 영역(63, 64)을 설치한다. 또한, 이 경우의 배선 금지 영역(61~64)의 폭은 제 1 코일 요소(10) 및 제 2 코일 요소(30)로부터 주변 배선이 1개 내지 3개 배치할 수 있을 때까지의 영역으로 한다.
실시예 4
이어서, 도 5를 참조하여 본 발명의 실시예 4의 인덕터 소자를 설명한다. 도 5는 본 발명의 실시예 4의 인덕터 소자의 개념적 사시도이며, 여기서도 설명을 간단히 하기 위하여 M4 배선과 M5 배선으로 1 권회한 코일의 경우를 설명한다. 또한, 코일을 구성하는 제 1 코일 요소(10)와 제 2 코일 요소(30)는 접속 비어(20)로 접속되어 1 권회 코일이 된다.
이 실시예 4에 있어서는 M4 배선에 의한 제 1 코일 요소(10) 바로 근처의 좌우에 M4 배선에 의한 주변 배선의 배치를 금지하는 배선 금지 영역(71, 72)을 설치함과 아울러 M5 배선에 의한 제 2 코일 요소(30) 바로 근처의 좌우에 M5 배선에 의한 주변 배선의 배치를 금지하는 배선 금지 영역(73, 74)을 설치한다. 또한, 이 경우의 배선 금지 영역(71~74)은 각 코일 요소의 단부로부터 주변 배선을 1개 내지 3개 배치할 수 있을 때까지의 영역으로 한다.
또한, 도 6에 나타낸 바와 같이, 실시예 3과 실시예 4를 병용해도 좋고, 그에 따라 상하 방향 및 좌우 방향의 2방향에 있어서의 M4 배선으로 구성되는 제 1 코일 요소(10)나 M5 배선으로 구성되는 제 2 코일 요소(30)로의 용량 결합을 효과적으로 차단할 수 있다.
또한, 실시예 1과 실시예 4를, 또는 실시예 2와 실시예 3을 병용함으로써도 상하 방향 및 좌우 방향의 2방향에 있어서의 M4 배선으로 구성되는 제 1 코일 요소(10)나 M5 배선으로 구성되는 제 2 코일 요소(30)로의 용량 결합을 효과적으로 차단할 수 있다.
실시예 5
이어서, 도 7을 참조하여 본 발명의 실시예 5의 인덕터 소자를 설명한다. 도 7은 본 발명의 실시예 5의 인덕터 소자의 개념적 투영 평면도이며, 여기서도 설명을 간단히 하기 위하여 M4 배선과 M5 배선으로 1 권회한 코일의 경우를 설명한다. 또한, 코일을 구성하는 제 1 코일 요소(10)와 제 2 코일 요소(30)는 접속 비어(20)로 접속되어 1 권회 코일이 된다.
이 실시예 5에 있어서는 M5 배선에 의한 제 2 코일 요소(302, 303)의 양쪽의 단부(A, B)에 M4 배선 및 M5 배선으로 이루어지는 연장 코일 요소(801, 802, 901, 902)를 설치한 것이다. 또한, 연장 코일 요소(801)와 연장 코일 요소(901)는 접속 비어(704)로 접속되고, 연장 코일 요소(802)와 연장 코일 요소(902)는 접속 비어(705)로 접속되어 있다. 또한, 이 연장 코일 요소에 의한 양단에 설치한 연장 코일의 각 길이는 코일의 한 둘레의 1/4정도이다.
이어서, 도 8을 참조하여 실시예 5에 있어서의 차동 노이즈 발생의 메커니즘을 설명한다. 도 8(a)에 나타낸 바와 같이, 코일 하변의 단자(A)의 좌측 중앙에서 1개의 주변 배선으로부터 용량 결합에 의해 500㎶/100㎰ (=5㎶/㎰)의 노이즈(V0)가 제 2 코일 요소(302)와 연장 코일 요소(902)의 2개소 x1과 x2에 중첩할 경우를 고려한다. x1로부터 단자(A)까지의 거리는 65㎛이고, 단자(B)까지의 거리는 975㎛이다. x2로부터 단자(A)까지의 거리는 1105㎛이고, 단자(B)까지의 거리는 65㎛이다.
용량 결합으로 x1과 x2에 중첩된 노이즈(V0)는 거의 시각 0㎰에서 4.95㎶/㎰의 노이즈 파형(a, c)으로서 단자(A)와 단자(B)에 도달한다. 이 양 노이즈는 완전히 상쇄한다.
또한, x1에 중첩된 노이즈는 늦어도 시각 8.8㎰에서 4.25㎶/㎰의 노이즈 파형(b)으로서 단자(B)에 도달한다. 한편, x2에 중첩된 노이즈는 시각 11.3㎰에서 4.15㎶/㎰의 노이즈 파형(d)으로서 단자(A)에 도달한다. 그 결과, 코일의 양단자에는 주변 배선 1개당 도 8(b)에 나타낸 바와 같은 차동 노이즈(VA-VB)가 발생한다.
즉, 시각 11.3㎰에서,
4.25㎶/㎰×(11.3㎰-8.8㎰)=11㎶
의 차동 노이즈가 발생하고, 시각 11.3㎰로부터 시간 100㎰까지의 사이에
(4.25㎶/㎰-4.15㎶/㎰)×(100㎰-11.3㎰)=9㎶
의 차동 노이즈가 중첩되어 시각 100㎰에서는 20㎶가 된다. 그 후, 차동 노이즈는 감소하므로 결국 차동 노이즈의 피크 전압은 주변 배선 1개당 약 20㎶가 된다.
종래의 1 권회 코일에 비하면 노이즈의 피크 전압은 주변 배선 1개당 약 100㎶로부터 20㎶로 감소한다. 그 이유는 B단자로부터 연장된 코일 요소에 의해 x1로부터 단자(A)까지의 거리와 x2로부터 단자(B)까지의 거리가 같아져, 최초로 A단자에 도달하는 노이즈 파형(a)을 같은 시간에 같은 파형으로 B단자에 도달하는 노이즈 파형(c)으로 상쇄한 것이다. 부작용으로서 노이즈 파형(d)을 발생시킨다. 그 결과, x1로부터 단자(B)까지의 거리가 975㎛인 것에 대하여 x2로부터 단자(A)까지의 거리는 1105㎛로 비대칭이 되고, 노이즈 파형(b)과 노이즈 파형(d)의 시간 및 진폭의 차이로 차동 노이즈를 발생시킨다.
그러나, 이 차동 노이즈는 종래의 1 권회 코일에 있어서의 단자(A)까지의 거리가 65㎛이고 단자(B)까지의 거리가 975㎛임으로써 발생하는 차동 노이즈보다도 작다. 단, 이 양단자의 외측으로 연장된 연장 코일 요소는 도 7에 나타낸 정도의 길이까지는 유효하지만 그것을 초과하면 반대로 차동 노이즈는 증대하므로 도 9를 참조하여 그 이유를 설명한다.
도 9에 나타낸 바와 같이, 코일 요소를 양단자의 외측으로 1/2둘레 정도 연장했을 때에 상변에서 주변 배선이 교차할 경우를 고려한다. 도 9(a)에 나타낸 바와 같이, 주변 배선으로부터 용량 결합에 의해 500㎶/100㎰ (=5㎶/㎰)의 노이즈(V0)가 제 2 코일 요소(301)와 연장 코일 요소(901)의 2개소 x1과 x2에 중첩할 경우를 고려한다. 도 9(b)에 나타낸 바와 같이, x1로부터 단자(A)까지의 거리는 455㎛이고, 단자(B)까지의 거리는 585㎛이다. 한편, x2로부터 단자(A)까지의 거리는 1495㎛이고, 단자(B)까지의 거리는 455㎛이다. 따라서, 노이즈 파형(b)과 노이즈 파형(d)의 파형의 차이를 발생시키는 거리의 차이는 585㎛와 1495㎛가 되어, 도 7의 경우의 978㎛와 1105㎛보다도 확대되어 있다. 그 결과, 노이즈는 앞의 예보다도 증대한다.
코일의 양단부간의 길이를 D로 하고, 단자(A)로부터의 배선 길이가 L의 위치에서 주변 배선과 교차했을 때, x1로부터 단자(A)까지의 거리는 L이고, 단자(B)까지의 거리는 D-L이다. x2로부터 단자(A)까지의 거리는 D+L이고, 단자(B)까지의 거리는 L이다. 코일의 시정수가,
0.1㎊×100Ω=10㎰
이고, 중첩된 노이즈의 경사가 500㎶/100㎰ (=5㎶/㎰)이며, 거리가 D만큼 벗어나면 500㎶/120㎰=4.2㎶/㎰인 것으로 하여, 노이즈의 전파 지연 시간과 파형의 경사는 모두 거리의 2승에 비례하는 함수로서 이하의 식으로 근사한다.
지연=10〔㎰〕×(L/D)2=10k2〔㎰〕
경사=5〔5㎶/㎰〕-0.8〔5㎶/㎰〕×(L/D)2
=5〔5㎶/㎰〕-0.8〔5㎶/㎰〕×k2
단, k=L/D로 한다.
도 7에 나타낸 실시예 5에 있어서의 차동 노이즈의 피크값(Vp5)은,
Vp5=(5-0.8k2)×10{(1+k)2-(1-k)2}
+〔{5-0.8(1-k)2}-{5-0.8(1+k)2}〕
×{(100-108(1-k)2}〕
=520k-64k
이 된다.
한편, 종래의 1 권회 코일에 있어서의 차동 노이즈의 피크값(Vp0)은,
Vp0=(5-0.8k2) ×10{(1-k)2-k2}
+〔{5-0.8k2}-{5-0.8(1-k)2}〕
×{(100-108(1-k)2}〕
=122-228k-48k2+32k3
이 된다.
예컨대, 도 25나 도 7과 같이 L=65㎛인 경우 k=1/16이 되고, 도 25의 예에서는 피크값은 Vp0=108㎶가 되고, 도 7의 경우에는 피크값은 Vp5=32㎶가 되고, 앞의 설명과 거의 일치한다. 또한, 코일의 중앙에서 배선과 교차하면 k=1/2이 되고, 도 25의 예에서는 피크값은 Vp0=0㎶가 되고, 이것도 지견과 일치한다.
양식으로부터 실시예 5가 종래예보다도 노이즈가 작아질 경우는 k<0.25가 된다. 즉, 코일 전장의 약 1/4정도(또는 코일의 1/4둘레 정도) 연장하는 것이 좋다는 것을 알 수 있다. 단, 이 1/4이라는 값은 전제로 한 배선 파라미터의 영향을 받으므로 우선의 목표이다.
도 8에 나타낸 바와 같이, 코일이 1 권회인 경우 도 25와 비교하면 4변에 균등하게 주변 배선이 교차했을 경우의 4개의 주변 배선으로부터 받는 차동 노이즈의 피크값은 215㎶로부터 125㎶로 약 1/1.72로 작아져 있다. 또한, 하변에 있어서 교차하는 주변 배선으로부터 발생하는 차동 노이즈의 피크값은 100㎶로부터 30㎶로 약 1/3.3로 작아져 있다. 따라서, 상변과 하변의 양변과 교차하는 주변 배선에 대하여 115㎶(=100㎶+15㎶)로부터 45㎶(=30㎶+15㎶)로 1/2.6로 감소한다.
실시예 6
이어서, 도 10을 참조하여 본 발명의 실시예 6의 인덕터 소자를 설명한다. 도 10(a)은 코일을 2 권회한 경우의 개념적 투영 평면도이며, 도 10(b)는 코일을 3 권회한 경우의 개념적 투영 평면도이다. 우선, 도 10(a)에 나타낸 바와 같이, 코일을 2 권회했을 경우를 설명한다. 코일의 1 권회의 길이를 D로 하면 단자(A)로부터 단자(B)까지는 2D의 길이가 된다. 단자(A)로부터의 배선 길이가 L(0<L<D)의 위치에서 주변 배선과 교차했을 때, 연장 코일 요소도 포함하여 3개의 점 x1, x2, x3에서 교차한다. 교차점으로부터 양단자(A, B)를 향하여 이하의 6개의 노이즈 전파가 발생한다.
N1=x1로부터 A: 거리 L
N2=x1로부터 B: 거리 2D-L
N3=x2로부터 A: 거리 D+L
N4=x2로부터 B: 거리 D-L
N5=x3으로부터 A: 거리 2D+L
N6=x3으로부터 B: 거리 L
이 중 N1과 N6은 상쇄하므로 N2 내지 N5를 고려한다. 신호 도달의 순서로 기재하면(단, 0<k<0.5, k=L/D)
N4: 지연T4=10(1-k)2, 경사 K4=5-0.8(1-k)2
N3: 지연T3=10(1+k)2, 경사 K3=5-0.8(1+k)2
N2: 지연T2=10(2-k)2, 경사 K2=5-0.8(2-k)2
N5: 지연T5=10(2+k)2, 경사 K5=5-0.8(2+k)2
따라서, 본 발명의 실시예 6에 있어서의 차동 노이즈의 피크값(Vp6)은,
Vp6=-K4(T3-T4)+(K3-K4)(T2-T3)+(-K4+K3-K2)
×(T5-T2)+(-K4+K3-K2+K5)(100-T5)
=-{50-8(1-k)2} ×{(1+k)2-(1-k)2}
+8{(1-k)2-(1+k)2} ×{(2-k)2-(1+k)2}
+{-32k-50+8(2-k)2} ×{(2+k)2-(2-k)2}
+{(-18-64k+8k2)+(50-8(2+k)2)]}
×{10-(2+k)2)}
=-888k-320k2+128k3
이 된다.
예컨대, L=65㎛인 경우 k=1/16이 되고 실시예 6에 있어서의 차동 노이즈의 피크값은 -57㎶가 된다. 시뮬레이션을 하면 차동 노이즈의 피크값은 40㎶가 된다. 마찬가지로 하여, 상변, 좌변 및 우변에서 주변 배선과 교차했을 경우를 상정하면 각 변에 있어서의 차동 노이즈의 피크값은 각각 30㎶, 75㎶, 75㎶가 된다.
한편, 도 26(a)에 나타낸 종래예의 코일에 있어서는 2개의 교차점으로부터 양단자(A, B)를 향하여 이하의 4개의 노이즈 전파가 발생한다.
n1=x1로부터 A: 거리L
n2=x1로부터 B: 거리2D-L
n3=x2로부터 A: 거리D+L
n4=x2로부터 A: 거리D-L
이들 노이즈의 신호 도달의 순서로 기재하면(단, 0<k<0.5, k=L/D)
n1: 지연 T1=10k2, 경사 K1=5-0.8k2
n4: 지연 T4=10(1-k)2, 경사 K4=5-0.8(1-k)2
n3: 지연 T3=10(1+k)2, 경사 K3=5-0.8(1+k)2
n2: 지연 T2=10(2-k)2, 경사 K2=5-0.8(2-k)2
따라서, 종래의 코일에 있어서의 차동 노이즈의 피크값(Vp0)은,
Vp0=K1(T4-T1)+(K1-K4)(T3-T4)+(K1-K4+K3)
×(T2-T3)+(K1-K4+K3-K2)(100-T2)
={50-8k2} ×{(1-k)2-k2}
+(8-16k2) ×{(1+k)2-(1-k)2}
+(50-16k-24k2) ×{(2-k)2-(1+k)2}
+{(50-16k-24k2)-(50-8(2-k)2)}
×{10-(2-k)2)}
=292-544k-256k2+80k3+164
이 된다.
예컨대, L=65㎛의 경우 k=1/16이 되고, 종래예의 코일에 있어서의 차동 노이즈의 피크값은 257㎶가 된다. 시뮬레이션을 하면 차동 노이즈의 피크값은, 도 26(a)에 나타낸 바와 같이, 180㎶가 된다.
양식으로부터, 본 발명의 실시예 6이 종래형보다도 노이즈가 작아질 경우는 k<0.2가 된다. 즉, 코일 1둘레의 약 1/5정도 연장하는 것이 좋다는 것을 알 수 있다. 따라서, 4변에 균등하게 주변 배선이 교차했을 경우의 4개의 주변 배선으로부터 받는 차동 노이즈의 피크값은 390㎶로부터 220㎶로 약 1/1.77로 작아져 있다.
이어서, 도 10(b)에 나타낸 바와 같이, 코일을 3 권회한 경우를 고찰하면 2권회의 경우와 같은 계산에 의해 코일 1둘레의 약 1/6정도 연장하는 것이 좋다는 것을 알았다. 이 경우, 도 10(b)와 도 26(b)의 대비로부터 알 수 있는 바와 같이 4변에 균등하게 주변 배선이 교차했을 경우의 4개의 주변 배선으로부터 받는 차동 노이즈의 피크값은 520㎶로부터 305㎶로 약 1/1.71로 작아져 있다.
실시예 7
이어서, 도 11을 참조하여 본 발명의 실시예 7의 인덕터 소자를 설명한다. 도 11(a)은 본 발명의 실시예 7의 인덕터 소자의 개념적 투영 평면도이며, 코일 배선의 중앙, 즉 M5 배선에 의한 제 2 코일 요소(301)의 중점을 전원에 직접 접속한 것이다. 이 경우의 전원은 VDD이여도 GND이여도 그 밖의 전원이여도 좋다. 또는, 낮은 출력 임피던스를 갖는 바이어스 회로의 출력이여도 좋다.
도 11(b)는 본 발명의 실시예 7의 인덕터 소자의 변형예이며, M5 배선에 의한 제 2 코일 요소(301)의 중점을 1㎊정도의 용량(C)을 통하여 전원에 접속한 것이며, 고주파 영역에서 낮은 출력 임피던스를 나타낸다.
유도 결합 통신에 있어서 정부(正負)의 유도 기전력이 발생할 때에 코일의 중앙의 전위는 변화되지 않으므로 코일의 중앙을 전원에 직접 접속하거나 용량을 통하여 전원에 접속해도 코일의 인덕턴스의 값이나 코일 쌍의 상호 인덕턴스의 값은 변화되지 않는다. 따라서 유도 결합에 의해 수신된 수신 신호의 차동 진폭은 변화되지 않는다.
한편, 코일 중앙이 낮은 임피던스로 전원에 접속되어 있으므로 주변 배선으로부터 코일 요소에 중첩된 노이즈의 진폭은 종래의 코일의 경우에 비해서 대폭 감소한다. 예컨대, 도 11(b)의 경우에는 종래형의 코일에 비해서 노이즈 파형의 진폭은 약 1/5정도로 저감한다.
단, 노이즈가 코일 배선의 중앙점을 넘어 타단에 이르지 않고, 따라서 노이즈가 상쇄하여 차동 노이즈를 경감하는 효과는 없어진다. 시뮬레이션으로 조사하면 차동 노이즈는 종래형의 코일과 거의 같은 정도로 되는 것이 판명되었다. 이에 따라 차동 노이즈는 감소하지 않지만, 동상 노이즈는 대폭 감소한다. 그 결과, 수신기의 입력 커먼 모드가 크게 변화되지 않으므로 수신기의 이득이 변화되지 않는 이점을 가진다. 또한, 송신 코일로부터 주변 회로로의 노이즈의 영향이 경감되는 효과도 있다.
실시예 8
이어서, 도 12 및 도 13을 참조하여 본 발명의 실시예 8의 인덕터 소자를 설명한다. 도 12은 본 발명의 실시예 8의 인덕터 소자의 개념적 투영 평면도이며, 실시예 5의 연장 코일 요소와 실시예 7의 코일의 중앙부로의 전원의 접속을 병용한 것이다.
도 13은 본 발명의 실시예 8의 효과의 시뮬레이션 결과의 설명도이다. 실시예 5에 관한 도 8과 비교하면 하변에서 주변 배선과 교차했을 때에 발생하는 차동 노이즈의 피크 전압은 주변 배선 1개당 약 30㎶로부터 15㎶로 감소한다. 그 이유는 노이즈 파형 그 자체가 5㎶/㎰정도로부터 1㎶/㎰정도로 약 1/5로 저감하는 것에 의한다. 그 결과, 4변에 균등하게 주변 배선이 교차했을 경우의 4개의 주변 배선으로부터 받는 차동 노이즈의 피크값은 215㎶로부터 110㎶로 약 1/1.95로 작아져 있다.
그러나, x1로부터 코일 중앙까지의 거리보다도 x2로부터 코일 중앙까지의 거리가 조금 멀므로 단자(B)에 나타나는 파형의 경사는 단자(A)에 나타나는 파형의 경사보다도 조금 커지고, 그 차가 100㎰의 사이에 확대하여 차동 노이즈의 피크 전압을 정하고 있다.
실시예 9
이어서, 도 14를 참조하여 본 발명의 실시예 9의 인덕터 소자를 설명한다. 도 14는 본 발명의 실시예 9의 인덕터 소자의 구성 설명도이며, 실시예 6의 연장 코일 요소와 실시예 7의 코일의 중앙부로의 전원의 접속을 병용한 것이다. 도 14(a)는 코일을 2 권회한 경우의 개념적 투영 평면도이며, 도 14(b)는 코일을 3 권회한 경우의 개념적 투영 평면도이다. 이 실시예 9의 경우도 실시예 8과 같은 효과가 얻어진다.
실시예 10
이어서, 도 15 내지 도 17을 참조하여 본 발명의 실시예 10의 인덕터 소자를 설명한다. 도 15는 본 발명의 실시예 10의 인덕터 소자의 구성 설명도이며, 도 15(a)는 개념적 사시도이며, 도 15(b)는 개념적 투영 평면도이다. 도면에 나타낸 바와 같이 a→b→c→d→e→f에 의해 제 1 코일이 시계 방향으로 1 권회되어 있다. 또한, g→h→i→j→k→l에 의해 제 2 코일이 제 1 코일과 겹치는 위치에 시계 방향으로 1 권회되어 있다.
양 코일은 동심이고 또한 180°회전된 위치에 배치되어 있다. 또한, 제 1 코일의 f단자가 제 2 코일의 g단자와 코일의 중심을 통하는 배선으로 접속되어 있다. 또한, 도면에서는 코일의 양 단자(A와 B)가 코일의 내부에 있을 경우를 나타내고 있지만, a점과 l점으로부터 각각 코일의 외측에 양단부를 인출해도 상관 없다.
이어서, 도 16을 참조하여 본 발명의 실시예 10에 있어서의 주변 배선과의 사이의 노이즈의 상쇄 원리를 설명한다. 도 16(a)는 코일의 개념적 구성도이며, 도 16(b)는 등가 회로도이며, 도 16(c)는 각 노이즈의 설명도이다. 도 16(a)에 나타낸 바와 같이, 제 1 코일도 제 2 코일도 같은 시계 회전 방향으로 권회되어 직렬로 접속되므로 인덕턴스 즉 송수신 신호(S1, S2)는 가산된다. 한편, 주변 배선으로부터 제 1 코일 및 제 2 코일에 중첩되는 노이즈(N1, N2)의 차동 성분은 감산되어 그 일부가 상쇄된다.
차동 성분을 문제로 하고 동상 성분을 문제로 하지 않는 것은 수신 코일에 중첩된 양단자의 동상 노이즈(NA와 ND)는 수신 코일의 양단부가 접속되는 차동 비교기 또는 차동 증폭기에 의해 제거되지만, 차동 노이즈(NDA)는 수신 신호와 함께 증폭되므로 신호의 품질(S/N비)을 열화시키기 때문이다.
예컨대, 도 16(b)에 나타낸 바와 같이, 주변 배선(N)이 제 1 코일과 교차하는 개소는 제 1 코일 요소의 중앙을 넘는 단자(B) 부근의 장소이므로 이 점에서 코일 요소에 중첩된 노이즈는 우선 단자(B)에 도달하고, 지연되어 단자(A)에 도달한다. 그 결과, 단자(B)에 단자(A)로부터 본 펄스상의 노이즈(NBA)(극성은 배선 신호에 의존)가 발생한다. 한편, 주변 배선(N)이 제 2 코일과 교차하는 개소는 제 2 코일 요소의 중앙보다도 단자(C) 부근의 장소이므로, 단자(C)에 단자(D)로부터 본 노이즈(NCD)(극성은 상기 극성과 일치)가 발생한다.
교차 개소를 단자(B)로부터 측정한 거리와 단자(C)로부터 측정한 거리는 거의 같으므로[코일 요소 h-i나 d-e의 중앙을 주변 배선(N)이 통과할 때에 정확하게 같아짐], 양 노이즈가 단자(B) 및 단자(C)에 도달하는 시간도 거의 같아져, NBA=NCD 가 된다. 따라서, 단자(A)로부터 본 단자(D)의 노이즈(NDA)는 NDA=NBA+NDC=NBA-NCD가 되고, 그 상당 정도가 상쇄되어 차동 노이즈는 거의 영이 된다.
또한, 주변 배선(S)에 대해서도 같은 이유로 노이즈는 대부분 상쇄된다. 한편, 주변 배선(W 또는 E)에 대해서는 상기 설명 중의 교차 개소가 2개의 코일의 양단으로부터 다른 위치로 되므로 노이즈가 각 코일의 단자에 도달하는 시간에 차이가 발생하고, 작은 차동 노이즈가 남는다.
도 17은 본 발명의 실시예 10에 있어서의 노이즈 제거 효과의 구체적 설명도이며, 도 17(a)는 개념적 투영 평면도이며, 도 17(b)는 개념적 전개도이다. 예컨대 M5 배선으로 이루어지는 주변 배선(N)은 코일 요소(d-e) 및 코일 요소(h-i)와 교차하지만, 각 교차점은 코일 요소의 중앙으로부터 바라봐서 대칭의 위치로 대부분 대체되므로 양 노이즈의 양 단자로의 도달 시간은 거의 같아져, 단자간에 나타나는 차동 노이즈는 거의 상쇄된다.
도 17(b)에 나타낸 바와 같이, 실제로는 예컨대 d나 h에 가까운 위치의 경우 배선(d-e)과의 용량 결합의 위치와 배선(h-i)과의 용량 결합의 위치의 중앙은 코일의 중앙보다도 단자(A)에 근접한 위치로 조금 벗어나므로 단자(A)측에 단자(B)측보다도 조금 먼저 노이즈 신호가 나타나 그것이 차동 노이즈 성분이 되어 조금 남는다.
이에 따라, 본 발명의 실시예 10에 있어서는 상사형의 2개의 1 권회 코일을 서로 180°회전시켜서 한쪽의 코일의 다른쪽의 단자(f)와 다른쪽의 코일의 한쪽의 단자(g)를 접속하여 같은 회전 방향이 되도록 직렬 접속하고, 한쪽의 코일의 한 쪽의 단자(a)와 다른쪽의 코일의 다른쪽의 단자(i)를 연장하여 입출력 단자(A, B)로 하고 있으므로 단자간(A-B)에 나타나는 차동 노이즈를 거의 상쇄할 수 있다.
또한, 이 본 발명의 실시예 10의 노이즈 제거 수단도 상기의 실시예 5의 연장 코일 요소의 부가 또는 실시예 8의 코일의 중점으로의 전원의 접속의 노이즈 제거 수단의 한쪽 또는 양쪽과 병용할 수 있다.
실시예 11
이어서, 도 18을 참조하여 본 발명의 실시예 11의 인덕터 소자를 설명한다. 도 18(a)는 본 발명의 실시예 11의 인덕터 소자의 개념적 투영 평면도이며, 도 18(b)는 그 분해도이다. 도면에 나타낸 바와 같이, 본 발명의 실시예 11에 있어서는 4개의 상사형의 1 권회 코일을 서로 90°회전시켜서 중앙부에 있어서 순차 직렬 접속한 것이다.
이에 따라, 본 발명의 실시예 11에 있어서는 4개의 상사형의 1 권회 코일을 서로 90°회전시켜서 직렬 접속하여 4 권회 코일을 형성하고 있으므로 코일의 4변을 균등화할 수 있고, 상기한 실시예 10과 비교하여 주변 배선(W 또는 E)에 대한 차동 노이즈를 저감할 수 있다.
실시예 12
이어서, 도 19를 참조하여 본 발명의 실시예 12의 인덕터 소자를 설명한다. 도 19(a)는 본 발명의 실시예 12의 인덕터 소자의 개념적 투영 평면도이며, 도 19(b)는 그 분해도이다. 도면에 나타낸 바와 같이, 본 발명의 실시예 12에 있어서는 상기한 실시예 11과 같이 4개의 상사형의 1 권회 코일을 서로 90°회전시켜서 중앙부에 있어서 순차 직렬 접속한 것이다.
이 경우도 본 발명의 실시예 11과 같이 4개의 상사형의 1 권회 코일을 서로 90°회전시켜서 직렬 접속하여 4 권회 코일을 형성하고 있으므로 코일의 4변을 균등화할 수 있고, 상기한 실시예 10과 비교하여 주변 배선(W 또는 E)에 대한 차동 노이즈를 저감할 수 있다.
실시예 13
이어서, 도 20을 참조하여 본 발명의 실시예 13의 인덕터 소자를 설명한다. 도 20(a)는 본 발명의 실시예 13의 인덕터 소자의 개념적 투영 평면도이며, 도 20(b)는 그 분해도이다. 도면에 나타낸 바와 같이, 본 발명의 실시예 13에 있어서는 3개의 상사형의 1 권회 코일을 서로 90°회전시켜서 중앙부에 있어서 순차 직렬 접속한 것이다.
본 발명의 실시예 13에 있어서는 3개의 상사형의 1 권회 코일을 서로 90°회전시켜서 직렬 접속하여 3 권회 코일을 형성하고 있으므로 코일의 4변을 상기한 실시예 10보다는 균등화할 수 있고, 상기한 실시예 10과 비교하여 주변 배선(W 또는 E)에 대한 차동 노이즈를 저감할 수 있다.
실시예 14
이어서, 도 21을 참조하여 본 발명의 실시예 14의 인덕터 소자를 설명한다. 도 21은 본 발명의 실시예 14의 인덕터 소자의 개념적 투영 평면도이며, 상기한 실시예 10의 인덕터 소자에 대하여 상기의 실시예 5의 연장 코일 요소를 부가한 것이다.
본 발명의 실시예 14에 있어서는 연장 코일 요소를 부가하고 있으므로 전체의 차동 노이즈를 280㎶로 할 수 있고, 종래의 2 권회 코일에 비해서 전체의 차동 노이즈를 1/1.4로 저감할 수 있다.
실시예 15
이어서, 도 22를 참조하여 본 발명의 실시예 15의 인덕터 소자를 설명한다. 도 22는 본 발명의 실시예 15의 인덕터 소자의 개념적 투영 평면도이며, 상기한 실시예 13의 인덕터 소자에 대하여 상기한 실시예 5의 연장 코일 요소를 부가한 것이다.
본 발명의 실시예 15에 있어서는 연장 코일 요소를 부가하고 있으므로 전체의 차동 노이즈를 320㎶로 할 수 있고, 종래의 3 권회 코일에 비해서 전체의 차동 노이즈를 1/1.6로 저감할 수 있다.
또한, 이 본 발명의 실시예 11 내지 실시예 15의 노이즈 제거 수단도 상기한 실시예 8의 코일의 중점으로의 전원의 접속의 노이즈 제거 수단의 한쪽 또는 양쪽과 병용할 수 있다.

Claims (7)

  1. 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 금속 배선으로 이루어지는 코일 요소를 설치하고, 상기 각 코일 요소를 다른 층 레벨에 설치한 코일 요소에 접속함으로써 각 코일 요소의 적층방향으로부터 보아 권회하는 1개의 코일을 구성함과 아울러 상기 코일 요소의 상하 방향 또는 좌우 방향 중 적어도 어느 한 방향으로 전원에 접속된 실드선을 설치한 것을 특징으로 하는 인덕터 소자.
  2. 제 1 항에 있어서,
    상기 실드선은 폐루프를 구성하지 않는 것을 특징으로 하는 인덕터 소자.
  3. 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 금속 배선으로 이루어지는 코일 요소를 설치하고, 상기 각 코일 요소를 다른 층 레벨에 설치한 코일 요소에 접속함으로써 각 코일 요소의 적층방향으로부터 보아 권회하는 1개의 코일을 구성함과 아울러 상기 코일 요소의 상하 방향으로 인접하는 층 레벨에 있어서의 투영적으로 겹치는 영역으로 이루어지는 적층 방향 배선 금지 영역 또는 상기 코일 요소의 좌우 방향에 있어서의 상기 코일 요소로부터 주변 배선이 1개 내지 3개 배치될 수 있을 때까지의 영역으로 이루어지는 면내 방향 배선 금지 영역 중 적어도 어느 한쪽을 설치한 것을 특징으로 하는 인덕터 소자.
  4. 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 금속 배선으로 이루어지는 코일 요소를 설치하고, 상기 각 코일 요소를 다른 층 레벨에 설치한 코일 요소에 접속함으로써 각 코일 요소의 적층방향으로부터 보아 권회하는 1개의 코일을 구성함과 아울러 상기 코일 요소의 양쪽의 단자로부터 코일 요소를 연장한 연장 코일 요소를 설치한 것을 특징으로 하는 인덕터 소자.
  5. 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 금속 배선으로 이루어지는 코일 요소를 설치하고, 상기 각 코일 요소를 다른 층 레벨에 설치한 코일 요소에 접속함으로써 각 코일 요소의 적층방향으로부터 보아 권회하는 1개의 코일을 구성함과 아울러 상기 코일의 중점의 전위를 고정한 것을 특징으로 하는 인덕터 소자.
  6. 서로 상하 방향으로 인접하는 층 레벨에 있어서 서로의 주배선 방향이 다른 2개 이상의 층 레벨 각각에 각 주배선 방향을 따르는 금속 배선으로 이루어지는 코일 요소를 설치하고, 상기 각 코일 요소를 다른 층 레벨에 설치한 코일 요소에 접속함으로써 구성된, 각 코일 요소의 적층방향으로부터 보아 권회하는 코일을 상사형으로 하여 복수개 형성하고, 상기 코일의 개구부 중심의 주변에 점대칭으로 배치함과 아울러 상기 복수개의 코일을 상기 개구부의 중심으로부터 바라봐서 동일 회전 방향이 되도록 상기 복수개의 코일을 상기 개구부의 중심 근방에 있어서 서로 직렬 접속한 것을 특징으로 하는 인덕터 소자.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 기재된 인덕터 소자를 반도체 칩에 설치함과 아울러 상기 인덕터 소자의 중앙의 개구부를 통과하는 배선을 갖는 것을 특징으로 하는 집적 회로 장치.
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012084586A (ja) * 2010-10-07 2012-04-26 Renesas Electronics Corp インダクタ
JP2014072483A (ja) * 2012-10-01 2014-04-21 Fujitsu Semiconductor Ltd 半導体装置
JP6059950B2 (ja) * 2012-10-24 2017-01-11 ルネサスエレクトロニクス株式会社 半導体装置
US8860180B2 (en) 2012-10-26 2014-10-14 Xilinx, Inc. Inductor structure with a current return encompassing a coil
US9373434B2 (en) * 2013-06-20 2016-06-21 Taiwan Semiconductor Manufacturing Co., Ltd. Inductor assembly and method of using same
US10103627B2 (en) * 2015-02-26 2018-10-16 Altera Corporation Packaged integrated circuit including a switch-mode regulator and method of forming the same
JP6803049B2 (ja) 2018-05-31 2020-12-23 国立大学法人 東京大学 電源回路、および振動発電装置
TWI697919B (zh) * 2019-12-09 2020-07-01 瑞昱半導體股份有限公司 非對稱式螺旋狀電感

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009244A (ja) 2000-06-21 2002-01-11 Hitachi Ltd 半導体集積回路および半導体集積回路の設計方法
WO2004107444A1 (ja) 2003-05-29 2004-12-09 Mitsubishi Denki Kabushiki Kaisha 半導体装置

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61144052A (ja) * 1984-12-17 1986-07-01 Mitsubishi Electric Corp 半導体装置
US5416356A (en) 1993-09-03 1995-05-16 Motorola, Inc. Integrated circuit having passive circuit elements
JP2003078017A (ja) 2001-08-31 2003-03-14 Matsushita Electric Ind Co Ltd 半導体装置
US7084728B2 (en) * 2003-12-15 2006-08-01 Nokia Corporation Electrically decoupled integrated transformer having at least one grounded electric shield
JP4131544B2 (ja) 2004-02-13 2008-08-13 学校法人慶應義塾 電子回路
JP4193060B2 (ja) 2004-06-04 2008-12-10 学校法人慶應義塾 電子回路
JP4677598B2 (ja) 2004-08-05 2011-04-27 学校法人慶應義塾 電子回路
JP4124365B2 (ja) 2004-08-24 2008-07-23 学校法人慶應義塾 電子回路
JP5024740B2 (ja) 2004-09-30 2012-09-12 学校法人慶應義塾 Ｌｓｉチップ試験装置
JP2006173986A (ja) 2004-12-15 2006-06-29 Keio Gijuku 電子回路
JP2006173415A (ja) 2004-12-16 2006-06-29 Keio Gijuku 電子回路
JP4230468B2 (ja) * 2005-03-11 2009-02-25 富士通マイクロエレクトロニクス株式会社 半導体基板上に形成されるインダクタンス素子
US7489220B2 (en) 2005-06-20 2009-02-10 Infineon Technologies Ag Integrated circuits with inductors in multiple conductive layers
JP4785060B2 (ja) * 2006-01-05 2011-10-05 株式会社東芝 半導体装置とその製造方法、およびそのパターン生成方法
US7977795B2 (en) 2006-01-05 2011-07-12 Kabushiki Kaisha Toshiba Semiconductor device, method of fabricating the same, and pattern generating method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002009244A (ja) 2000-06-21 2002-01-11 Hitachi Ltd 半導体集積回路および半導体集積回路の設計方法
WO2004107444A1 (ja) 2003-05-29 2004-12-09 Mitsubishi Denki Kabushiki Kaisha 半導体装置

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KR20110134387A (ko) 2011-12-14
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