JP4785060B2 - 半導体装置とその製造方法、およびそのパターン生成方法 - Google Patents
半導体装置とその製造方法、およびそのパターン生成方法 Download PDFInfo
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留ガスによるバリアメタル等の劣化を抑制し、信頼性の高い半導体装置、その製造方法、およびパターン生成方法を提供することにある。
図1は、本発明の第1の実施の形態に係る半導体装置10の有する所定の配線層11cの平面図である。半導体装置10は、表面に半導体素子が形成された半導体基板(図示しない)と、半導体基板上に積層された複数の配線層を有し、その複数の配線層のうち、配線層11cが図1に示されている。配線層11cには、ダイシング時のクラックの発生等を抑えるためにダイシングライン12の内側にチップリング13が形成される。
図5は、本発明の第2の実施の形態に係る半導体装置10の断面図である。本発明の第2の実施の形態は、ダミー禁止領域25および配置禁止領域26の周囲に金属壁16が形成される点において、第1の実施の形態と異なる。なお、各部の材料や構成等、第1の実施の形態と同様の点については、説明を省略する。
図6は、本発明の第3の実施の形態に係る半導体装置10の断面図である。本発明の第3の実施の形態は、配線禁止領域27の周囲に金属壁16が形成される点において、第1の実施の形態と異なる。なお、各部の材料や構成等、第1の実施の形態と同様の点については、説明を省略する。
図7は、本発明の第4の実施の形態に係る半導体装置10のパターン生成方法を実現するハードウエア構成を示す。半導体装置のパターン生成方法を実施する装置、例えばCAD(Computer Aided Design)装置は、演算処理制御部102により所定のアルゴリズムで、素子配置処理部103、配線パターン発生処理部104、被覆密度計算処理部105、低密度領域抽出処理部106、及び金属壁パターン発生処理部107を制御する演算処理装置101と、演算処理装置101とI/Oインターフェイス109を介して入力あるいは出力を行う入力装置110、出力装置111、及び、半導体素子の配置、配線パターン、配線禁止領域等の設計規則あるいは配線レイアウトデータ等が保存されている設計情報ファイル112とから構成されている。
14、14w 配線
15 ダミー配線
16 金属壁
17 低密度領域
18、18w ビア
19、19w バリアメタル
20 層間絶縁膜
21 保護膜
22 キャップ膜
23 配線溝
Claims (4)
- 半導体基板上に形成された層間絶縁膜と、この層間絶縁膜上に形成された層間絶縁膜よりも高い密度を有する保護膜と、これら層間絶縁膜および保護膜内に形成された配線およびダミー配線の少なくとも一方と、を含む配線層と、
前記層間絶縁膜内で、前記配線および前記ダミー配線の被覆密度の合計が所定の規定値よりも低い領域として抽出された低密度領域を取り囲んで他の領域と分離する分離壁と、
を備え、
前記分離壁は、前記配線、および前記配線と接続されたビアと同じ構成を有する金属壁であることを特徴とする半導体装置。 - 半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜上に、前記層間絶縁膜よりも高い密度を有する保護膜を形成する工程と、
前記保護膜および前記層間絶縁膜の所定の部分を除去して第1の溝を形成し、前記第1の溝内に配線およびダミー配線の少なくとも一方を形成し、前記層間絶縁膜内の前記第1の溝の開口率が所定の規定値よりも低い領域として抽出された低密度領域を囲んで第2の溝を形成し、前記第2の溝内に分離壁を形成する工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記第1および第2の溝の形成は同時に行われ、
前記第1および第2の溝内への前記配線、前記ダミー配線、および前記分離壁の形成は同時に行われる、
ことを特徴とする請求項2に記載の半導体装置の製造方法。 - 半導体基板上に形成された層間絶縁膜と、この層間絶縁膜上に形成され、この層間絶縁膜よりも高い密度を有する保護膜とを備える半導体装置のパターン生成方法であって、
配線レイアウトデータに基づいて、層間絶縁膜内に形成されるべき配線パターンおよびダミー配線パターンの少なくとも一方を発生するステップと、
前記層間絶縁膜内の所定の領域毎に前記配線パターンおよびダミー配線パターンの被覆密度を計算するステップと、
配線パターンおよびダミー配線パターンの前記被覆密度の合計が所定の規定値より低い低密度領域を抽出するステップと、
前記配線パターン、および前記配線パターンと接続されたビアパターンと同じ構成を有する金属壁パターンを、抽出された少なくとも1つの前記低密度領域を取り囲むように発生するステップと、
を含むことを特徴とする半導体装置のパターン生成方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2006354769A JP4785060B2 (ja) | 2006-01-05 | 2006-12-28 | 半導体装置とその製造方法、およびそのパターン生成方法 |
Applications Claiming Priority (3)
Application Number | Priority Date | Filing Date | Title |
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JP2006000929 | 2006-01-05 | ||
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JP2006354769A JP4785060B2 (ja) | 2006-01-05 | 2006-12-28 | 半導体装置とその製造方法、およびそのパターン生成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2007208248A JP2007208248A (ja) | 2007-08-16 |
JP4785060B2 true JP4785060B2 (ja) | 2011-10-05 |
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ID=38487397
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Application Number | Title | Priority Date | Filing Date |
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JP2006354769A Expired - Fee Related JP4785060B2 (ja) | 2006-01-05 | 2006-12-28 | 半導体装置とその製造方法、およびそのパターン生成方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4785060B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP5193542B2 (ja) * | 2007-09-20 | 2013-05-08 | パナソニック株式会社 | 半導体装置の製造方法 |
JP5395458B2 (ja) * | 2009-02-25 | 2014-01-22 | 学校法人慶應義塾 | インダクタ素子及び集積回路装置 |
JP5912071B2 (ja) * | 2012-08-14 | 2016-04-27 | ルネサスエレクトロニクス株式会社 | 半導体装置及び半導体装置の製造方法 |
JP6471426B2 (ja) * | 2014-08-08 | 2019-02-20 | 株式会社ニコン | 基板 |
JP6434763B2 (ja) * | 2014-09-29 | 2018-12-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6109385B2 (ja) * | 2016-05-13 | 2017-04-05 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2003045876A (ja) * | 2001-08-01 | 2003-02-14 | Seiko Epson Corp | 半導体装置 |
JP2003051547A (ja) * | 2001-08-06 | 2003-02-21 | Seiko Epson Corp | 半導体装置 |
JP4619705B2 (ja) * | 2004-01-15 | 2011-01-26 | 株式会社東芝 | 半導体装置 |
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2006
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Publication number | Publication date |
---|---|
JP2007208248A (ja) | 2007-08-16 |
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A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090212 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20100831 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20100924 |
|
A521 | Written amendment |
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A131 | Notification of reasons for refusal |
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|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110517 |
|
A521 | Written amendment |
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TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
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A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
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RD04 | Notification of resignation of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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RD04 | Notification of resignation of power of attorney |
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|
RD04 | Notification of resignation of power of attorney |
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A61 | First payment of annual fees (during grant procedure) |
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FPAY | Renewal fee payment (event date is renewal date of database) |
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