JP2009531843A - 相互接続スタックにおける局所化されたエアギャップ形成の制御の改善 - Google Patents

相互接続スタックにおける局所化されたエアギャップ形成の制御の改善 Download PDF

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Abstract

本発明は、集積回路デバイスの相互接続スタックを製造する方法に関する。相互接続スタック内には、1つ以上の相互接続レベルにエアギャップが形成される。この方法は、下部エッチバリヤ層(236)と上部中間相互接続レベル(224)の上の上部エッチバリヤ層(211)の間に局所エッチビア(216、218)を形成するステップを具える。従来の技術のデバイスと比較すると、上部中間相互接続レベルの誘電率の横方向の不均一さが除去される。これは、完成された相互接続スタックにおいては誘電率の局部的な変化は、エアキャビティの存在によって見えるか、あるいは、次のレベル間誘電体層の誘電材料を後で満たすことによってほどんど見えないかである、(前の)エッチビアにおいて起こり得るのみであるからである。本発明の集積回路デバイスは、金属相互接続線部分から隣接するレベル間誘電体層または金属間誘電体層への銅の侵入を完全に防止することができる。

Description

本発明は、基板上に相互接続スタックを有する集積回路デバイスに関する。また、本発明は、集積回路デバイスの相互接続スタックを製造する方法に関する。
集積回路デバイスの相互接続スタックは、国際半導体技術ロードマップ(ITRS: International Technology Roadmap for Semiconductors)の予測にそって、絶え間のない開発が行われてきた。寸法、相互接続線間のキャパシタンス値及びこれに対応するクロストーク及びRC遅延が低減されてきた。
注目されてきたものの1つとして、相互接続スタックの金属間誘電体層部分の誘電率kの低減がある。極限の低減は、絶縁材料として一般的に用いられていた低誘電率(low-k)材料を、空気や真空に置き換えることで達成し得る。これは、例えば、特許文献1に記載されている。エアギャップが相互接続スタックの多数ある下部の相互接続レベルに設けられる。エアギャップは、横方向において、基板の限定された部分のみに制限される。従って、この文献に記載される相互接続スタックは、エアギャップが設けられていない上部相互接続レベルを含む。
米国特許第2004/0229454(A1)号公報
多数レベルの相互接続スタック内のエアギャップ集積化を達成する特許文献1の製造方法では、金属間誘電体層としてのSiLK(登録商標)とアンドープシリコンガラス(USG)を交互に堆積する。銅の金属線部分が、各相互接続レベルにおいて金属間誘電体層内に形成され、良く知られるデュアルダマシンプロセスに従い、ビアがレベル間誘電体層に集積化される。相互接続スタックが、中間相互接続レベルまで形成された後、エアギャップを形成すべき領域を限定するためエッチバリヤ層が堆積され、横方向に構造化される。この領域の横方向の境界は、底部の相互接続レベルから中間相互接続レベルの上のエッチバリヤ層まで延在する側部エッチバリヤによって限定される。
その後、フッ化水素(HF)が、マスクをされていない領域に塗布される。HFは、中間金属間層のUSG層を除去し、その下にあるSiLK(登録商標)層を浸透して、さらに下方の相互接続レベルであるUSG層を腐食し、HFが底部の相互接続レベルの金属間誘電体層に達して腐食するまで、広がり続ける。このようにして、エアギャップは、横方向に限定された領域内に、エッチバリヤ層の下方の相互接続レベルに形成される。エアギャップの形成後、プロセスは、最上部の相互接続レベルのための誘電体層の形成に続く。
中間相互接続レベルにおける金属線間の溝のアスペクト比はさまざまであることから、公知のプラズマ化学気相成長技術を使用すると、誘電体層の非コンフォーマル堆積によって、相互接続レベルの金属線間にエアキャビティが形成されることとなる。ここでいうエアキャビティは、中間相互接続レベルの下方の相互接続レベルに形成されるエアギャップとは区別されるものである。エアキャビティの形状(幅および高さ)は、溝のアスペクト比によって変化する。同様に、エアキャビティの幅および閉口高さも変化する。
従来の技術におけるエアギャップ形成方法と、この方法における問題点をさらに説明するために図1を参照する。図1は、相互接続スタック100の中間および上部相互接続レベルの断面模式図である。図1に示される連続層は、金属ビア104および106を含む中間レベル間誘電体層102と、金属相互接続線部分110、112および114を含む中間金属間誘電体層108と、金属ビア118、120および122を含む上部レベル間誘電体層116と、相互接続金属線部分126および128を含む上部金属間誘電体層124とからなる。
上部誘電体層116および124を堆積するために用いられるプラズマCVDの非コンフォーマル堆積の結果として、エアキャビティ132、134および136が、金属相互接続線と側部エッチバリヤ138および140との間のみならず、金属相互接続線104と106の間の溝の中に形成される。エアキャビティ132〜136の閉口部高さは、それぞれの溝の幅に応じて変化する。溝の幅が広くなるにしたがい、エアキャビティの閉口部高さもより高くなる。問題の領域、すなわち、エアキャビティ136と金属相互接続線部分128とが重なり合う部分は、図1に丸142で強調されている。この状況は、金属相互接続線部分128を形成する間に、エアキャビティ136が開口する結果となる。これは、金属(銅)のエアキャビティへの侵入を生じやすい。良く知られているように、相互接続スタックにおける銅の拡散は、信頼性の問題を引き起こす。
上部誘電体層116および124に使用される誘電材料は、一般的には、中間相互接続レベル108に使用される誘電材料と、誘電率が違うものが使用されている。エッチバリヤ層130中の開口部によって、上部レベル間誘電体層116の材料は、中間相互配線レベル108のいくつかの部分にも堆積される。従って、誘電率及びこれに基づく相互接続スタックの性能は表面上の種々の領域間で変化する。このことは、集積回路デバイスの使用中に、好ましくない結果を招くであろう。
さらに、中間金属間レベル108における相互接続線部分のキャッピングは、このキャッピングが、側部エッチバリヤ138および140によって限定される開口部の内側または外側かによって、変化する。相互接続線区分114、すなわち、開口部の外に位置している相互接続線区分114は、エッチバリヤ層でキャップされ、このエッチバリヤ層は、例えば、SiCで造られる。これに対して、金属相互接続線区分110および112は、一般的にはCoWP、CuSiN等のような材料で造られる、自己整合バリヤでキャップされる。このことは、側部エッチバリヤ138および140の内側と外側とで異なる信頼性性能を招くことになる。
非コンフォーマルPECVD堆積技術の代わりに、スピンオン堆積技術を上側の誘電体層に用いる場合にも、類似の問題が認められる。開口された領域の金属相互接続線間のスペースは充填されなければならないため、誘電体の堆積技術は、ギャップを充填するプロセスでなければならない。そうでないと、このレベルに好ましくないエアキャビティが多数残存し、ビアの配列不良の主要な原因となる。ビアの配列不良は、残存するエアキャビティに銅が侵入する原因となり、そして、相互接続スタックへの好ましくない銅拡散を招くであろう。この問題が解決されたとしても、これに代わる堆積技術の使用は、中間金属間レベル108において異なった誘電材料の存在に関する状況を変えるものとはならず、相互接続レベルの異なる横方向の部分の実効誘電率が相違することになる。加えて、スピンオン堆積技術を使用したときには、中間金属間レベル108における金属相互接続線部分に対して異なるキャッピングを使用することによって生じる上記の信頼性性能の相違も存在する。
従って、本発明の目的は、集積回路デバイスの相互接続スタックの製造方法を提供し、下側の相互接続レベルにエアキャビティが存在する場合における相互接続スタックの信頼性性能を改善する製造方法を提供することにある。
本発明のもう1つの目的は、下側の相互接続レベルにエアギャップを有する相互接続スタックを具える、信頼性が改善された集積回路デバイスを供給することにある。
わかり易くするために、本発明に係る方法の態様についてまず説明し、その後、デバイスの態様について説明する。
本発明の第1の態様によれば、複数の相互接続レベルを有する相互接続スタックを形成する工程を具える集積回路デバイスの相互接続スタックの製造方法が提供される。形成される相互接続スタックは、基板の参照面から最短距離にある底部相互接続レベルから、基板の参照面から最長距離にある最上部相互接続レベルまで存在し、
この方法は、
それぞれの相互接続レベルの金属間誘電体層部分の間に前記参照基板表面と平行に存在する金属相互接続線部分を含むそれぞれの相互接続レベルを形成するステップと、
下部中間相互接続レベルの上に、あるいは、上部中間相互接続レベルを形成する直前に、前記金属間誘電体層部を腐食させる選択的エッチング液に対して不浸透性である下部エッチバリヤ層を形成するステップと、
前記上部中間相互接続レベルの上に、選択的エッチング液に対して不浸透性である上部エッチバリヤ層を形成するステップと、
上部および下部エッチバリヤ層に少なくとも1つのエッチ開口部を形成するとともに、上部および下部エッチバリヤ層のそれぞれのエッチ開口部を互いに結合する少なくとも1つのエッチビアを形成するステップと、
エッチビアの側壁に沿って延びる、選択的エッチング液に対して不浸透性の側部エッチバリヤライナを形成するステップと、
エッチビアを介して選択的エッチング液を供給することによって、下部エッチバリヤ層の下方に配置された1つ以上の相互接続レベルにエアギャップを形成するステップとからなる相互接続スタックの製造方法。
ここで使用される、底部、最上部、上部、下部、上方および下方という用語は、基板の参照面に関して、あるいは、参照面に対する相互関係に関して、相互接続スタックの構造的要素の配置を表すために使用されている。例えば、底部相互接続レベルは、他のすべての相互接続レベルよりも参照面から小さい距離を有する相互接続レベルであり、最上部相互接続レベルは、他のすべての相互接続レベルよりも参照面から大きい距離を有する相互接続レベルである。第2層の下方に配置された第1層は、第2層よりも参照面から小さい距離を有する。基板の参照面は、例えば、回路要素や相互接続スタックが形成されていない未処理のウェーハ表面である。反対側のウェーハ表面は、ウェーハ裏面と呼ばれるのが普通であるが、同様に好ましい参照面を構成する。あらゆる場合において、集積回路デバイスの空間内の方向は、この段落の冒頭で述べた用語の正しい解釈と関連はない。
相互接続レベルという用語は、ここでは、金属相互接続部分とそれらの間の金属間誘電体層部分を含む層であって、参照基板表面から所定の(等しい)距離にあるものに対して使用する。金属間誘電体層とレベル間誘電体層とを区別することは重要である。後者は、本定義の目的に対して、それぞれの相互接続層の必須要素とは考えられていない。むしろ、それらは、それぞれ2つの隣り合った相互接続レベルの間に配置される。
本発明の方法は、下部中間相互接続レベルの下方の相互接続レベルにエアギャップを形成するために、上部中間相互接続レベルと下部中間相互接続レベルとの間に、少なくとも1つのエッチビアを用いる。エッチビアは、エアギャップを含むべき相互接続スタックの横方向の領域と比べて、遥かに小さい横方向の範囲を有する。エッチビアは、選択的エッチング液を、上部中間相互接続レベルから下部相互接続レベルへ導くための経路を構成する。エッチビアの体積は、側壁を覆う側面エッチバリヤライナで限定される。エッチバリヤライナは、エアギャップを形成するために使用される選択的エッチング液に対して不浸透性であることから、エッチングステップの間、選択的エッチング液から周辺の材料を保護する。
エッチビアの周囲材料を保護するため、本発明の方法はまた、上部中間相互接続レベルの上にある上部エッチバリヤ層と、上部エッチバリヤの下方にある下部エッチバリヤ層を形成するステップも包む。下部エッチバリヤ層は、下部中間相互接続レベルの上か、上部中間相互接続レベルの下のどちらかに形成することができる。後者の場合、このバリヤ層は上部中間相互接続レベルを形成する直前に堆積する。
しかしながら、本発明に従うエッチバリヤ層の使用は、周囲材料の保護に限定されない。本発明の方法によれば、同じ低誘電率(low-k)のバリヤすなわち上部エッチバリヤ層を、上部中間相互接続レベルの上の金属相互接続線部分のためのキャップとして使用することもできる。従って、この信頼性の問題は、本発明の方法で取り払われた。
さらに、エアギャップ形成のための選択的エッチング液は、エッチビアによって上部中間相互接続レベルを通じて導入されるため、上部中間相互接続レベルは、エッチングステップの間に、ほとんど損傷を受けることはない。従って、ビアを除いては、上部中間相互接続レベルの金属間誘電体層は、横方向に同質のままである。エッチングストップの後、溝部分を後から充填することは不要である。従って、上部相互接続レベルにおける実効誘電率は、下部相互接続レベルのエアギャップ導入に必要なプロセスによって殆ど変化しない。
要約すると、エアギャップを形成するための選択的エッチング液のエッチビアへの供給を局所的にすることと、エッチング液による腐食から上部中間相互接続レベルを保護することとによって、従来の技術においてエアギャップの形成のために必要とされたプロセスによる悪影響が取り払われた。
次に、本発明の好ましい実施形態を説明する。特にことわらない限り、これらの実施形態は互いに結合され得る。
本発明の方法の別の実施形態は、最上部レベル間誘電体層を形成する代替方法を提供する。最上部レベル間誘電体層は、上部エッチバリヤ層の上方に配置される。
第1の別の実施形態において、これは、エッチビアを充填しない堆積技術による最上部レベル間誘電体層を堆積するステップを含む。このような堆積としては、例えば、選択的コンフォーマル若しくは非コンフォーマル化学的気相成長法または非充填スピンオン技術がある。エッチビアは、等しいアスペクト比で形成され得るため、このステップによって、エッチビアの中からその上方のほとんど同じ高さまで達する均一な形状のエアギャップが得られる。このように、相互接続線部分がエッチビア上方のエアキャビティへ進入することが防止される。上部中間相互接続レベルの金属間誘電体層の横方向の不均質は、(元の)エッチビアに制限され、局所的に減少した誘電率を示す。その実効誘電率への寄与は非常に小さく、それ故、デバイスの信頼性に悪影響を及ぼすことはない。第1の別の実施形態は、潜在的に、エッチビアの縁部とエッチビアの下部にレベル間誘電材料を僅かに堆積する可能性がある。
第2の別の実施形態において、最上部レベル間誘電体層を堆積するステップは、エッチビアを充填する堆積技術を使用する。このことは、好ましいスピンオンプロセスによって実現され得る。同様に、この実施形態において、上部中間相互接続レベルの金属間誘電体層の横方向の不均質は、(元の)エッチビアに制限され、局所的に減少した誘電率を示す。その実効誘電率への寄与は非常に小さく、それ故、デバイスの信頼性に悪影響を及ぼすことはない。
さらに別の実施形態において、エアギャップが形成される前に、側部エッチバリヤが形成される。側部エッチバリヤは、選択的エッチング液に対して不浸透性である材料で造られる。側部エッチバリヤは、エアギャップを有する全ての相互接続レベルにおいて選択的エッチング液が横方向に広がることを禁止するために、上部エッチバリヤ層から底部相互接続レベルまで延びていることが好ましい。側部エッチバリヤは、側部エッチバリヤライナと区別されるべきである。側部エッチバリヤは、選択的エッチング液が横方向に広がること、従って基板上のエアギャップ領域が横方向に広がることを制限するためのバリヤとして機能するが、側部エッチバリヤライナは選択的エッチング液の腐食からエッチビアの側壁を保護する働きをする。
さらに別の実施形態において、側部エッチバリヤライナを形成するステップが、エッチビアの底面を含むエッチビアのすべての面にエッチバリヤライナを堆積するステップと、エッチビアの底面からエッチバリヤライナを除去するステップとを具える。底面からエッチバリヤライナを除去するには、例えば、反応性イオンエッチング(RIE)の使用が挙げられる。同時に、エッチバリヤライナの材料は、ウェーハの別の表面領域から除去され得るが、もちろん、エッチビアの側壁は除外される。
本発明の第2の態様によれば、基板上に相互接続スタックを含む集積回路デバイスが提供される。前記相互接続スタックは、
前記基板の参照表面から最短距離にある底部相互接続レベルと前記参照表面から最長距離にある最上部相互接続レベルとを含む複数の相互接続レベルと、
それぞれの相互接続レベルにおいて、金属間誘電体層部分の間に前記参照基板表面に平行に延在する金属相互接続線部分と、
前記最上部の相互接続レベルの下方にある上部中間相互接続レベル上に配置された、前記金属間誘電体層部分を腐食する選択的エッチング液に対して不浸透性である上部エッチバリヤ層と、
前記上部中間相互接続レベルの下方に配置された、前記選択的エッチング液に対して不浸透性である下部エッチバリヤ層とを具える。
前記上部および下部エッチバリヤ層はそれぞれ少なくとも1つのエッチ開口を含み、これらのエッチ開口部は、上部エッチバリヤ層のエッチ開口部から下部エッチバリヤ層のエッチ開口部まで延在する、選択的エッチング液に対して不透過性の側部エッチバリヤライナによって限定される。下部エッチバリヤ層の下方に配置された1つ以上の相互接続レベルに、エアギャップが存在する。
本発明の第2の態様の集積回路デバイスは、信頼性に影響を与える上述したプロセス上の問題を取り払ったため、改善された信頼性性能を有する。特に、上部中間相互接続レベルの誘電率の横方向の不均一は、従来の技術に従うデバイスと比較して、完全またはほとんど完全に解消されている。これは、誘電率の局所的変化は(元の)エッチビアにおいて起こり得るのみであり、これらのエッチビアは、エアキャビティの存在によって現れるか、あるいは、次のレベル間誘電体層の誘電材料で後から充填されることによって殆ど現れないためである。本発明の集積回路デバイスは、金属相互接続線部分から隣接するレベル間誘電体層または金属間誘電体層へ銅が侵入することを完全に防止する。
側部エッチバリヤライナの存在によって、ビア側壁は選択的エッチング液に対して不浸透性である。本発明の集積回路デバイスにおいて、側部エッチバリヤライナは、上部エッチバリヤ層のエッチ開口部から下部エッチバリヤ層のエッチ開口部まで延びている。上記した本発明の方法で説明したように、選択的エッチング液を上部中間相互接続レベルから下部相互接続レベルまで導くためのエッチビアは、このようにして提供され得る。エッチビア自体は、相互接続スタックの後で行うプロセス中、残存している必要はない。同様に、集積回路デバイス内のエッチ開口部は、他の材料で充填されても充填されなくてもよいエッチバリヤ層の局所的中断部を形成する。これは、本発明の集積回路では、エッチビアおよびエッチ開口部は、既に述べたそれぞれ異なる製造方法の実施形態に従って、充填されても、充填されなくてもよいことを意味する。いずれにせよ、たとえ上部および下部エッチバリヤ層の開口部および/またはこれらの間のビアが、例えば、誘電材料で充填されたとしても、側部エッチバリヤライナの存在とエッチバリヤ層の中断部の存在が、本発明による製造方法の明確な痕跡を構成する。
次に、本発明の集積回路デバイスの好ましい実施形態について説明する。前にも述べたように、特にことわらない限り、これらの実施形態は、互いに組み合わされ得る。
本発明の集積回路は、例えば、チップまたは個々のチップに分離される前の処理済みウェーハの形態をとることができる。本集積回路デバイスは、システム−イン−パッケージの形態をとることもできる。システム−イン−パッケージは、数個のチップを含むことが一般的である。もちろん、システム−イン−パッケージの中の複数のチップのうちの1個だけが本発明に従う集積回路デバイスを構成しているとしても、システム−イン−パッケージ全体として同様である。
一般的に、相互接続スタックは、さらに、2つの隣接する相互接続レベルの相互接続線部分を接続するための金属ビアと、金属ビア間およびそれぞれ隣接する相互接続レベル間で、基板の参照表面に平行に延びているレベル間誘電体層部分とを含む。
レベル間誘電体層部分は、選択的エッチング液に対して浸透性の材料で造られることが好ましい。このようにして、選択的エッチング液は、下部の相互接続レベルまで達し、レベル間誘電体層部分のエアギャップを形成する場所を腐食する。レベル間誘電体層の材料は、選択的エッチング液と接触しても安定であることはもちろんである。
エアギャップの形成から特定の相互接続レベルを保護することが望まれるならば、本発明の趣旨を特定の下部相互接続レベルに適用することができる。つまり、選択的エッチング液によって腐食されない領域を限定するために、エッチビアを2つのエッチバリヤ層間に形成することができる。もちろん、前述したように、選択的エッチング液がそれぞれの誘電体層へ拡散することを防ぐために、エッチビアは、その側面を、エッチバリヤライナで覆われなければならない。
さらなる実施形態によれば、エアキャビティは、上部と下部エッチバリヤ層のエッチ開口部の間に設けられる。エアキャビティは、上述した本発明の好適実施形態の製造方法の痕跡を構成する。すなわち、それは、上部エッチバリヤ層の上のレベル間誘電体層に対する非ギャップ充填性の堆積プロセスを反映する。関連する方法の実施形態について上で詳しく述べたように、代替実施形態においては、上部および下部エッチバリヤ層のエッチ開口部は誘電材料で充填される。
別の実施形態においては、下部エッチバリヤ層は、上部中間相互接続レベルの下方にある下部中間相互接続レベルの上に配置する、あるいは、上部中間相互接続レベルとレベル間誘電体層との間に配置することができる。第1の代替実施形態は、上部中間相互接続レベルとその下にあるレベル間誘電体層とを保護する。もちろん、必要に応じ、保護の範囲を、下部相互接続レベルまで広げることが可能で、その結果、エッチバリヤの長さは増加する。この実施形態では、エアギャップは、下部エッチバリヤ層の直下及びエッチビアの直下に形成される。その結果、後で行う非ギャップ充填性の誘電堆積プロセスの間、誘電材料がエッチビアの底部で堆積され得る。
この問題は、下部バリヤ層が上部中間相互接続レベルのような金属相互接続レベルの直下に配置される第2の代替実施形態によって、除去することができる。この実施形態においては、エッチビアは、選択的エッチング液に接触しても安定な下側のレベル間誘電体層で終端する。このように、エッチビアの直下および下部エッチバリヤ層の直下にエアギャップは配置されない。従って、エアギャップは、上部エッチバリヤ層の上に堆積される誘電材料を含まない。
上部エッチバリヤ層から底部の相互接続レベルまで延びている選択的エッチング液に対して不浸透性の側部エッチバリヤを設けることによって、横方向に限定されたエアギャップを形成できる。
次に、本発明に従う方法とデバイスの態様に関する実施形態について、図面を参照しながらさらに説明する。
図2は、製造中の集積回路デバイス201の相互接続スタック200の表面部分の上面を示す模式図である。図2の図解は、異なるマスクステップの設計を組み合わせている点で模式的である。従って、後に続く説明の中で明確になるように、図2に示されるすべての構造要素は、同時に目に見えるわけではないが、図2に表されている。ハッチングされた領域は、金属相互接続線部分202〜210の位置および範囲を示し、金属間誘電体層(同図には示されていない)に埋め込まれている。なお、金属相互接続線部分の形成は、上部エッチバリヤ層211が堆積される前に行われる点に注意されたい。この上部エッチバリヤ層211は同時に次に述べるマスクステップのためのハードマスクを構成し、ハードマスクとも呼ばれる。つまり、2つの開口部212および214が、エッチビアの形成のために、上部エッチバリヤ層211に設けられる。マスク211は、シリコンカーバイドSiCで造られる。なお、図2に示される構造は、説明のための例であって、実際のマスクのレイアウト部分を必ずしも反映していない。
一点鎖線III−IIIは、相互接続スタック200の断面の位置を示す。相当する断面図を図3に示す。図3は、開口部212および214を有するハードマスクまたは上部エッチバリヤ層211を示す。エッチビア216および218が、乾式エッチングによって、金属間誘電体層220およびレベル間誘電体層222を貫通して形成されている。しかしながら、このステップは、最後のビアおよび金属レベルにおいて、集積化された誘電材料に適用される化学エッチング(湿式または乾式)を用いて行うこともできる。金属間誘電体層220は、一般的には、USG(アンドープシリコンガラス)で造られるのに対し、レベル間誘電体層222は、多孔性のSiLK(登録商標)樹脂で造られ、いづれの材料も、この技術分野でよく知られている。金属間誘電体層220は、上部中間相互接続レベル224を形成するように、金属相互接続部分202および204を埋め込む。レベル間誘電体層222は、ビア部分226および228を埋め込み、ビア部分226および228は、金属相互接続部分204を下部中間相互接続レベル232の金属相互接続部分230に接続する。
下部中間誘電体層234とレベル間誘電体層222との間に、下部エッチバリヤ層236が配置される。下部エッチバリヤ236は、上部エッチバリヤ層211と同様に、シリコンカーバイドSiCで造られる。この下部エッチバリヤは、上部エッチバリヤ層211の開口部212および214と同じ横方向位置を有するとともに、同じ横方向の広がりを有する開口部238および240を含む。従って、エッチビア216および218は、上部エッチバリヤ層211から上部中間相互接続レベル224、上部中間相互接続層222および下部エッチバリヤ層236を貫通している。
さらに、側部エッチバリヤの部分242および244が図3の断面図に見られる。側部エッチバリヤは、後のプロセスステップで形成すべきエアギャップが、側部エッチバリヤによって囲まれる領域へ横方向に拡大することを制限する働きをする。一般的に、側部エッチバリヤは、相互接続スタックの長方形の領域を特定する。
図4は、上部エッチバリヤ層211の上にエッチバリヤライナ246を堆積した後のプロセスステップにおける、図2および3の相互接続スタック200を示す。エッチバリヤライナ246は、シリコンカーバイドSiCで造られる。
なお、本実施形態は、金属間誘電体層の材料に対する選択的エッチング液としてフッ化水素(HF)を使用することに基づいており、本実施形態では、金属間誘電体層の材料はUSGである。よく知られているように、SiCは、HFに対して不浸透性である。しかしながら、同じプロセス概念に基づいて、異なった材料の組合せも使用可能であると考えられる。一般概念として、選択的エッチング液は、エアギャップを形成すべき金属間誘電体層の材料を除去するのに適していなければならない。従って、レベル間誘電体層の材料は、一方では選択的エッチング液に対して浸透性であるものが選ばれなければならず、他方では選択的エッチング液によってダメージを受けてはならない。
エッチバリヤライナ246は、エッチビア216、218内に側部エッチバリヤライナ246.1、246.2を形成する。エッチビア216および218の底部246.3および246.4は、後続のプロセスステップで除去され、その結果は、図5に示される。底部246.3および246.4の除去は、反応性イオンエッチング(RIE)を用いることで達成され得る。また、エッチバリヤライナ246も、このステップで、相互接続スタック200の表面から除去される。このステップの後、エッチビア216および218の底部が開口し、一方で、側面は、側部エッチバリヤライナ246.1および246.2によってHFによる腐食から保護されている。
後続するHFエッチングステップにおいて、下部中間金属間誘電体層234が、側部エッチバリヤ242、244によって特定された領域の内側で、相互接続スタックから取り除かれる。従って、これに相当するエアギャップ部分248、250および252が、下部中間相互接続レベル232に形成されるとともに、上部中間相互接続レベル224は、開口部216および218を除き、無傷のまま残存する。エアギャップ248〜252を形成した後、HFエッチング液は、側部エッチバリヤ242、244によって限定される横方向の範囲内において、下部中間レベル間誘電体層254を浸透して通過する。このようにして、選択的エッチング液は、次の金属間誘電体層に達し、この金属間誘電体層が、次のエアギャップを形成するために溶解される。
このエッチングステップの結果は、図7の拡大断面図に示される。なお、図示された構造は、説明のための例示的な性格のものである。相互接続レベルの数と相互接続線部分の配置は、特定の集積回路デバイスの機能によって、さまざまであろう。しかしながら、これまでに述べられた製造方法によって、エアギャップは、下部エッチバリヤ層236の下方にある相互接続レベルに形成されることは、明確に認められる。このように、エアギャップの形成は、底部の相互接続レベル256まで続く。エッチバリヤ258は、HFエッチング液が下にある基板260内へさらに浸透することを防止する。
相互接続スタック200は、非コンフォーマルCVDプロセスを用いて、USG材料の最上部誘電体層262を堆積することによって完成される。これは、(もとの)エッチビア216および218中に、エアキャビティ264および266をそれぞれ形成することとなる。エアキャビティ264および266の側壁上、及び、下方の下部中間レベル間誘電体層254の上に極少量のUSG材料が堆積される(参照番号270および272で模式的に示されている)。最終相互接続スタックは、最上部のビア部274〜278と、最上部の金属相互接続線部280および282を含む。
図8は、第2の別の実施形態に従う最上部の相互接続レベルを形成した後における図2〜6の相互接続スタックの拡大断面図を示す。この相互接続スタックの構造は、図7に示したそれと類似する。唯一の違いは、図7のエアキャビティ264および266に相当するエアキャビティ864および866が、図7の最上部誘電体層262に相当する最上部誘電体層862の誘電材料の如何なる堆積も示さないことである。これは、選択的CVDまたはスピンオン誘電体堆積プロセスを用いてキャビティを形成することによって達成され得る。好ましい選択的CVD技術は、ここに参考文献として組み込まれる、ゼット ガブリック他(Z. Gabric et al.)「選択的オゾン/TEOS堆積によるエアギャップ技術(Air gap technology by selective ozone/TEOS deposition)(2004年IEEE相互接続技術国際会議概要集、p.151-153(2004))」に記載されている。
図9〜11は、集積回路デバイス901のための相互接続スタック900の別の実施形態の製造中の種々のプロセス段階を示す。図示されたプロセス段階は、前記の相互接続スタックの実施形態200の図5、6および7のプロセス段階に相当する。従って、本実施形態の相互接続スタック900の全体的な構造は、前記の実施形態の相互接続スタック200に係る構造と類似している。後の記載では、これらの実施形態間における構造的な差異に注目する。前実施形態の構造要素に対応する構造要素についての参照番号は、前実施形態の構造要素についての参照番号と、第1桁目を除き対応させ、第1桁目を2の代わりに9を用いる。
図5、6および7の相互接続スタック200と違い、相互接続スタック900は、下部エッチバリヤ層936を、上部中間相互接続レベル924の直下に含む。それゆえ、エッチビア916および918は、長さが短くなり、図5〜7のレベル間誘電体層222に相当するレベル間誘電体層922で終端する。しかしながら、その後のプロセスは、先に記載した製造方法と同様であり、長さが短縮されたエアキャビティ964および966を有する相互接続スタックをもたらす。なお、この実施形態においても、上部エッチバリヤ層911の上の誘電体材料のために、別の堆積技術を使用することができる。これらのオプションをまとめると、図11は、非コンフォーマルCVDに従って形成されたエヤーキャビティを示し、側壁及びレベル間誘電体層934の上にいくらかの誘電体材料が堆積される。
図12は、代替実施形態である集積回路デバイス1201を示し、もとのエッチビア1216および1218が、ギャップ充填性のスピンオン技術で、最上部の相互接続レベル1262の誘電体材料で充填されることを除いて、図11の集積回路デバイスと類似する。
明細書の記載及びそれに関連する請求項の解釈に際し、「具える」、「含む」、「組み込む」、「構成する」、「ある」および「有する」のような表現は、非排他的に解釈されるべきであり、つまり、明確に定義されてない他の事項または構成要素の存在も排除しないものと解釈されるべきである。単数形で述べる要素は複数の要素を除外するものではないし、その逆も同様である。
さらに、本発明は、1つの構成要素が複数の機能を実行するとき、ここに記載された実施形態よりも少数の構成要素で表現してもよい。全く同様に、本発明は、ここに記載された実施形態における1つの構成要素によって実行される機能が複数の構成要素に分配されるとき、図面に示されたよりも多くの要素を用いて実現してもよい。
明細書に開示される、さまざまなパラメータは、変更されてもよく、明細書および/または請求項に記載されたさまざまな実施形態は、本発明の範囲を逸脱しない限り、組み合わされてもよいことは、当業者にとって当然のことである。
請求項における符号は、請求項の範囲を制限するものではなく、単に、請求項の理解を助けるために挿入されることを明記する。
従来の技術に従う、上部の相互接続スタック部分を示す断面図である。 製造中の集積回路デバイスの相互接続スタック表面を示す概略上面図である。 異なったプロセス段階における、図2中のIII−III線に沿う相互接続スタックの上部領域を示す断面図である。 異なったプロセス段階における、図2中のIII−III線に沿う相互接続スタックの上部領域を示す断面図である。 異なったプロセス段階における、図2中のIII−III線に沿う相互接続スタックの上部領域を示す断面図である。 異なったプロセス段階における、図2中のIII−III線に沿う相互接続スタックの上部領域を示す断面図である。 最上部の相互接続レベルを形成した後における、図2〜6の集積回路デバイスを示す拡大断面図である。 別の実施形態に従って最上部の相互接続レベルを形成した後における、図2〜6の相互接続スタックを示す拡大断面図である。 図5に相当するプロセス段階における、集積回路デバイスの代替実施形態の相互接続スタックを示す断面図である。 図6に相当するプロセス段階における、集積回路デバイスの代替実施形態の相互接続スタックを示す断面図である。 別の実施形態に従って最上部の相互接続レベルを形成した後における、図9および10の相互接続スタックを示す拡大断面図である。 第2の別の実施形態に従って最上部の相互接続レベルを形成した後における、図9および10の相互接続スタックを示す拡大断面図である。

Claims (12)

  1. 基板上に相互接続スタックを含む集積回路デバイスであって、前記相互接続スタックは、
    前記基板の参照表面から最短距離にある底部相互接続レベルと前記参照表面から最長距離にある最上部相互接続レベルとを含む複数の相互接続レベルと、
    それぞれの相互接続レベルにおいて、金属間誘電体層部分の間に前記参照基板表面に平行に延在する金属相互接続線部分と、
    前記最上部の相互接続レベルの下方にある上部中間相互接続レベル上に配置された、前記金属間誘電体層部分を腐食する選択的エッチング液に対して不浸透性である上部エッチバリヤ層と、
    前記上部中間相互接続レベルの下方に配置された、前記選択的エッチング液に対して不浸透性である下部エッチバリヤ層とを具え、
    前記上部および下部エッチバリヤ層はそれぞれ少なくとも1つのエッチ開口を含み、これらのエッチ開口部は、上部エッチバリヤ層のエッチ開口部から下部エッチバリヤ層のエッチ開口部まで延在する、選択的エッチング液に対して不透過性の側部エッチバリヤライナによって限定され、
    下部エッチバリヤ層の下方に配置された1つ以上の相互接続レベルに、エアギャップが存在する、集積回路デバイス。
  2. 2つの隣接する相互接続レベルの相互接続線部分を結合するための金属ビアと、前記金属ビアの間および前記隣接する相互接続レベルの間に前記参照基板に平行に延在するレベル間誘電体層部分とをさらに有する、請求項1記載の集積回路デバイス。
  3. 前記レベル間誘電体層部分が、前記選択的エッチング液に対して不浸透性である材料で造られている、請求項2記載の集積回路デバイス。
  4. 前記上部および下部エッチバリヤ層のエッチ開口部の間に、エアキャビティが延びている、請求項1記載の集積回路デバイス。
  5. 前記上部および下部エッチバリヤ層中のエッチ開口部が、誘電材料で充填されている、請求項1記載の集積回路デバイス。
  6. 前記下部エッチバリヤ層が、前記上部中間相互接続レベルの下方に位置する、下部中間相互接続レベルの上に配置されている、請求項1記載の集積回路デバイス。
  7. 前記下部エッチングバリヤ層が、前記上部中間相互接続レベルと直下のレベル間誘電体層との間に配置される、請求項1記載の集積回路デバイス。
  8. 前記選択的エッチング液に対して不浸透性である側部エッチバリヤをさらに有し、該側部エッチバリヤが、前記上部エッチバリヤ層から前記底部相互接続レベルまで延び、エアギャップの存在する領域を横方向に限定する、請求項1記載の集積回路デバイス。
  9. 基板の参照面から最短距離にある底部相互接続レベルから、前記参照面から最長距離にある最上部相互接続レベルまで、複数の相互接続レベルを形成するステップを含む、集積回路デバイスの相互接続スタックの製造方法であって、
    それぞれの相互接続レベルの金属間誘電体層部分の間に前記参照基板表面と平行に存在する金属相互接続線部分を含むそれぞれの相互接続レベルを形成するステップと、
    下部中間相互接続レベルの上に、あるいは、上部中間相互接続レベルを形成する直前に、前記金属間誘電体層部を腐食させる選択的エッチング液に対して不浸透性である下部エッチバリヤ層を形成するステップと、
    前記上部中間相互接続レベルの上に、選択的エッチング液に対して不浸透性である上部エッチバリヤ層を形成するステップと、
    上部および下部エッチバリヤ層に少なくとも1つのエッチ開口部を形成するとともに、上部および下部エッチバリヤ層のそれぞれのエッチ開口部を互いに結合する少なくとも1つのエッチビアを形成するステップと、
    エッチビアの側壁に沿って延びる、選択的エッチング液に対して不浸透性の側部エッチバリヤライナを形成するステップと、
    エッチビアを介して選択的エッチング液を供給することによって、下部エッチバリヤ層の下方に配置された1つ以上の相互接続レベルにエアギャップを形成するステップとからなる相互接続スタックの製造方法。
  10. 前記最上部相互接続レベルを形成するステップの前に、前記エッチビアを充填しない堆積技術で最上部レベル間誘電体層を堆積するステップを有する、請求項9記載の製造方法。
  11. 前記最上部相互接続レベルを形成するステップの前に、前記エッチビアを充填する技術で最上部レベル間誘電体層を堆積するステップを有する、請求項9記載の製造方法。
  12. 前記エアギャップを形成するステップの前に、前記選択的エッチング液に対して不浸透性の材料を使用して、前記上部エッチバリヤ層から前記底部相互接続レベルまで、側部エッチバリヤを形成するステップを有する請求項9記載の製造方法。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100907896B1 (ko) * 2007-06-22 2009-07-14 주식회사 동부하이텍 시스템 인 패키지의 금속 전극 형성방법
US7979824B2 (en) * 2008-09-11 2011-07-12 International Business Machines Corporation Cost-benefit optimization for an airgapped integrated circuit
US8108820B2 (en) * 2008-09-11 2012-01-31 International Business Machines Corporation Enhanced conductivity in an airgapped integrated circuit
US8456009B2 (en) 2010-02-18 2013-06-04 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor structure having an air-gap region and a method of manufacturing the same
US8896120B2 (en) * 2010-04-27 2014-11-25 International Business Machines Corporation Structures and methods for air gap integration
CN101982879A (zh) * 2010-10-15 2011-03-02 复旦大学 一种低介电常数介质与铜互连的结构及其集成方法
KR101194895B1 (ko) * 2011-02-07 2012-10-25 에스케이하이닉스 주식회사 반도체 메모리 소자 및 그 형성방법
US20130323930A1 (en) * 2012-05-29 2013-12-05 Kaushik Chattopadhyay Selective Capping of Metal Interconnect Lines during Air Gap Formation
US20140138790A1 (en) * 2012-11-21 2014-05-22 Spansion Llc Inter-Layer Insulator for Electronic Devices and Apparatus for Forming Same
US9577025B2 (en) * 2014-01-31 2017-02-21 Qualcomm Incorporated Metal-insulator-metal (MIM) capacitor in redistribution layer (RDL) of an integrated device
US9373561B1 (en) * 2014-12-18 2016-06-21 International Business Machines Corporation Integrated circuit barrierless microfluidic channel
US9633896B1 (en) 2015-10-09 2017-04-25 Lam Research Corporation Methods for formation of low-k aluminum-containing etch stop films
DE112017004206T5 (de) * 2016-08-25 2019-05-29 Sony Semiconductor Solutions Corporation Halbleitervorrichtung, bildaufnahmevorrichtung und verfahren zum herstellen einer halbleitervorrichtung
WO2018063323A1 (en) * 2016-09-30 2018-04-05 Intel Corporation Via & plug architectures for integrated circuit interconnects & methods of manufacture
US11069561B2 (en) 2019-05-10 2021-07-20 Micron Technology, Inc. Methods of forming electronic devices, and related electronic devices and electronic systems
US11139302B2 (en) 2019-06-10 2021-10-05 Micron Technology, Inc. Integrated assemblies comprising spaces between bitlines and comprising conductive plates operationally proximate the bitlines, and methods of forming integrated assemblies
US11232977B2 (en) 2020-02-11 2022-01-25 International Business Machines Corporation Stepped top via for via resistance reduction
US20230109118A1 (en) * 2021-10-01 2023-04-06 Nanya Technology Corporation Interconnection structure and method for manufacturing the same

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2962272B2 (ja) * 1997-04-18 1999-10-12 日本電気株式会社 半導体装置の製造方法
US6297125B1 (en) * 1998-01-23 2001-10-02 Texas Instruments Incorporated Air-bridge integration scheme for reducing interconnect delay
US6245658B1 (en) * 1999-02-18 2001-06-12 Advanced Micro Devices, Inc. Method of forming low dielectric semiconductor device with rigid, metal silicide lined interconnection system
US6556962B1 (en) * 1999-07-02 2003-04-29 Intel Corporation Method for reducing network costs and its application to domino circuits
US6228770B1 (en) * 2000-03-21 2001-05-08 Chartered Semiconductor Manufacturing Ltd. Method to form self-sealing air gaps between metal interconnects
US6413852B1 (en) * 2000-08-31 2002-07-02 International Business Machines Corporation Method of forming multilevel interconnect structure containing air gaps including utilizing both sacrificial and placeholder material
FR2851373B1 (fr) * 2003-02-18 2006-01-13 St Microelectronics Sa Procede de fabrication d'un circuit electronique integre incorporant des cavites
US6713835B1 (en) * 2003-05-22 2004-03-30 International Business Machines Corporation Method for manufacturing a multi-level interconnect structure
US7071532B2 (en) 2003-09-30 2006-07-04 International Business Machines Corporation Adjustable self-aligned air gap dielectric for low capacitance wiring
DE102004003337A1 (de) 2004-01-22 2005-08-18 Infineon Technologies Ag Plasmaangeregtes chemisches Gasphasenabscheide-Verfahren, Silizium-Sauerstoff-Stickstoff-haltiges Material und Schicht-Anordnung
US7179747B2 (en) * 2004-02-04 2007-02-20 Texas Instruments Incorporated Use of supercritical fluid for low effective dielectric constant metallization
TW200735308A (en) * 2005-12-23 2007-09-16 Koninkl Philips Electronics Nv On-chip interconnect-stack cooling using sacrificial interconnect segments

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