JP2008166422A

JP2008166422A - 半導体装置

Info

Publication number: JP2008166422A
Application number: JP2006352998A
Authority: JP
Inventors: Sachiyo Ito; 祥代伊藤; Masahiko Hasunuma; 正彦蓮沼
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2006-12-27
Filing date: 2006-12-27
Publication date: 2008-07-17
Also published as: US7872353B2; US20080164614A1

Abstract

【課題】低比誘電率膜を含む層間絶縁膜が複数層に積層されているとともに各層間絶縁膜に配線および補強部材が設けられており、かつ、補強部材の被覆率のみならず層間絶縁膜の機械的物性値を考慮した補強部材のサイズの適正化が図られた半導体装置を提供する。
【解決手段】半導体装置１は、基板２上に積層されているとともに少なくとも一部が比誘電率が３．４以下の低比誘電率膜５ｂ，５ｃ，５ｄ，１４ｂ，１４ｃからなる層間絶縁膜５，１４、層間絶縁膜５，１４内に設けられた配線４，８，１７、各プラグ７，１５、各補強部材１０，１９を具備する。そして、これら各部材により構成された多層配線構造の各層ごとに、前記各部材が所定の関係を満たして設けられている。
【選択図】図１

Description

本発明は、半導体装置の品質や信頼性を向上させる技術に係り、特に低比誘電率膜を含む絶縁膜が複数層に積層されてなる層間絶縁膜内に設けられる配線付近の耐久性を向上させることにより半導体装置の品質や信頼性を向上させる技術に関する。

近年、ＬＳＩをはじめとする半導体装置の高速化のため、配線抵抗の低抵抗化や、層間絶縁膜の低比誘電率化などが進められている。具体的には、配線の材料がアルミニウム（Ａｌ）から銅（Ｃｕ）へ移行されている。また、層間絶縁膜も単純なＳｉＯ₂ 膜からフッ素をドープしたＳｉＯ₂ 膜や、あるいは有機成分を含むＳｉＯ₂ 膜をはじめとする低比誘電率膜（low−ｋ膜）の採用が図られている。

低比誘電率膜は、その材料の密度を低下させたり、あるいは材料中の極性を排除したりすることなどにより形成される。例えば、材料の密度を低下させるためには、材料の多孔質化（ポーラス化）が一般的に行われる。このように、低比誘電率膜は膜密度が低いので、一般的にヤング率などの機械的物性値が低い。すなわち、低比誘電率膜は、その材料自体の強度が弱い。これに加えて、低比誘電率膜は、膜中の誘電率を下げるために極性の低い膜構造を有している。このため、低比誘電率膜同士、あるいは低比誘電率膜と他の膜とを積層した積層絶縁膜中の積層界面における密着強度が弱い。具体的には、低比誘電率膜にヴィアホールや配線用溝などを加工形成する際に用いるガスの浸透や、加工プロセスなどによって膜の材料が変質する。これにより、低比誘電率膜の材料自体の機械的強度が劣化したり、あるいは低比誘電率膜を含む積層絶縁膜中の積層界面における密着強度が劣化したりするおそれがある。

この低比誘電率膜自体の膜強度の弱さに起因する強度不足は、特に低比誘電率膜を含む積層絶縁膜からなる層間絶縁膜中に配線を多層構造に形成する多層化プロセスにおいて、半導体装置全体の品質や信頼性、あるいは性能等を低下させる要因となるなど、大きな障害となっている。例えば、低比誘電率膜の膜強度の弱さに起因して発生する主な不良のうちの一つとして、ＣＭＰ工程における絶縁膜界面剥離が挙げられる。具体的には、配線の存在しない絶縁膜のみの領域がある程度広範囲に存在する場合、ＣＭＰを行う際に研磨パッドとウエハーの表面との摩擦によって生じる応力により層間絶縁膜中に界面剥離が生じ易くなる。そこで、このような界面剥離を防ぐ目的で、配線の存在しない絶縁膜のみの領域内に金属などの強度の高い補強部材を導入する技術が提案されている。例えば、実際の通電経路を構成しないダミー配線やダミープラグなどを低比誘電率膜内に配置する技術が提案されている（例えば特許文献１参照）。これにより、ＣＭＰ時に研磨パッドとウエハーの表面との摩擦によって発生する層間絶縁膜に掛かる応力を緩和して、半導体装置全体の品質や信頼性、あるいは性能等の向上を図っている。

このダミー配線によるＣＭＰ工程時の応力を緩和する効果は、ダミー配線の被覆率に依存するのはもちろんのこと、ダミー配線のサイズにも依存する。しかしながら、ダミー配線のサイズを最適化する技術については実質的に未だ殆ど検討されていないのが実情である。このため、ダミー配線による応力低減効果が十分に発揮されず、ＣＭＰ時に界面剥離が発生するおそれが未だ解消し切れていない。また、ダミー配線の設計にあたり、低比誘電率膜を採用した層間絶縁膜の機械的物性値を考慮した設計手法も取り入れられていなかった。このため、半導体装置やデザインルールの世代が変わったり、あるいは層間絶縁膜の種類を変更したりした際には、その都度、界面剥離が発生し難いダミー配線構造を大量のマスクやロットを費やして試行錯誤により決定する必要があった。この結果、所望のダミー配線構造を得るまでに多くの工程、人手、時間、そしてコストが掛かっていた。そして、低比誘電率膜を含む層間絶縁膜の機械的物性値を考慮したダミー配線のサイズの最適化が行われない場合においても、ＣＭＰ時に界面剥離による装置不良が発生するおそれが非常に高かった。

このように、これまでのダミー配線技術では、半導体装置およびその製造プロセスに致命的な不具合が生じ易かった。すなわち、半導体装置の性能や品質、あるいは信頼性等が低下して、不良品の半導体装置が製造され易かった。この結果、半導体装置の製造歩留まりが低下して半導体装置の生産効率が低下し易かった。ひいては、半導体装置の生産コストも抑制し難かった。
特開２００５−１５０３８９号公報

本発明では、少なくとも一部が比誘電率が３．４以下である低比誘電率膜からなる層間絶縁膜が複数層に積層されているとともにこれら各層間絶縁膜のそれぞれに配線および補強部材が設けられた多層配線構造を有する半導体装置であって、補強部材の被覆率のみならず、層間絶縁膜の機械的物性値を考慮した補強部材のサイズの適正化も図られた半導体装置を提供する。

前記課題を解決するために、本発明の一態様に係る半導体装置は、基板上に積層されて設けられているとともにそれぞれの少なくとも一部が比誘電率が３．４以下である低比誘電率膜からなる少なくとも２層の層間絶縁膜と、少なくとも一部が前記低比誘電率膜内に位置して前記各層間絶縁膜内に少なくとも１本ずつ設けられた複数本の配線と、これら各配線の下部に接続されて前記各層間絶縁膜内に少なくとも１個ずつ設けられた複数個のプラグと、少なくとも一部が前記低比誘電率膜内に位置しているとともに、前記各配線および前記各プラグから電気的に切断されており、かつ、前記各配線から所定の間隔だけ離間されて前記各層間絶縁膜内に少なくとも１つずつ設けられた複数個の補強部材と、を具備するとともに、前記各補強部材について前記各層間絶縁膜の上面に露出している部分の面積を前記各層間絶縁膜の上面に露出している部分のうち前記各層間絶縁膜に接している部分の長さで割った値をＳとし、前記各層間絶縁膜のうち前記各プラグが設けられている層のヤング率をＥ_P とし、前記各層間絶縁膜のうち前記各配線が設けられている層のヤング率をＥ_W とし、前記各配線のヤング率をＥ_M とし、前記各層間絶縁膜のうち前記各プラグが設けられている層の膜厚をｄ_P とし、前記各層間絶縁膜のうち前記各配線が設けられている層の膜厚をｄ_W とし、さらに前記各層間絶縁膜の前記各補強部材が配置される領域内の単位領域当たりの前記各補強部材による被覆率をＲとして、前記Ｓ、前記Ｅ_P 、前記Ｅ_W 、前記Ｅ_M 、前記ｄ_P 、前記ｄ_W 、および前記Ｒが前記各層間絶縁膜ごとに次の式

に示す関係を満たすことを特徴とするものである。

本発明の一態様に係る半導体装置は、少なくとも一部が比誘電率が３．４以下である低比誘電率膜からなる層間絶縁膜が複数層に積層されているとともにこれら各層間絶縁膜のそれぞれに配線および補強部材が設けられた多層配線構造を有する半導体装置において、補強部材の被覆率のみならず、層間絶縁膜の機械的物性値を考慮した補強部材のサイズの適正化が図られている。

以下、本発明に係る各実施形態を図面を参照しつつ説明する。

（第１の実施の形態）
先ず、本発明に係る第１実施形態について図１〜図３を参照しつつ説明する。

本実施形態では、少なくとも一部がいわゆる低比誘電率膜からなる層間絶縁膜が複数層に積層されているとともに、これら各層間絶縁膜のうち所定の２層の層間絶縁膜に下層配線層としての第１の配線層と上層配線層としての第２の配線層とが設定された多層配線構造を有する半導体装置において、ＣＭＰ工程における層間絶縁膜の膜剥れを抑制する技術について説明する。具体的には、第１および第２のそれぞれの配線層内に実際の通電経路を構成する上下各実効配線を設ける際に、それら各実効配線の近辺に実際の通電経路を構成しないダミー配線を併せて配設する。この際、第１および第２の各配線層が設定された各層間絶縁膜を構成する膜の強度や膜厚、上下各実効配線の強度、あるいはダミー配線による被覆率などを考慮してダミー配線の形状やサイズなどを規定する。これにより、多層配線構造を形成する際のＣＭＰ工程における層間絶縁膜の膜剥れの発生を効率よく抑制する。以下、より具体的かつ詳細に説明する。

先ず、図１〜図３を参照しつつ、本実施形態に係る半導体装置１およびその製造方法についてまとめて説明する。

先ず、半導体装置１の第ｎ層目（ｎは１以上の自然数）の配線構造を形成する。具体的には、図１に示すように、図示しない半導体素子などが形成されたシリコン（Ｓｉ）からなる半導体基板２の上に第ｎ層目の層間絶縁膜３を設ける。ここでは、第ｎ層目の層間絶縁膜３を、下層絶縁膜３ａおよび上層絶縁膜３ｂの積層膜からなる２層構造に形成する。先ず、下層絶縁膜として多孔質シリコン酸化膜（ポーラスＳｉＯ₂ 膜）３ａをＣＶＤ法により成膜する。このポーラスＳｉＯ₂ 膜３ａは、その比誘電率が約２．２である。したがって、このポーラスＳｉＯ₂ 膜３ａは、比誘電率が３．４以下であるいわゆる低比誘電率膜（low-k 膜）の一種である。また、ポーラスＳｉＯ₂ 膜３ａは、その機械的強度を示すヤング率が約３ＧＰa である。続けて、このポーラスＳｉＯ₂ 膜３ａの上に、上層絶縁膜として一般的な絶縁膜であるシリコン酸化膜（ＳｉＯ₂ 膜）３ｂをプラズマＣＶＤ法により堆積させて成膜する。このＳｉＯ₂ 膜３ｂはその比誘電率が約４．０であるとともに、そのヤング率は約５５ＧＰa である。

次に、第ｎ層目の層間絶縁膜３内に最下層の配線としての第ｎ層目の配線４を設ける。この第ｎ層目の配線４は、図示しないバリアメタル膜とともに第ｎ層目の層間絶縁膜３内にＣＭＰ法などを用いて埋め込み形成される。また、この第ｎ層目の配線４は、銅（Ｃｕ）やアルミニウム（Ａｌ）、あるいはそれら各金属元素を含む合金などを用いて形成すればよい。第ｎ層目の配線４は、後述する第ｎ＋１層目の配線８および第ｎ＋２層目の配線１７などとともに半導体装置１内の実際の通電経路を構成する。したがって、第ｎ層目の配線４は実効配線とも称される。また、実効配線４が形成されているポーラスＳｉＯ₂ 膜３ａおよびＳｉＯ₂ 膜３ｂは、まとめて第ｎ層目の配線層とも称される。これまでの工程により、半導体装置１の第ｎ層目の配線構造が形成される。

次に、半導体装置１の第ｎ＋１層目の配線構造を形成する。具体的には、先ず、第ｎ層目の配線４が埋め込み形成された第ｎ層目の層間絶縁膜３の上に第ｎ＋１層目の層間絶縁膜５を設ける。ここでは、この第ｎ＋１層目の層間絶縁膜５を、下側から上側に向かって順番に第１層目の絶縁膜５ａ、第２層目の絶縁膜５ｂ、第３層目の絶縁膜５ｃ、および第４層目の絶縁膜５ｄからなる４層構造に形成する。

先ず、ＳｉＯ₂ 膜３ｂの上に、第１層目の絶縁膜として一般的な絶縁膜であるシリコン炭化膜（ＳｉＣ膜）５ａをプラズマＣＶＤ法により約３５ｎｍの膜厚で成膜する。このＳｉＣ膜５ａは、後述する第ｎ＋１層目のヴィアホール７を第ｎ＋１層目の層間絶縁膜５内に形成する際にＳｉＯ₂ 膜３ｂや第ｎ層目の配線４がエッチングされるのを防ぐ、いわゆるエッチングストッパー膜として機能する。また、ＳｉＣ膜５ａは、そのヤング率が約２０ＧＰa であり、低比誘電率膜よりも強度が高い。このため、ＳｉＣ膜５ａは、ヴィアホール７内に設けられる後述する第ｎ＋１層目のヴィアプラグ６が、これに接続される後述する第ｎ＋１層目の配線８を第ｎ＋１層目の層間絶縁膜５内に埋め込む際のＣＭＰ工程によって位置ずれを起こしたり、あるいは第ｎ層目の配線４から離れたりしないように保持する補強膜としても機能する。

続けて、ＳｉＣ膜５ａの上に、第２層目の絶縁膜としてポリメチルシロキサン膜５ｂを約１３５ｎｍの膜厚で成膜する。具体的には、先ず、図示は省略するが、ポリメチルシロキサン膜５ｂの材料もしくはその前駆体としてのポリメチルシロキサンを溶媒に溶解させたワニスを、ＳｉＣ膜５ａの表面上にコーターを用いてスピンコート塗布する。続けて、ワニスが塗布された半導体基板２を約８０℃に保温されたホットプレート上に載置して約１分間の加熱処理を施す。続けて、約８０℃の加熱処理が施された半導体基板２を約２００℃に保温されたホットプレート上に載置して、さらに約１分間の加熱処理を施す。この後、約２００℃の加熱処理が施された半導体基板２を約４５０℃に保温されたホットプレート上に載置して、窒素雰囲気下においてさらに約３０分間の加熱処理を施す。これにより、ＳｉＣ膜５ａの上にポリメチルシロキサン膜５ｂが成膜される。このポリメチルシロキサン膜５ｂはその比誘電率が約２．５であり、低比誘電率膜の一種である。また、ポリメチルシロキサン膜５ｂは、前述した第ｎ層目のポーラスＳｉＯ₂ 膜３ａと同様に、そのヤング率が約３ＧＰa である。

続けて、ポリメチルシロキサン膜５ｂの上に、第３層目の絶縁膜としてポーラスＳｉＯ₂ 膜５ｃをＣＶＤ法により約１１０ｎｍの膜厚で成膜する。この第ｎ＋１層目のポーラスＳｉＯ₂ 膜５ｃも、前述した第ｎ層目のポーラスＳｉＯ₂ 膜３ａと同様に、その比誘電率が約２．２であり、低比誘電率膜の一種である。それとともに、ポーラスＳｉＯ₂ 膜５ｃのヤング率も、ポーラスＳｉＯ₂ 膜３ａやポリメチルシロキサン膜５ｂと同様に約３ＧＰa である。続けて、このポーラスＳｉＯ₂ 膜５ｃの上に、第４層目の絶縁膜としてカーボン含有ＳｉＯ₂ 膜（ＳｉＯＣ膜）５ｄをプラズマＣＶＤ法により約５０ｎｍの膜厚で形成する。この第ｎ＋１層目のＳｉＯＣ膜５ｄはその比誘電率が約３．０であり、低比誘電率膜の一種である。それとともに、このＳｉＯＣ膜５ｄのヤング率は、約１０ＧＰa である。

これまでの工程により、ＳｉＣ膜５ａ、ポリメチルシロキサン膜５ｂ、ポーラスＳｉＯ₂ 膜５ｃ、およびＳｉＯＣ膜５ｄの互いに膜質や膜種の異なる４層の複合絶縁膜からなる第ｎ＋１層目の層間絶縁膜５が第ｎ層目の層間絶縁膜３上に成膜される。すなわち、４層構造の第ｎ＋１層目の層間絶縁膜５は、その下側から第２層目〜第４層目までが低比誘電率膜から構成されているとともに、最下層の第１層目だけが一般的な絶縁膜により構成されている。

次に、第ｎ層目の配線４の上部に接続される第ｎ＋１層目のヴィアプラグ６を設けるためのヴィアホール７、およびヴィアプラグ６の上部に接続される第ｎ＋１層目の配線８を設けるための配線溝９を第ｎ＋１層目の層間絶縁膜５内に形成する。具体的には、先ず、第ｎ層目の配線４の上方のヴィアプラグ６を設ける位置においてＳｉＯＣ膜５ｄ、ポーラスＳｉＯ₂ 膜５ｃ、およびポリメチルシロキサン膜５ｂをそれらの膜厚方向に沿ってＳｉＣ膜５ａの上面が露出するまでＲＩＥ法により除去して、図示しない孔を形成する。続けて、この孔の上方の配線８を設ける位置においてＳｉＯＣ膜５ｄおよびポーラスＳｉＯ₂ 膜５ｃをそれらの膜厚方向に沿ってＲＩＥ法により除去して、ポリメチルシロキサン膜５ｂの上面を露出させる。これにより、孔の上部に連通する配線溝９がＳｉＯＣ膜５ｄおよびポーラスＳｉＯ₂ 膜５ｃ内に形成される。この後、孔の下方のＳｉＣ膜５ａをＲＩＥ法により除去して第ｎ層目の配線４の上面を露出させる。これにより、配線溝９の下部に連通するヴィアホール７がポリメチルシロキサン膜５ｂおよびＳｉＣ膜５ａ内に形成される。

また、第ｎ＋１層目の層間絶縁膜５内には、ヴィアプラグ６および配線８のみならず、これらを層間絶縁膜５内に埋め込み形成する際のＣＭＰ工程において層間絶縁膜５およびその付近に界面剥離等の絶縁膜剥離が生じるのを防止するための第ｎ＋１層目の補強部材１０も設けられる。この補強部材１０は、配線８およびヴィアプラグ６から電気的に切断されて、かつ、配線８から少なくとも所定の間隔だけ離間されて層間絶縁膜５内に少なくとも１つ設けられる。また、補強部材１０は、その少なくとも一部が層間絶縁膜５を構成する低比誘電率膜５ｂ，５ｃ，５ｄのいずれかの内部に位置して設けられる。ここでは、図１に示すように、補強部材１０を、層間絶縁膜５内の配線８が設けられている層を構成しているポーラスＳｉＯ₂ 膜５ｃおよびＳｉＯＣ膜５ｄ内に、配線８およびヴィアプラグ６から電気的に切断して、かつ、配線８から少なくとも間隔Ｘ₁ だけ離間して複数個設ける。この際、間隔Ｘ₁ は約２μｍに設定する。そして、ここでは、補強部材１０を、配線８を設けるのと同様の方法により、配線８を設けるのと並行して、かつ、配線８を囲んでその周囲に複数個設ける。

具体的には、先ず、補強部材１０を設けるための補強部材用溝１１を、配線溝９を形成するのと同様の工程により、配線溝９を形成するのと並行して層間絶縁膜５内の複数箇所に形成する。これら各補強部材用溝１１は、ＳｉＯＣ膜５ｄおよびポーラスＳｉＯ₂ 膜５ｃ内において配線溝９と略同じ高さで、かつ、配線溝９と略同じ深さで形成される。より具体的には、各補強部材用溝１１は、配線溝９から少なくとも約２μｍ離間されて、かつ、ＳｉＯＣ膜５ｄおよびポーラスＳｉＯ₂ 膜５ｃ内において配線溝９を囲んでその周囲の複数箇所に形成される。

次に、図示は省略するが、ヴィアホール７、配線溝９、および各補強部材用溝１１のそれぞれの内面、ならびにヴィアホール７により露出された第ｎ層目の配線４の表面を覆ってバリアメタル層を設ける。このバリアメタル層は、例えばスパッタリング法により約１５０℃の雰囲気下で第ｎ＋１層目の層間絶縁膜５の表面上に全面的に堆積される。なお、このバリアメタル層は、タンタル（Ｔａ）、チタン（Ｔｉ）、ニオブ（Ｎｂ）、およびタングステン（Ｗ）のそれぞれの単体からなるＴａ膜、Ｔｉ膜、Ｎｂ膜、およびＷ膜のうちのいずれかを用いて形成すれば良い。あるいは、このバリアメタル層は、それらＴａ、Ｔｉ、Ｎｂ、およびＷの窒化物からなるＴａＮ膜、ＴｉＮ膜、ＮｂＮ膜、およびＷＮ膜のうちのいずれかを用いて形成しても構わない。さらには、このバリアメタル層は、それらＴａ膜、Ｔｉ膜、Ｎｂ膜、Ｗ膜、ＴａＮ膜、ＴｉＮ膜、ＮｂＮ膜、およびＷＮ膜、ならびにルテニウム（Ｒｕ）膜およびロジウム（Ｒｈ）膜のうちの少なくとも２種類の膜を含む積層膜を用いて形成しても構わない。

次に、バリアメタル層が設けられたヴィアホール７、配線溝９、および各補強部材用溝１１のそれぞれの内側に、ヴィアプラグ６、配線８、および各補強部材１０となる導電材料を設ける。ヴィアプラグ６、配線８、および各補強部材１０は、前述した第ｎ層目の配線４と同様に、ＣｕやＡｌ、あるいはそれら各金属元素を含む合金などを用いて形成すればよい。ここでは、ヴィアプラグ６、配線８、および各補強部材１０を、全てＣｕを用いて形成する。具体的には、先ず、ヴィアプラグ６、配線８、および各補強部材１０の基礎となるＣｕめっきシード層を、スパッタリング法によりバリアメタル層の表面上に全面的に堆積させる。続けて、ヴィアプラグ６、配線８、および各補強部材１０の主要部分となるＣｕめっき膜を、ヴィアホール７、配線溝９、および各補強部材用溝１１のそれぞれの内部を満たすまで、電解めっき法によりＣｕめっきシード層の表面上に全面的に堆積させる。このＣｕめっき膜は、Ｃｕめっきシード層と一体化されつつ成膜される。これにより、ヴィアプラグ６、配線８、および各補強部材１０となるＣｕ膜が、バリアメタル層の表面を全面的に覆ってヴィアホール７、配線溝９、および各補強部材用溝１１のそれぞれの内部に成膜される。このＣｕ膜のヤング率は、約１３０ＧＰa である。

次に、ヴィアホール７、配線溝９、および各補強部材用溝１１内に設けられたＣｕ膜をアニールする。図示は省略するが、このアニール処理は、電気炉またはホットプレートなどを用いて約１５０℃〜３００℃の温度範囲で、かつ、フォーミングガスまたは窒素ガスの雰囲気下で行われる。また、このアニール処理に要する時間は、電気炉を用いる場合は約１時間であり、ホットプレートを用いる場合は約１分〜５分間である。

次に、ヴィアホール７、配線溝９、および各補強部材用溝１１のそれぞれの外部に設けられている不要なバリアメタル層およびＣｕ膜を除去する。具体的には、第ｎ＋１層目の層間絶縁膜５の最上層の絶縁膜であるＳｉＯＣ膜５ｄの表面上に堆積しているバリアメタル層およびＣｕ膜をＣＭＰ法により研磨して除去する。これにより、ヴィアホール７、配線溝９、および各補強部材用溝１１のそれぞれの内部にのみ、バリアメタル層およびＣｕ膜が残される。すなわち、側部および底部をバリアメタル層により覆われたヴィアプラグ６、配線８、および各補強部材１０が第ｎ＋１層目の層間絶縁膜５内に並行して埋め込み形成される。

ヴィアプラグ６は、その上部が低比誘電率膜であるポリメチルシロキサン膜５ｂ内に位置するとともに、その下部が低比誘電率膜よりも強度の高いＳｉＣ膜５ａ内に位置して設けられている。また、配線８は、その下部にヴィアプラグ６が一体に接続されたいわゆるデュアルダマシン配線として形成されている。また、配線８は、低比誘電率膜であるポーラスＳｉＯ₂ 膜５ｃおよびＳｉＯＣ膜５ｄ内に位置するとともに、その下面を同じく低比誘電率膜であるポリメチルシロキサン膜５ｂにバリアメタル層を介して間接的に接して設けられている。

また、各補強部材１０は、図１に示すように、配線８およびヴィアプラグ６から電気的に切断されて設けられている。それとともに、各補強部材１０は、配線８から少なくとも約２μｍ離間されて、かつ、配線８を囲んでその周囲に複数個設けられている。これら各補強部材１０も、配線８と同様に、ポーラスＳｉＯ₂ 膜５ｃおよびＳｉＯＣ膜５ｄ内に位置するとともに、その下面をポリメチルシロキサン膜５ｂにバリアメタル層を介して間接的に接して設けられている。

これまでの工程により、半導体装置１の第ｎ＋１層目の配線構造が形成される。なお、第ｎ＋１層目の補強部材１０の大きさや形状、あるいは配置などに関するより具体的な設定については、後に詳述する。

第ｎ＋１層目の配線８は、これと一体に形成されている第ｎ＋１層目のヴィアプラグ６、およびこのヴィアプラグ６を介して間接的に接続されている第ｎ層目の配線４とともに半導体装置１の実際の通電経路を構成する。これに対して、第ｎ＋１層目の各補強部材１０は、配線８やヴィアプラグ６などと電気的に接続されておらず、半導体装置１の実際の通電経路を構成しない。したがって、以後の説明においては、第ｎ＋１層目の配線８と第ｎ＋１層目の各補強部材１０とを明確に区別するために、配線８を第ｎ＋１層目の実効配線と称するとともに各補強部材１０を第ｎ＋１層目のダミー配線と称することとする。また、第ｎ＋１層目の層間絶縁膜５のうちヴィアプラグ６が形成されている下側２層のＳｉＣ膜５ａおよびポリメチルシロキサン膜５ｂを、まとめて第ｎ＋１層目のヴィア層あるいはプラグ層１２とも称することとする。同様に、第ｎ＋１層目の層間絶縁膜５のうち実効配線８および各ダミー配線１０が形成されている上側２層のポーラスＳｉＯ₂ 膜５ｃおよびＳｉＯＣ膜５ｄを、まとめて第ｎ＋１層目の配線層１３とも称することとする。

次に、半導体装置１の第ｎ＋２層目の配線構造を形成する。具体的には、先ず、第ｎ＋１層目のヴィアプラグ６、実効配線８、および各ダミー配線１０が埋め込み形成された第ｎ＋１層目の層間絶縁膜５の上に第ｎ＋２層目の層間絶縁膜１４を設ける。ここでは、この第ｎ＋２層目の層間絶縁膜１４も前述した第ｎ＋１層目の層間絶縁膜５と同様に、下側から上側に向かって順番に第１層目の絶縁膜１４ａ、第２層目の絶縁膜１４ｂ、第３層目の絶縁膜１４ｃ、および第４層目の絶縁膜１４ｄからなる４層構造に形成する。

先ず、第ｎ＋１層目の層間絶縁膜５の最上層の絶縁膜であるＳｉＯＣ膜５ｄ、実効配線８、および各ダミー配線１０の表面を覆って、第１層目の絶縁膜として一般的な絶縁膜であるシリコン炭窒化膜（ＳｉＣＮ膜）１４ａをプラズマＣＶＤ法により約５０ｎｍの膜厚で成膜する。このＳｉＣＮ膜１４ａは、前述した第ｎ＋１層目のＳｉＣ膜５ａと同様に、後述する第ｎ＋２層目のヴィアホール１６を第ｎ＋２層目の層間絶縁膜１４内に形成する際にＳｉＯＣ膜５ｄ、実効配線８、および各ダミー配線１０がエッチングされるのを防ぐエッチングストッパー膜として機能する。また、ＳｉＣＮ膜１４ａは、そのヤング率が約１００ＧＰa であり、ＳｉＣ膜５ａにも増して強度が格段に高い。このため、ＳｉＣＮ膜１４ａは、ＳｉＣ膜５ａと同様に、ヴィアホール１６内に設けられる後述する第ｎ＋２層目のヴィアプラグ１５が、これに接続される後述する第ｎ＋２層目の配線１７を第ｎ＋２層目の層間絶縁膜１４内に埋め込む際のＣＭＰ工程によって位置ずれを起こしたり、あるいは第ｎ＋１層目の実効配線８から離れたりしないように保持する補強膜としても機能する。

続けて、ＳｉＣＮ膜１４ａの上に、第２層目の絶縁膜としてカーボン含有ＳｉＯ₂ 膜（ＳｉＯＣ膜）１４ｂをプラズマＣＶＤ法により約２３０ｎｍの膜厚で形成する。この第ｎ＋２層目のＳｉＯＣ膜１４ｂも、前述した第ｎ＋１層目のＳｉＯＣ膜５ｄと同様に、その比誘電率が約３．０であり、低比誘電率膜の一種である。それとともに、ＳｉＯＣ膜１４ｂのヤング率も、ＳｉＯＣ膜５ｄと同様に約１０ＧＰa である。続けて、このＳｉＯＣ膜１４ｂの上に、第３層目の絶縁膜としてポーラスＳｉＯ₂ 膜１４ｃをプラズマＣＶＤ法により約１７５ｎｍの膜厚で形成する。この第ｎ＋２層目のポーラスＳｉＯ₂ 膜１４ｃも、前述した第ｎ層目のポーラスＳｉＯ₂ 膜３ａおよび第ｎ＋１層目のポーラスＳｉＯ₂ 膜５ｃと同様に、その比誘電率が約２．２であり、低比誘電率膜の一種である。それとともに、ポーラスＳｉＯ₂ 膜１４ｃのヤング率も、各ポーラスＳｉＯ₂ 膜３ａ，５ｃと同様に約３ＧＰa である。続けて、このポーラスＳｉＯ₂ 膜１４ｃの上に、第４層目の絶縁膜としてＳｉＯ₂ 膜１４ｄをプラズマＣＶＤ法により約５０ｎｍの膜厚で形成する。この第ｎ＋２層目のＳｉＯ₂ 膜１４ｄも、前述した第ｎ層目のＳｉＯ₂ 膜３ｂと同様に、その比誘電率が約４．０であり、一般的な絶縁膜である。それとともに、ＳｉＯ₂ 膜１４ｄのヤング率も、ＳｉＯ₂ 膜３ｄと同様に約５５ＧＰa である。

これまでの工程により、前述した第ｎ＋１層目の層間絶縁膜５と同様に、ＳｉＣＮ膜１４ａ、ＳｉＯＣ膜１４ｂ、ポーラスＳｉＯ₂ 膜１４ｃ、およびＳｉＯ₂ 膜１４ｄの互いに膜質や膜種の異なる４層の複合絶縁膜からなる第ｎ＋２層目の層間絶縁膜１４が第ｎ＋１層目の層間絶縁膜５上に成膜される。すなわち、４層構造の第ｎ＋２層目の層間絶縁膜１４は、その中間部２層の第２層目および第３層目が低比誘電率膜から構成されているとともに、最下層の第１層目および最上層の第４層目が一般的な絶縁膜により構成されている。

次に、第ｎ＋１層目の実効配線８の上部に接続される第ｎ＋２層目のヴィアプラグ１５、およびヴィアプラグ１５の上部に接続される第ｎ＋２層目の配線（実効配線）１７を第ｎ＋２層目の層間絶縁膜１４内に設ける。それとともに、第ｎ＋２層目の補強部材（ダミー配線）１９を第ｎ＋２層目の層間絶縁膜１４内に設ける。これら第ｎ＋２層目のヴィアプラグ１５、実効配線１７、およびダミー配線１９は、前述した第ｎ＋１層目のヴィアプラグ６、実効配線８、およびダミー配線１０を形成するのと同様の方法により形成すれば良い。以下、簡潔に説明する。

先ず、第ｎ＋１層目の実効配線８の上方のヴィアプラグ１５を設ける位置においてＳｉＯ₂ 膜１４ｄ、ポーラスＳｉＯ₂ 膜１４ｃ、およびＳｉＯＣ膜１４ｂをそれらの膜厚方向に沿ってＳｉＣＮ膜１４ａの上面が露出するまでＲＩＥ法により除去して、図示しない孔を形成する。続けて、この孔の上方の実効配線１７を設ける位置においてＳｉＯ₂ 膜１４ｄおよびポーラスＳｉＯ₂ 膜１４ｃをそれらの膜厚方向に沿ってＲＩＥ法により除去して、ＳｉＯＣ膜１４ｂの上面を露出させる。これにより、第ｎ＋２層目の実効配線１７を設けるための配線溝（実効配線溝）１８が、孔の上部に連通してＳｉＯ₂ 膜１４ｄおよびポーラスＳｉＯ₂ 膜１４ｃ内に形成される。

また、実効配線溝１８を形成するのと並行して、実効配線溝１８を囲む複数箇所において、ＳｉＯ₂ 膜１４ｄおよびポーラスＳｉＯ₂ 膜１４ｃをそれらの膜厚方向に沿ってＲＩＥ法により除去して、ＳｉＯＣ膜１４ｂの上面を露出させる。これにより、第ｎ＋２層目のダミー配線１９を設けるためのダミー配線溝（補強部材用溝）２０が、実効配線溝１８と略同じ高さで、かつ、実効配線溝１８と略同じ深さでＳｉＯ₂ 膜１４ｄおよびポーラスＳｉＯ₂ 膜１４ｃ内の複数箇所に形成される。

第ｎ＋２層目の各ダミー配線溝２０は、第ｎ＋１層目の各ダミー配線溝１１と同様に、実効配線溝１８から少なくとも所定の間隔Ｘ₂ だけ離間されて、かつ、実効配線溝１８を囲んでその周囲に複数個形成される。ここでは、間隔Ｘ₂ を第ｎ＋１層目の実効配線８とダミー配線１０との間隔Ｘ₁ と同様に約２μｍに設定する。なお、図１においては、複数個のダミー配線溝２０のうち実効配線溝１８の左側に形成された各ダミー配線溝２０のみを図示する。この後、孔の下方のＳｉＣＮ膜１４ａをＲＩＥ法により除去して第ｎ＋１層目の実効配線８の上面を露出させる。これにより、第ｎ＋２層目のヴィアプラグ１５を設けるためのヴィアホール１６が、実効配線溝１８の下部に連通してＳｉＯＣ膜１４ｂおよびＳｉＣＮ膜１４ａ内に形成される。

次に、第ｎ＋２層目のヴィアホール１６、実効配線溝１８、および各ダミー配線溝２０のそれぞれの内面、ヴィアホール１６により露出された第ｎ＋１層目の実効配線８の表面、ならびに第ｎ＋２層目の層間絶縁膜１４の最上層の膜であるＳｉＯ₂ 膜１４ｄの表面等を覆って、図示しない第ｎ＋２層目のバリアメタル層をスパッタリング法により約１５０℃の雰囲気下で全面的に堆積させる。続けて、スパッタリング法および電解めっき法により、第ｎ＋２層目のバリアメタル層が設けられたヴィアホール１６、実効配線溝１８、および各ダミー配線溝２０のそれぞれの内部を満たしつつ、第ｎ＋２層目のＣｕ膜を第ｎ＋２層目のバリアメタル層の表面上に全面的に成膜する。この第ｎ＋２層目のＣｕ膜のヤング率も、前述した第ｎ＋１層目のＣｕ膜のヤング率と同様に約１３０ＧＰa である。続けて、第ｎ＋２層目のＣｕ膜に対して、第ｎ＋１層目のＣｕ膜と同様の条件下でアニール処理を施す。この後、ヴィアホール１６、実効配線溝１８、および各ダミー配線溝２０のそれぞれの外部に設けられている不要なバリアメタル層およびＣｕ膜をＣＭＰ法により研磨して除去する。これにより、側部および底部をバリアメタル層により覆われたヴィアプラグ１５、実効配線１７、および各ダミー配線１９が第ｎ＋２層目の層間絶縁膜１４内に並行して埋め込み形成される。

ヴィアプラグ１５は、その上部が低比誘電率膜であるＳｉＯＣ膜１４ｂ内に位置するとともに、その下部が低比誘電率膜よりも強度の高いＳｉＣＮ膜１４ａ内に位置して設けられている。また、実効配線１７は、前述した第ｎ＋１層目の実効配線８と同様に、その下部にヴィアプラグ１５が一体に接続されたデュアルダマシン配線として形成されている。また、実効配線１７は、その上部が低比誘電率膜よりも強度の高い一般的なＳｉＯ₂ 膜１４ｄ内に位置するとともに、その下部が低比誘電率膜であるポーラスＳｉＯ₂ 膜１４ｃ内に位置しており、かつ、その下面を同じく低比誘電率膜であるＳｉＯＣ膜１４ｂにバリアメタル層を介して間接的に接して設けられている。

また、各ダミー配線１９は、図１に示すように、実効配線１７およびヴィアプラグ１５から電気的に切断されて設けられている。実際には、各ダミー配線１９は、実効配線１７から少なくとも約２μｍ離間されて、かつ、実効配線１７を囲んでその周囲に複数個に設けられているが、図１においては実効配線溝１７の左側に設けられた各ダミー配線１９のみを図示する。また、これら各ダミー配線１９も、実効配線１７と同様に、その上部がＳｉＯ₂ 膜１４ｄ内に位置するとともにその下部がポーラスＳｉＯ₂ 膜１４ｃ内に位置しており、かつ、その下面をＳｉＯＣ膜１４ｂにバリアメタル層を介して間接的に接して設けられている。

また、第ｎ＋２層目の実効配線１７は、これと一体に形成されている第ｎ＋２層目のヴィアプラグ１５、このヴィアプラグ１５を介して間接的に接続されている第ｎ＋１層目の実効配線８およびヴィアプラグ６、ならびに第ｎ層目の実効配線４とともに半導体装置１の実際の通電経路を構成する。これに対して、第ｎ＋２層目の各ダミー配線１９は、前述した第ｎ＋１層目の各ダミー配線１０と同様に半導体装置１の実際の通電経路を構成しない。

これまでの工程により、半導体装置１の第ｎ＋２層目の配線構造が形成される。すなわち、図１に示す多層配線構造を有する、本実施形態の半導体装置１を得る。なお、第ｎ＋２層目の各ダミー配線１９の大きさや形状、あるいは配置などに関するより具体的な設定についても、前述した第ｎ＋１層目の各ダミー配線１０の大きさや形状、あるいは配置などに関するより具体的な設定と合わせて後に詳述する。また、第ｎ＋２層目の層間絶縁膜１４のうちヴィアプラグ１５が形成されている下側２層のＳｉＣＮ膜１４ａおよびＳｉＯＣ膜１４ｂを、まとめて第ｎ＋２層目のヴィア層あるいはプラグ層２１とも称することとする。同様に、第ｎ＋２層目の層間絶縁膜１４のうち実効配線１７および各ダミー配線１９が形成されている上側２層のポーラスＳｉＯ₂ 膜１４ｃおよびＳｉＯ₂ 膜１４ｄを、まとめて第ｎ＋２層目の配線層２２とも称することとする。

図２は、第ｎ＋２層目の配線構造が形成された半導体装置１をその上方より臨んで示す平面図である。また、図１は、図２中破断線Ｙ−Ｙ’に沿って示す断面図である。図２中、第ｎ＋２層目の実効配線１７に沿って描かれている二点鎖線Ｄ₁ から外側の領域がダミー配線１９の配設領域である。そして、図２中、二点鎖線Ｄ₁ および二点鎖線Ｄ₁ の外側に描かれている二点鎖線Ｄ₂ により囲まれた領域内に、後述するダミー配線１９による被覆率Ｒを計算するための単位領域Ｄ_U を有する。なお、図２においては、図面を見易くするために、第ｎ＋２層目のダミー配線形成領域に設けられる複数個のダミー配線１９のうちの一部だけを図示し、残りのダミー配線１９の図示を省略する。

図３には、第ｎ＋１層目および第ｎ＋２層目の各ダミー配線１０，１９の個々の形状および配設パターンを示す。図３に示すように、各ダミー配線１０，１９は、一辺が長さａの正方形状に形成されている。本実施形態においては、各ダミー配線１０，１９は、一辺の長さａを、約０．１〜数μｍに設定される。そして、第ｎ＋１層目および第ｎ＋２層目の各層間絶縁膜５，１４内のダミー配線形成領域には、正方形状の各ダミー配線１０，１９が平面視においてドット状のパターンを規則的に形成して各実効配線８，１７を囲むように配設される。このように、所定の形状のダミー配線１０，１９を規則的に形成したパターンがダミー配線形成領域内に配設される場合、図３に示すように平面視において繰り返される形状の最小単位を単位領域Ｄ_U として、ダミー配線１０，１９による被覆率を求めることができる。

次に、図１〜図３を参照しつつ、前述した第ｎ＋１層目の各ダミー配線１０および第ｎ＋２層目の各ダミー配線１９の大きさや形状、あるいは配置などに関する設定について具体的かつ詳細に説明する。

本実施形態においては、前述したように低比誘電率膜であるポリメチルシロキサン膜５ｂ、ポーラスＳｉＯ₂ 膜５ｃ、およびＳｉＯＣ膜５ｄを含む第ｎ＋１層目の層間絶縁膜５内に第ｎ＋１層目の実効配線８を設ける際に、実効配線８の周囲に併せて第ｎ＋１層目の各ダミー配線１０を配設する。これにより、ＣＭＰ工程により第ｎ＋１層目の層間絶縁膜５内に第ｎ＋１層目の実効配線８を埋め込み形成する際に図示しない研磨パッドと層間絶縁膜５（ＳｉＯＣ膜５ｄ）および実効配線８のそれぞれの表面との摩擦によって発生する応力が実効配線８付近に集中するのを緩和する。ひいては、ＣＭＰ工程時に発生する応力により層間絶縁膜５を構成するＳｉＣ膜５ａ、ポリメチルシロキサン膜５ｂ、ポーラスＳｉＯ₂ 膜５ｃ、およびＳｉＯＣ膜５ｄのそれぞれの界面に、いわゆる界面剥離と称される膜剥がれが生じるのを防ぐ。あるいは、層間絶縁膜５と第ｎ層目の層間絶縁膜３（ＳｉＯ₂ 膜３ｂ）との界面において界面剥離が生じるのを防ぐ。

同様に、低比誘電率膜であるＳｉＯＣ膜１４ｂおよびポーラスＳｉＯ₂ 膜１４ｃを含む第ｎ＋２層目の層間絶縁膜１４内に第ｎ＋２層目の実効配線１７を設ける際に、併せてその周囲に第ｎ＋２層目の各ダミー配線１９を配設する。これにより、ＣＭＰ工程により第ｎ＋２層目の層間絶縁膜１４内に第ｎ＋２層目の実効配線１７を埋め込み形成する際に研磨パッドと層間絶縁膜１４（ＳｉＯ₂ 膜１４ｄ）および実効配線１７のそれぞれの表面との摩擦によって発生する応力が実効配線１７付近に集中するのを緩和する。ひいては、ＣＭＰ工程時に発生する応力により層間絶縁膜１４を構成するＳｉＣＮ膜１４ａ、ＳｉＯＣ膜１４ｂ、ポーラスＳｉＯ₂ 膜１４ｃ、およびＳｉＯ₂ 膜１４ｄのそれぞれの界面に界面剥離が生じるのを防ぐ。あるいは、層間絶縁膜１４と第ｎ＋１層目の層間絶縁膜５（ＳｉＯＣ膜５ｄ）との界面において界面剥離が生じるのを防ぐ。

本実施形態においては、このようなＣＭＰ工程時の応力緩和効果をより効率良く得るために、第ｎ＋１層目の各ダミー配線１０および第ｎ＋２層目のダミー配線１９をそれぞれの層ごとに以下に述べるルールに則って配設する。

先ず、第ｎ＋１層目の配線構造については、前述した第ｎ＋１層目の各ダミー配線１０のうち第ｎ＋１層目の層間絶縁膜５の上面に露出している部分の面積を、その露出部分のうち層間絶縁膜５に接している部分の長さで割った値をＳ（μｍ）と規定する。すなわち、Ｓは、各ダミー配線１０の露出面積を、その露出部分と層間絶縁膜５との界面の長さの総和である周囲長で割った値である。また、第ｎ＋１層目の層間絶縁膜５のうち、前述した第ｎ＋１層目のヴィアプラグ６が設けられている第ｎ＋１層目のヴィア層１２のヤング率をＥ_P （ＧＰa ）と規定する。また、第ｎ＋１層目の層間絶縁膜５のうち、前述した第ｎ＋１層目の実効配線８が設けられている第ｎ＋１層目の配線層１３のヤング率をＥ_W （ＧＰa ）と規定する。また、第ｎ＋１層目の実効配線８のヤング率をＥ_M （ＧＰa ）と規定する。また、第ｎ＋１層目の層間絶縁膜５のうち、第ｎ＋１層目のヴィア層１２の膜厚をｄ_P （ｎｍ）と規定する。また、第ｎ＋１層目の層間絶縁膜５のうち、第ｎ＋１層目の配線層１３の膜厚をｄ_W （ｎｍ）と規定する。さらに、第ｎ＋１層目の実効配線８が設けられている領域を除く第ｎ＋１層目の層間絶縁膜５の上面における、単位領域Ｄ_U 当たりの第ｎ＋１層目の各ダミー配線１０による被覆率をＲと規定する。

同様に、第ｎ＋２層目の配線構造については、第ｎ＋２層目の各ダミー配線１９のうち第ｎ＋２層目の層間絶縁膜１４の上面に露出している部分の面積を、その露出部分のうち層間絶縁膜１４に接している部分の長さで割った値をＳ（μｍ）と規定する。また、第ｎ＋２層目の層間絶縁膜１４のうち、前述した第ｎ＋２層目のヴィアプラグ１５が設けられている第ｎ＋２層目のヴィア層２１のヤング率をＥ_P （ＧＰa ）と規定する。また、第ｎ＋２層目の層間絶縁膜１４のうち、前述した第ｎ＋２層目の実効配線１７が設けられている第ｎ＋２層目の配線層２２のヤング率をＥ_W （ＧＰa ）と規定する。また、第ｎ＋２層目の実効配線１７のヤング率をＥ_M （ＧＰa ）と規定する。また、第ｎ＋２層目の層間絶縁膜１４のうち、第ｎ＋２層目のヴィア層２１の膜厚をｄ_P （ｎｍ）と規定する。また、第ｎ＋２層目の層間絶縁膜５のうち、第ｎ＋２層目の配線層２２の膜厚をｄ_W （ｎｍ）と規定する。さらに、第ｎ＋２層目の実効配線１７が設けられている領域を除く第ｎ＋２層目の層間絶縁膜１４の上面における、単位領域Ｄ_U 当たりの第ｎ＋２層目の各ダミー配線１９による被覆率をＲと規定する。

このような規定の下、Ｓ、Ｅ_P 、Ｅ_W 、Ｅ_M 、ｄ_P 、ｄ_W 、およびＲが各層間絶縁膜５，１４ごとに次の式（１）に示す関係を満たすように、各ダミー配線１０，１９の形状やサイズなどを決定する。

この式（１）のうち次の式（２）は、第ｎ＋１層目のヴィア層１２と第ｎ＋１層目の配線層１３とを足し合わせた第ｎ＋１層目の層間絶縁膜５全体のヤング率である、第ｎ＋１層目の複合ヤング率を表す。あるいは、第ｎ＋２層目のヴィア層２１と第ｎ＋２層目の配線層２２とを足し合わせた第ｎ＋２層目の層間絶縁膜１４全体のヤング率である、第ｎ＋２層目の複合ヤング率を表す。

一般的に、ＣＭＰ法により配線を層間絶縁膜内に埋め込み形成する際には、研磨パッドと配線との摩擦により配線の上部に比較的大きな荷重（負荷）が掛かる。この外部荷重により、配線およびその下部に接続されるヴィアプラグに応力集中が起こる。そして、この応力集中により、層間絶縁膜の内外に界面剥離不良が発生し易くなる。このような現象は、層間絶縁膜の少なくとも一部が、一般的な絶縁膜よりも膜構造が疎で機械的強度が低い低比誘電率膜により構成されている場合により発生し易くなる。特に、配線の少なくとも一部が低比誘電率膜の内部に達して設けられている場合には、なおさら顕著である。

図示を伴う具体的かつ詳細な説明は省略するが、このようなＣＭＰ工程における界面剥離不良の発生のメカニズムを解明すべく、本発明者らは様々な剥離試験および応力シミュレーションによる解析を行った。この解析の結果、ＣＭＰ工程において配線およびヴィアプラグに掛かる応力の大きさは、配線層およびヴィア層を形成する材料の複合ヤング率、ならびに配線の被覆率およびサイズに依存することが明らかとなった。そして、前記式（１）を満たすように各ダミー配線１０，１９を配設することにより、ＣＭＰ工程における各実効配線８，１７および各ヴィアプラグ６，１５への応力集中を効率良く緩和して、界面剥離等の絶縁膜剥離不良を効率良く抑制できることが明らかとなった。すなわち、前述した多層配線構造を有する半導体装置１において、各層間絶縁膜５，１４ごとに前記式（１）を満たすように各ダミー配線１０，１９を配設することにより、各層間絶縁膜５，１４の一部を構成する各低比誘電率膜５ｂ，５ｃ，５ｄ，１４ｂ，１４ｃに接して各実効配線８，１７を各層間絶縁膜５，１４内にＣＭＰ法により埋め込み形成する際の層間絶縁膜剥がれを効率良く抑制できることが分かった。

また、本実施形態の第ｎ＋１層目および第ｎ＋２層目の各層間絶縁膜５，１４の各ヴィア層１２，２１および各配線層１３，２２は、前述したようにそれぞれ２層の絶縁膜の積層膜により構成されている。このような場合、前記式（１）をより正確に計算するために、各ヴィア層１２，２１のヤング率Ｅ_P および各配線層１３，２２のヤング率Ｅ_W を、それぞれ各ヴィア層１２，２１および各配線層１３，２２を構成する各積層膜全体のヤング率である複合ヤング率Ｅ_C に置き換える。同様に、各ヴィア層１２，２１の膜厚ｄ_P および各配線層１３，２２の膜厚ｄ_W を、それぞれ各ヴィア層１２，２１および各配線層１３，２２を構成する各積層膜全体の膜厚である総膜厚ｄ_T に置き換える。

これら複合ヤング率Ｅ_C および総膜厚ｄ_T は、次の式（３）および式（４）により求めることができる。

式（３）において、Ｅ_i は各ヴィア層１２，２１および各配線層１３，２２を構成する各積層膜のうち上または下からｉ番目の絶縁膜のヤング率をＥ_i を表す。また、式（３）および式（４）において、ｄ_i は各ヴィア層１２，２１および各配線層１３，２２を構成する各積層膜のうち上または下からｉ番目の絶縁膜の膜厚を表す。

次に、以上説明した本実施形態に基づいて本発明者らが作成した複数のサンプルについて、表１〜表６を参照しつつ説明する。これら本実施形態に係る各サンプルは、次に述べる設定に基づいて作成された。

先ず、各ダミー配線１０，１９を、図３に示すように一辺の長さがａの正方形状に形成した。この際、各ダミー配線１０，１９のサイズの指標となるａの値を約０．１〜２μｍまで約０．１μｍ刻みまたは約０．５μｍ刻みで変化させて、合計１２種類の大きさの異なるダミー配線１０，１９を複数個ずつ形成した。そして、そのような様々な大きさからなる各ダミー配線１０，１９を、図３に示すようなドット状のパターンを形成するように第ｎ＋１層目および第ｎ＋２層目の各層間絶縁膜５，１４内に配設した。この際、各ダミー配線１０，１９による被覆率Ｒが、第ｎ＋１層目および第ｎ＋２層目の各層ごとに約１１％、２５％、４４％の異なる３種類の値になるように設定した。

そして、このような設定に基づいて作成された各サンプルについて、ＣＭＰ法により第ｎ＋１層目の実効配線８を埋め込み形成した後の第ｎ＋１層目の層間絶縁膜５の絶縁膜剥離の有無を光学顕微鏡を用いて観察した。これらの第ｎ＋１層目の層間絶縁膜５に対する観察結果を表１〜表３に示す。同様に、各サンプルについて、ＣＭＰ法により第ｎ＋２層目の実効配線１７を埋め込み形成した後の第ｎ＋２層目の層間絶縁膜１４の絶縁膜剥離の有無を光学顕微鏡を用いて観察した。これらの第ｎ＋２層目の層間絶縁膜１４に対する観察結果を表４〜表６に示す。

これら表１〜表６には、本実施形態の各サンプルにおける各ダミー配線１０，１９の一辺の長さａ、各ダミー配線１０，１９の面積をその周囲長で割ったＳ、各ダミー配線１０，１９の被覆率Ｒを、前述したＥ_P 、Ｅ_W 、ｄ_P 、およびｄ_W とともに示す。なお、一辺の長さａの正方形状からなる各ダミー配線１０，１９のＳは、ａ² ／４ａで表される。また、表１〜表６のＣＭＰ剥がれ評価の欄において、○印はウエハー全面で剥離なし、△印はウエハー端部（縁部）でのみ剥離あり、×印はウエハー全面で剥離あり、という結果を表す。

先ず、表１に示すように、第ｎ＋１層目の層間絶縁膜５においてダミー配線１０の被覆率Ｒが約１１％の場合、各ダミー配線１０の一辺の長さａを約０．４μｍまたは約０．５μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線１０の一辺の長さａを約０．３μｍまたは約０．６μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線１０の一辺の長さａを約０．２μｍ以下または約０．７μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、表２に示すように、第ｎ＋１層目の層間絶縁膜５においてダミー配線１０の被覆率Ｒが約２５％の場合、各ダミー配線１０の一辺の長さａを約０．５μｍまたは約０．６μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線１０の一辺の長さａを約０．４μｍ、約０．７μｍ、または約０．８μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線１０の一辺の長さａを約０．３μｍ以下または約０．９μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、表３に示すように、第ｎ＋１層目の層間絶縁膜５においてダミー配線１０の被覆率Ｒが約４４％の場合、各ダミー配線１０の一辺の長さａを約０．５〜０．８μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線１０の一辺の長さａを約０．９μｍまたは約１．０μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線１０の一辺の長さａを約０．４μｍ以下または約１．５μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、第ｎ＋１層目の層間絶縁膜５におけるダミー配線１０の被覆率Ｒが約１１％の場合について、前記式（１）のＳの範囲を求める。このために、第ｎ＋１層目の配線構造を形成している各材料の物性値や膜厚値を前記式（２）〜（４）に代入する。

前述したように、第ｎ＋１層目の層間絶縁膜５のヴィア層１２は、ヤング率が約２０ＧＰa で膜厚が約３５ｎｍのＳｉＣ膜５ａと、ヤング率が約３ＧＰa で膜厚が約１３５ｎｍのポリメチルシロキサン膜５ｂとからなる２層の積層膜により形成されている。これらの値を前記式（３）および（４）に代入する。すると、第ｎ＋１層目のヴィア層１２の複合ヤング率Ｅ_C は約６．５ＧＰa となる。また、ヴィア層１２の総膜厚ｄ_T は約１７０ｎｍとなる。また、第ｎ＋１層目の層間絶縁膜５の配線層１３は、ヤング率が約３ＧＰa で膜厚が約１１０ｎｍのポーラスＳｉＯ₂ 膜５ｃと、ヤング率が約１０ＧＰa で膜厚が約５０ｎｍのＳｉＯＣ膜５ｄとからなる２層の積層膜により形成されている。これらの値を前記式（３）および（４）に代入する。すると、第ｎ＋１層目の配線層１３の複合ヤング率Ｅ_C は約５．１９ＧＰa となる。また、配線層１３の総膜厚ｄ_T は約１６０ｎｍとなる。

これらの値と、被覆率Ｒ≒０．１１および第ｎ＋１層目の実効配線８を形成しているＣｕ膜のヤング率約１３０ＧＰa とを、前記式（２）に代入する。これにより、第ｎ＋１層目の層間絶縁膜５におけるダミー配線１０の被覆率Ｒが約１１％の場合のＳの範囲について、次の式（５）の関係が得られる。

この式（５）と表１に示す絶縁膜剥離の観察結果とを比較することにより、前記式（１）の関係を満たすように各ダミー配線１０のサイズを決めた場合には、ウエハー１の端部以外での絶縁膜剥離不良を抑制できることが分かる。また、具体的な計算は省略するが、被覆率Ｒが約２５％および約４４％の場合についても同様に、前記式（１）の関係を満たすように各ダミー配線１０のサイズを決めた場合には、ウエハー１の端部以外での絶縁膜剥離不良を抑制できることが分かる。

さらに、先に求めた被覆率Ｒが約１１％の場合の各値を次の式（６）に代入する。

すると、第ｎ＋１層目の層間絶縁膜５におけるダミー配線１０の被覆率Ｒが約１１％の場合のＳの範囲について、次の式（７）の関係が得られる。

この式（７）と表１に示す絶縁膜剥離の観察結果とを比較することにより、前記式（６）の関係を満たすように各ダミー配線１０のサイズを決めた場合には、ウエハー１の全面での絶縁膜剥離不良を抑制できることが分かる。また、具体的な計算は省略するが、被覆率Ｒが約２５％および約４４％の場合についても同様に、前記式（６）の関係を満たすように各ダミー配線１０のサイズを決めた場合には、ウエハー１の全面での絶縁膜剥離不良を抑制できることが分かる。

次に、表４〜表６に示す各サンプルについて説明する。これら表４〜表６に示す各サンプルは、前述した表１〜表３に示す各サンプルのうち、第ｎ＋１層目の層間絶縁膜５における絶縁膜剥離不良が観察されなかったサンプルについて、第ｎ＋２層目の配線構造を形成したものである。

先ず、表４に示すように、第ｎ＋２層目の層間絶縁膜１４においてダミー配線１９の被覆率Ｒが約１１％の場合、各ダミー配線１９の一辺の長さａを約０．５〜０．７μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線１９の一辺の長さａを約０．４μｍ、約０．８μｍ、または約０．９μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線１９の一辺の長さａを約０．３μｍ以下または約１．０μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、表５に示すように、第ｎ＋２層目の層間絶縁膜１４においてダミー配線１９の被覆率Ｒが約２５％の場合、各ダミー配線１９の一辺の長さａを約０．５〜０．８μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線１９の一辺の長さａを約０．９μｍまたは約１．０μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線１９の一辺の長さａを約０．４μｍ以下または約１．５μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、表６に示すように、第ｎ＋２層目の層間絶縁膜１４においてダミー配線１９の被覆率Ｒが約４４％の場合、各ダミー配線１９の一辺の長さａを約０．６〜０．９μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線１９の一辺の長さａを約０．５μｍまたは約１．０μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線１９の一辺の長さａを約０．４μｍ以下または約１．５μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、第ｎ＋２層目の層間絶縁膜１４におけるダミー配線１９の被覆率Ｒが約１１％の場合について、前記式（１）のＳの範囲を求める。このために、第ｎ＋２層目の配線構造を形成している各材料の物性値や膜厚値を前記式（２）〜（４）に代入する。

前述したように、第ｎ＋２層目の層間絶縁膜１４のヴィア層２１は、ヤング率が約１００ＧＰa で膜厚が約５０ｎｍのＳｉＣＮ膜１４ａと、ヤング率が約１０ＧＰa で膜厚が約２３０ｎｍのＳｉＯＣ膜１４ｂとからなる２層の積層膜により形成されている。これらの値を前記式（３）および（４）に代入する。すると、第ｎ＋２層目のヴィア層２１の複合ヤング率Ｅ_C は約２６．０７ＧＰa となる。また、ヴィア層２１の総膜厚ｄ_T は約２８０ｎｍとなる。また、第ｎ＋２層目の層間絶縁膜１４の配線層２２は、ヤング率が約３ＧＰa で膜厚が約１７５ｎｍのポーラスＳｉＯ₂ 膜１４ｃと、ヤング率が約５５ＧＰa で膜厚が約５０ｎｍのＳｉＯ₂ 膜１４ｄとからなる２層の積層膜により形成されている。これらの値を前記式（３）および（４）に代入する。すると、第ｎ＋２層目の配線層２２の複合ヤング率Ｅ_C は約１４．５６ＧＰa となる。また、配線層２２の総膜厚ｄ_T は約２２５ｎｍとなる。

これらの値と、被覆率Ｒ≒０．１１および第ｎ＋２層目の実効配線１７を形成しているＣｕ膜のヤング率約１３０ＧＰa とを、前記式（２）に代入する。これにより、第ｎ＋２層目の層間絶縁膜１４におけるダミー配線１９の被覆率Ｒが約１１％の場合のＳの範囲について、次の式（８）の関係が得られる。

この式（８）と表４に示す絶縁膜剥離の観察結果とを比較することにより、前記式（１）の関係を満たすように各ダミー配線１９のサイズを決めた場合には、ウエハー１の端部以外での絶縁膜剥離不良を抑制できることが分かる。また、具体的な計算は省略するが、被覆率Ｒが約２５％および約４４％の場合についても同様に、前記式（１）の関係を満たすように各ダミー配線１９のサイズを決めた場合には、ウエハー１の端部以外での絶縁膜剥離不良を抑制できることが分かる。

さらに、先に求めた被覆率Ｒが約１１％の場合の各値を前記式（６）に代入する。すると、第ｎ＋２層目の層間絶縁膜１４におけるダミー配線１９の被覆率Ｒが約１１％の場合のＳの範囲について、次の式（９）の関係が得られる。

この式（９）と表４に示す絶縁膜剥離の観察結果とを比較することにより、前記式（６）の関係を満たすように各ダミー配線１９のサイズを決めた場合には、ウエハー１の全面での絶縁膜剥離不良を抑制できることが分かる。また、具体的な計算は省略するが、被覆率Ｒが約２５％および約４４％の場合についても同様に、前記式（６）の関係を満たすように各ダミー配線１９のサイズを決めた場合には、ウエハー１の全面での絶縁膜剥離不良を抑制できることが分かる。

一般に、多層配線構造において配線や層間絶縁膜の積層数が上がると、絶縁膜剥離不良が発生し易くなる。また、各層間絶縁膜内に配線を埋め込み形成する場合、ＣＭＰ工程により各層間絶縁膜が受けるダメージや変位が下層側から上層側に向かうにつれて累積されて大きくなっていく。このため、多層配線構造においては、下層側から上層側に向かうにつれて絶縁膜剥離不良が発生し易くなる。このような現象は、各層間絶縁膜がＳｉＯ₂ 膜のような一般的な絶縁膜により形成されている場合よりも、低比誘電率膜により形成されている場合の方が顕著である。また、本実施形態のように各層間絶縁膜が複数種類の絶縁膜により形成されている場合、各層間絶縁膜を構成する低比誘電率膜の割合が大きくなるにつれて顕著になる。

ところが、本実施形態では、前述したように、第ｎ＋１層目および第ｎ＋２層目の各層間絶縁膜５，１４の各配線層１３，２２ごとに、前記式（１）の関係を満たすサイズを有する各ダミー配線１０，１９を各実効配線８，１７の周囲に複数本配設する。これにより、本実施形態の半導体装置１では、ＣＭＰ工程における各層間絶縁膜５，１４の絶縁膜剥離不良が効率良く抑制されており、歩留まりが向上されている。すなわち、本実施形態の半導体装置１は、品質、性能、および信頼性が高く、かつ、生産効率も高い。ひいては、本実施形態の半導体装置１は、製造コストも抑制されており、コストパフォーマンスが向上している。特に、前記式（６）の関係を満たすサイズを有する各ダミー配線１０，１９を配設した場合には、それらの効果が一層高められている。

一般に、配線構造を設計する際には、絶縁膜の比誘電率、リソグラフィ工程をはじめとする各種加工工程における制約、およびＣＭＰ時のエロージョンの抑制等の様々な要因を満たすように実効配線およびダミー配線の被覆率が決定される。本実施形態では、これらの要因を満たすように予め決定されたダミー配線被覆率Ｒに対して、前記式（１）を満たすように各ダミー配線１０，１９のサイズを選択する。これにより、前述した各種要因を満足するとともに、各層間絶縁膜５，１４において絶縁膜５ａ，５ｂ，５ｃ，５ｄ，１４ａ，１４ｂ，１４ｃ，１４ｄ同士の界面剥離に対する耐性の高い半導体装置１を設計することが可能となる。なお、前記式（１）を満たす範囲であれば、下層配線層１３および上層配線層２２における各ダミー配線１０，１９の被覆率Ｒおよびサイズを、互いに同じ値に設定しても構わない。あるいは、前記式（１）を満たす範囲であれば、下層配線層１３および上層配線層２２における各ダミー配線１０，１９の被覆率Ｒおよびサイズを、互いに異なる値に設定しても構わない。以下、例えば図１に示す多層配線構造において、第ｎ＋１層目および第ｎ＋２層目の各ダミー配線１０，１９の被覆率Ｒおよびサイズを決定する場合について説明する。

先ず、第ｎ＋１層目のダミー配線１０の被覆率Ｒおよびサイズを決定する。第ｎ＋１層目の配線層１３に配設する実効配線８の構造およびサイズ、ならびに実効配線８を埋め込み形成する際のＣＭＰ工程でのエロージョンの抑制等の要求に基づいて、第ｎ＋１層目のダミー配線１０の被覆率Ｒを導出する。ここでは、第ｎ＋１層目のダミー配線１０の被覆率Ｒを約１１％以上に設定する必要があったとする。その一方で、前述した絶縁膜の比誘電率等の制約によれば、被覆率Ｒはできるだけ小さくした方が望ましい。そこで、第ｎ＋１層目の配線層１３におけるダミー配線１０の被覆率Ｒを約１１％と設定する。この設定の下、前記式（１）を用いて、第ｎ＋１層目の各ダミー配線１０のサイズを約０．５μｍと設定する。なお、前記式（１）を満たす範囲であれば、各ダミー配線１０のサイズは約０．５μｍ以外の大きさに設定しても構わないのはもちろんである。

次に、第ｎ＋２層目のダミー配線１９の被覆率Ｒおよびサイズを決定する。第ｎ＋２層目の配線層２２に配設する実効配線１７の構造およびサイズ、ならびに実効配線１７を埋め込み形成する際のＣＭＰ工程でのエロージョンの抑制等の要求に基づいて、第ｎ＋２層目のダミー配線１９の被覆率Ｒを導出する。ここでは、第ｎ＋２層目のダミー配線１９の被覆率Ｒを約２５％以上に設定する必要があったとする。前述したように、絶縁膜の比誘電率等の制約によれば、被覆率Ｒはできるだけ小さくした方が望ましい。そこで、第ｎ＋２層目の配線層２２におけるダミー配線１９の被覆率Ｒを約２５％と設定する。この設定の下、前記式（１）を用いて、第ｎ＋２層目の各ダミー配線１９のサイズを約０．５μｍと設定する。なお、第ｎ＋１層目の各ダミー配線１０のサイズと同様に、前記式（１）を満たす範囲であれば、第ｎ＋２層目の各ダミー配線１９のサイズは約０．５μｍ以外の大きさに設定しても構わないのはもちろんである。

このように、第ｎ＋１層目および第ｎ＋２層目の各ダミー配線１０，１９の被覆率Ｒおよびサイズを、前記式（１）を満たす範囲内で第ｎ＋１層目および第ｎ＋２層目の各配線層１３，２２ごとに個別に決定する。すなわち、第ｎ＋１層目のダミー配線１０については被覆率Ｒを約１１％に、サイズを約０．５μｍに決定する。そして、第ｎ＋２層目のダミー配線１０については被覆率Ｒを約２５％に、サイズを約０．５μｍに決定する。これにより、前述した絶縁膜の比誘電率等に関する性能を低下させることなく、第ｎ＋１層目および第ｎ＋２層目の各配線層１３，２２における絶縁膜５ｃ，５ｄ，１４ｃ，１４ｄ同士の界面剥離耐性を向上させることができる。

なお、このような設定においては、第ｎ＋１層目の配線層１３および第ｎ＋２層目の配線層２２ともに、各ダミー配線１０，１９の被覆率Ｒを約２５％に、サイズを約０．５μｍに統一しても構わない。本発明者らが行った実験によれば、前記式（１）を満たす範囲内であれば、そのような設定としても、第ｎ＋１層目および第ｎ＋２層目の各配線層１３，２２における界面剥離耐性に殆ど差は生じないことが分かった。ただし、第ｎ＋２層目の配線層２２のダミー配線１９の被覆率Ｒに合わせて第ｎ＋１層目の配線層１３のダミー配線１０の被覆率Ｒを約１１％から約２５％に上げることにより、少なくとも第ｎ＋１層目の配線層１３については、絶縁膜の比誘電率、リソグラフィ工程をはじめとする各種加工工程における制約、およびＣＭＰ時のエロージョンの抑制等に関する性能は低下してしまう。

また、図示を伴う具体的かつ詳細な説明は省略するが、本発明者らが行った実験によれば、第ｎ＋１層目の配線層１３および第ｎ＋２層目の配線層２２ともに、各実効配線８，１７と各ダミー配線１０，１９との最近接距離Ｘ₁ ，Ｘ₂ は約２５０μｍ以内に設定することが好ましいことが分かった。特に、各実効配線８，１７と各ダミー配線１０，１９との最近接距離Ｘ₁ ，Ｘ₂を約５μｍ以内にすることで、第ｎ＋１層目および第ｎ＋２層目の各配線層１３，２２における絶縁膜剥離を抑制する効果はより一層高くなることが分かった。

以上説明したように、この第１実施形態によれば、少なくとも一部が低比誘電率膜３ａ，５ｂ，５ｃ，５ｄ，１４ｂ，１４ｃからなる層間絶縁膜３，５，１４が第ｎ層〜第ｎ＋２層までの３層に積層されて半導体基板２上に設けられているとともに、これら各層間絶縁膜３，５，１４のうち第ｎ＋１層目および第ｎ＋２層目の各層間絶縁膜５，１４内において各低比誘電率膜５ｂ，５ｃ，５ｄ，１４ｂ，１４ｃに接して各実効配線８，１７が設けられており、かつ、これら各実効配線８，１７が設けられた各配線層１３，２２内でそれら各低比誘電率膜５ｂ，５ｃ，５ｄ，１４ｂ，１４ｃに接して各実効配線８，１７の周囲に各ダミー配線１０，１９が設けられた多層配線構造を有する半導体装置１を得ることができる。そして、この半導体装置１においては、各実効配線８，１７および各ダミー配線１０，１９が設けられている各配線層１３，２２ごとに、各ダミー配線１０，１９の被覆率Ｒのみならず、各層間絶縁膜５，１４の機械的物性値を考慮した各ダミー配線１０，１９のサイズの適正化が図られている。これにより、各実効配線８，１７を埋め込み形成する際のＣＭＰ工程における絶縁膜の界面剥れが効率良く抑制されている。なお、第ｎ層目の層間絶縁膜３内においても、第ｎ＋１層目および第ｎ＋２層目の設けられた各ダミー配線１０，１９と同様に、ダミー配線をその被覆率に応じて大きさや形状あるいは配置などを適正に設定して形成しても構わないのはもちろんである。

（第２の実施の形態）
次に、本発明に係る第２実施形態について図４を参照しつつ説明する。なお、前述した第１実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、第１実施形態の半導体装置１の多層配線構造にさらにもう１層配線構造を追加した多層配線構造およびその製造方法について説明する。以下、具体的かつ詳細に説明する。

先ず、図４に示すように、本実施形態の半導体装置３１においては、第ｎ層目〜第ｎ＋２層目までは第１実施形態の半導体装置１の製造方法と同様の方法により製造する。なお、図１と異なり、図４においては、第ｎ＋２層目の各ダミー配線１９を実効配線１７の左右両側方に複数個ずつ図示している。

次に、半導体装置３１の第ｎ＋３層目の配線構造を形成する。具体的には、先ず、第ｎ＋２層目のヴィアプラグ１５、実効配線１７、および各ダミー配線１９が埋め込み形成された第ｎ＋２層目の層間絶縁膜１４の上に第ｎ＋３層目の層間絶縁膜３２を設ける。ここでは、この第ｎ＋３層目の層間絶縁膜３２を、前述した第ｎ＋１層目および第ｎ＋２層目の各層間絶縁膜５，１４と異なり、下側から上側に向かって順番に第１層目の絶縁膜３２ａ、第２層目の絶縁膜３２ｂ、および第３層目の絶縁膜３２ｃからなる３層構造に形成する。

先ず、第ｎ＋２層目の層間絶縁膜１４の最上層の絶縁膜であるＳｉＯ₂ 膜１４ｄ、実効配線１７、および各ダミー配線１９の表面を覆って、第１層目の絶縁膜として一般的な絶縁膜であるシリコン窒化膜（ＳｉＮ膜）３２ａをプラズマＣＶＤ法により約５０ｎｍの膜厚で成膜する。このＳｉＮ膜３２ａは、前述した第ｎ＋１層目のＳｉＣ膜５ａおよび第ｎ＋２層目のＳｉＣＮ膜１４ａと同様に、後述する第ｎ＋３層目のヴィアホール３４を第ｎ＋３層目の層間絶縁膜３２内に形成する際にＳｉＯ₂ 膜１４ｄ、実効配線１７、および各ダミー配線１９がエッチングされるのを防ぐエッチングストッパー膜として機能する。また、ＳｉＮ膜３２ａは、第ｎ＋２層目のＳｉＣＮ膜１４ａと同様に、そのヤング率が約１００ＧＰa と高い。このため、ＳｉＮ膜３２ａは、ＳｉＣ膜５ａおよびＳｉＣＮ膜１４ａと同様に、ヴィアホール３４内に設けられる後述する第ｎ＋３層目のヴィアプラグ３３が、これに接続される後述する第ｎ＋３層目の配線３５を第ｎ＋３層目の層間絶縁膜３２内に埋め込む際のＣＭＰ工程によって位置ずれを起こしたり、あるいは第ｎ＋２層目の実効配線１７から離れたりしないように保持する補強膜としても機能する。

続けて、ＳｉＮ膜３２ａの上に、第２層目の絶縁膜としてフッ素（Ｆ）を添加したＳｉＯ₂ 膜（ＦドープＳｉＯ₂ 膜）３２ｂをプラズマＣＶＤ法等により約９１０ｎｍの膜厚で形成する。このＦドープＳｉＯ₂ 膜３２ｂは一般的な絶縁膜であり、そのヤング率は約３６ＧＰa である。続けて、このＦドープＳｉＯ₂ 膜３２ｂの上に、第３層目の絶縁膜として一般的な絶縁膜であるＳｉＯ₂ 膜３２ｃをプラズマＣＶＤ法により約１００ｎｍの膜厚で形成する。この第ｎ＋３層目のＳｉＯ₂ 膜３２ｃも、前述した第ｎ層目のＳｉＯ₂ 膜３ｂおよび第ｎ＋２層目のＳｉＯ₂ 膜１４ｄと同様に、その比誘電率が約４．０であるとともに、そのヤング率が約５５ＧＰa である。

これまでの工程により、ＳｉＮ膜３２ａ、ＦドープＳｉＯ₂ 膜３２ｂ、およびＳｉＯ₂ 膜３２ｃの互いに膜質や膜種の異なる３層の複合絶縁膜からなる第ｎ＋３層目の層間絶縁膜３２が第ｎ＋２層目の層間絶縁膜１４上に成膜される。すなわち、この第ｎ＋３層目の層間絶縁膜３２は、少なくとも一部が低比誘電率膜３ａ，５ｂ，５ｃ，５ｄ，１４ｂ，１４ｃから構成されている第ｎ層目〜第ｎ＋２層目までの各層間絶縁膜３，５，１４と異なり、全ての層が一般的な絶縁膜により構成されている。

次に、第ｎ＋２層目の実効配線１７の上部に接続される第ｎ＋３層目のヴィアプラグ３３、およびヴィアプラグ３３の上部に接続される第ｎ＋３層目の配線（実効配線）３５を第ｎ＋３層目の層間絶縁膜３２内に設ける。それとともに、第ｎ＋３層目の補強部材（ダミー配線）３７を第ｎ＋３層目の層間絶縁膜３２内に設ける。これら第ｎ＋３層目のヴィアプラグ３３、実効配線３５、およびダミー配線３７は、前述した第ｎ＋１層目および第ｎ＋２層目の各ヴィアプラグ６，１５、各実効配線８，１７、および各ダミー配線１０，１９を形成するのと同様の方法により形成すれば良い。以下、簡潔に説明する。

先ず、第ｎ＋２層目の実効配線１７の上方のヴィアプラグ３３を設ける位置においてＳｉＯ₂ 膜３２ｃおよびＦドープＳｉＯ₂ 膜３２ｂをそれらの膜厚方向に沿ってＳｉＮ膜３２ａの上面が露出するまでＲＩＥ法により除去して、図示しない孔を形成する。続けて、この孔の上方の実効配線３５を設ける位置においてＳｉＯ₂ 膜３２ｃおよびＦドープＳｉＯ₂ 膜３２ｂをそれらの膜厚方向に沿ってＦドープＳｉＯ₂ 膜３２ｂの高さ方向中間部に達するまでＲＩＥ法により除去する。ここでは、ＦドープＳｉＯ₂ 膜３２ｂを、その上面から約４００ｎｍの深さまで除去する。これにより、深さ約５００ｎｍの第ｎ＋３層目の実効配線３５を設けるための配線溝（実効配線溝）３６が、孔の上部に連通してＳｉＯ₂ 膜３２ｃおよびＦドープＳｉＯ₂ 膜３２ｂ内に形成される。

また、実効配線溝３６を形成するのと並行して、実効配線溝３６を囲む複数箇所において、実効配線溝３６と略同じ深さだけＳｉＯ₂ 膜３２ｃおよびＦドープＳｉＯ₂ 膜３２ｂをそれらの膜厚方向に沿ってＲＩＥ法により除去する。これにより、第ｎ＋３層目のダミー配線３７を設けるためのダミー配線溝（補強部材用溝）３８が、実効配線溝３６と略同じ高さで、かつ、実効配線溝３６と略同じ約５００ｎｍの深さでＳｉＯ₂ 膜３２ｃおよびＦドープＳｉＯ₂ 膜３２ｂ内の複数箇所に形成される。

第ｎ＋３層目の各ダミー配線溝３８は、第ｎ＋１層目および第ｎ＋２層目の各ダミー配線溝１１，２０と同様に、実効配線溝３６から少なくとも所定の間隔Ｘ₃ だけ離間されて、かつ、実効配線溝３６を囲んでその周囲に複数個形成される。ここでは、間隔Ｘ₃ を、第ｎ＋１層目の実効配線溝９と各ダミー配線溝１１との間隔Ｘ₁ および第ｎ＋２層目の実効配線溝１８と各ダミー配線溝２０との間隔Ｘ₂ と同様に、約２μｍに設定する。なお、図４においては、複数個のダミー配線溝３８のうち実効配線溝３６の左側に形成された各ダミー配線溝３８のみを図示する。この後、孔の下方のＳｉＮ膜３２ａをＲＩＥ法により除去して第ｎ＋２層目の実効配線１７の上面を露出させる。これにより、第ｎ＋３層目のヴィアプラグ３３を設けるためのヴィアホール３４が、実効配線溝３６の下部に連通してＦドープＳｉＯ₂ 膜３２ｂおよびＳｉＮ膜３２ａ内に形成される。

次に、ヴィアホール３４、実効配線溝３６、および各ダミー配線溝３８のそれぞれの内面、ヴィアホール３４により露出された第ｎ＋２層目の実効配線１７の表面、ならびに第ｎ＋３層目の層間絶縁膜３２の最上層の膜であるＳｉＯ₂ 膜３２ｃの表面等を覆って、図示しない第ｎ＋３層目のバリアメタル層をスパッタリング法により約１５０℃の雰囲気下で全面的に堆積させる。続けて、スパッタリング法および電解めっき法により、第ｎ＋３層目のバリアメタル層が設けられたヴィアホール３４、実効配線溝３６、および各ダミー配線溝３８のそれぞれの内部を満たしつつ、第ｎ＋３層目のＣｕ膜を第ｎ＋３層目のバリアメタル層の表面上に全面的に成膜する。この第ｎ＋３層目のＣｕ膜のヤング率も、前述した第ｎ＋１層目および第ｎ＋２層目のＣｕ膜のヤング率と同様に約１３０ＧＰa である。続けて、第ｎ＋３層目のＣｕ膜に対して、第ｎ＋１層目および第ｎ＋２層目の各Ｃｕ膜と同様の条件下でアニール処理を施す。この後、ヴィアホール３４、実効配線溝３６、および各ダミー配線溝３８のそれぞれの外部に設けられている不要なバリアメタル層およびＣｕ膜をＣＭＰ法により研磨して除去する。これにより、側部および底部をバリアメタル層により覆われたヴィアプラグ３３、実効配線３５、および各ダミー配線３７が第ｎ＋３層目の層間絶縁膜３２内に並行して埋め込み形成される。

このように、第ｎ＋３層目のヴィアプラグ３３、実効配線３５、および各ダミー配線３７は、前述した第ｎ＋１層目および第ｎ＋２層目の各ヴィアプラグ６，１５、各実効配線８，１７、および各ダミー配線１０，１９と異なり、全て低比誘電率膜と接することなく、一般的な絶縁膜３２ａ，３２ｂ，３２ｃ内に位置して設けられている。実効配線３５は、その上部がＳｉＯ₂ 膜３２ｃ内に位置するとともにその下部がＦドープＳｉＯ₂ 膜３２ｂ内に位置して設けられている。また、実効配線３５は、前述した第ｎ＋１層目および第ｎ＋２層目の各実効配線８，１７と同様に、その下部にヴィアプラグ３３が一体に接続されたデュアルダマシン配線として形成されている。ヴィアプラグ３３は、その上部がＦドープＳｉＯ₂ 膜３２ｂ内に位置するとともにその下部がＳｉＮ膜３２ａ内に位置して設けられている。

また、第ｎ＋３層目の各ダミー配線３７は、図４に示すように、実効配線３５およびヴィアプラグ３３から電気的に切断されて設けられている。実際には、各ダミー配線３７は、実効配線３５から少なくとも約２μｍ離間されて、かつ、実効配線３５を囲んでその周囲に複数個に設けられているが、図４においては実効配線３５の左側に設けられた各ダミー配線３７のみを図示する。これら各ダミー配線３７も、実効配線３５と同様に、その上部がＳｉＯ₂ 膜３２ｃ内に位置するとともにその下部がＦドープＳｉＯ₂ 膜３２ｂ内に位置して設けられている。

また、第ｎ＋３層目の実効配線３５は、これと一体に形成されている第ｎ＋３層目のヴィアプラグ３３、このヴィアプラグ３３を介して間接的に接続されている第ｎ＋２層目の実効配線１７およびヴィアプラグ１５、このヴィアプラグ１５を介して間接的に接続されている第ｎ＋１層目の実効配線８およびヴィアプラグ６、ならびに第ｎ層目の実効配線４とともに半導体装置３１の実際の通電経路を構成する。これに対して、第ｎ＋３層目の各ダミー配線３７は、前述した第ｎ＋１層目および第ｎ＋２層目の各ダミー配線１０，１９と同様に、半導体装置３１の実際の通電経路を構成しない。

これまでの工程により、半導体装置３１の第ｎ＋３層目の配線構造が形成される。すなわち、図４に示す多層配線構造を有する、本実施形態の半導体装置３１を得る。なお、第ｎ＋３層目の各ダミー配線３７の大きさや形状、あるいは配置などに関する設定は、前述した第ｎ＋１層目および第ｎ＋２層目の各ダミー配線１０，１９の大きさや形状、あるいは配置などに関する設定と同様である。また、第ｎ＋３層目の層間絶縁膜３２のうちヴィアプラグ３３が形成されているＳｉＮ膜３２ａおよびＦドープＳｉＯ₂ 膜３２ｂのうちそのＳｉＮ膜３２ａとの界面から約５１０ｎｍの高さまでを、まとめて第ｎ＋３層目のヴィア層あるいはプラグ層３９とも称することとする。同様に、第ｎ＋３層目の層間絶縁膜３２のうち実効配線３５およびダミー配線３７が形成されているＳｉＯ₂ 膜３２ｃおよびＦドープＳｉＯ₂ 膜３２ｂのうちそのＳｉＯ₂ 膜３２ｃとの界面から約４００ｎｍの深さまでを、まとめて第ｎ＋３層目の配線層４０とも称することとする。

次に、以上説明した本実施形態に基づいて本発明者らが作成した複数のサンプルについて、表７〜表９を参照しつつ説明する。これら本実施形態に係る各サンプルは、前述した第１実施形態の各サンプルと同様の設定に基づいて作成された。そして、そのような設定に基づいて作成された各サンプルについて、ＣＭＰ法により第ｎ＋３層目の実効配線３５を埋め込み形成した後の第ｎ＋３層目の層間絶縁膜３２の絶縁膜剥離の有無を光学顕微鏡を用いて観察した。これらの第ｎ＋３層目の層間絶縁膜３２に対する観察結果を表７〜表９に示す。

先ず、表７に示すように、第ｎ＋３層目の層間絶縁膜３２においてダミー配線３７の被覆率Ｒが約１１％の場合、各ダミー配線３７の一辺の長さａを約０．６〜０．９μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線３７の一辺の長さａを約０．５μｍまたは約１．０μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線３７の一辺の長さａを約０．４μｍ以下または約１．５μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、表８に示すように、第ｎ＋３層目の層間絶縁膜３２においてダミー配線３７の被覆率Ｒが約２５％の場合、各ダミー配線３７の一辺の長さａを約０．６〜０．９μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線３７の一辺の長さａを約０．５μｍまたは約１．０μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線３７の一辺の長さａを約０．４μｍ以下または約１．５μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、表９に示すように、第ｎ＋３層目の層間絶縁膜３２においてダミー配線３７の被覆率Ｒが約４４％の場合、各ダミー配線３７の一辺の長さａを約０．７〜１．０μｍとすると、ウエハー１の全面で絶縁膜剥離は観察されなかった。また、各ダミー配線３７の一辺の長さａを約０．６μｍとすると、ウエハー１の端部でのみ絶縁膜剥離が観察された。また、各ダミー配線３７の一辺の長さａを約０．５μｍ以下または約１．５μｍ以上とすると、ウエハー１の全面で絶縁膜剥離が観察された。

次に、第ｎ＋３層目の層間絶縁膜３２におけるダミー配線３７の被覆率Ｒが約１１％の場合について、前記式（１）のＳの範囲を求める。このために、第ｎ＋３層目の配線構造を形成している各材料の物性値や膜厚値を前記式（２）〜（４）に代入する。

前述したように、第ｎ＋３層目の層間絶縁膜３２のヴィア層３９は、ヤング率が約１００ＧＰa で膜厚が約５０ｎｍのＳｉＮ膜３２ａと、ヤング率が約３６ＧＰa で総膜厚が約９１０ｎｍのＦドープＳｉＯ₂ 膜３２ｂのうちその下部の膜厚が約５１０ｎｍの部分とからなる２層の積層膜により形成されている。これらの値を前記式（３）および（４）に代入する。すると、第ｎ＋３層目のヴィア層３９の複合ヤング率Ｅ_C は約４１．７１ＧＰa となる。また、ヴィア層３９の総膜厚ｄ_T は約５６０ｎｍとなる。また、第ｎ＋３層目の層間絶縁膜３２の配線層４０は、ヤング率が約３６ＧＰa で総膜厚が約９１０ｎｍのＦドープＳｉＯ₂ 膜３２ｂのうちその上部の膜厚が約４００ｎｍの部分と、ヤング率が約５５ＧＰa で膜厚が約１００ｎｍのＳｉＯ₂ 膜３２ｃとからなる２層の積層膜により形成されている。これらの値を前記式（３）および（４）に代入する。すると、第ｎ＋３層目の配線層４０の複合ヤング率Ｅ_C は約３９．８ＧＰa となる。また、配線層４０の総膜厚ｄ_T は約５００ｎｍとなる。

これらの値と、被覆率Ｒ≒０．１１および第ｎ＋３層目の実効配線３５を形成しているＣｕ膜のヤング率約１３０ＧＰa とを、前記式（２）に代入する。これにより、第ｎ＋３層目の層間絶縁膜３２におけるダミー配線３７の被覆率Ｒが約１１％の場合のＳの範囲について、次の式（１０）の関係が得られる。

この式（１０）と表７に示す絶縁膜剥離の観察結果とを比較することにより、前記式（１）の関係を満たすように各ダミー配線３７のサイズを決めた場合には、ウエハー１の端部以外での絶縁膜剥離不良を抑制できることが分かる。また、具体的な計算は省略するが、被覆率Ｒが約２５％および約４４％の場合についても同様に、前記式（１）の関係を満たすように各ダミー配線３７のサイズを決めた場合には、ウエハー１の端部以外での絶縁膜剥離不良を抑制できることが分かる。

さらに、先に求めた被覆率Ｒが約１１％の場合の各値を前記式（６）に代入する。すると、第ｎ＋３層目の層間絶縁膜３２におけるダミー配線３７の被覆率Ｒが約１１％の場合のＳの範囲について、次の式（１１）の関係が得られる。

この式（１１）と表７に示す絶縁膜剥離の観察結果とを比較することにより、前記式（６）の関係を満たすように各ダミー配線３７のサイズを決めた場合には、ウエハー１の全面での絶縁膜剥離不良を抑制できることが分かる。また、具体的な計算は省略するが、被覆率Ｒが約２５％および約４４％の場合についても同様に、前記式（６）の関係を満たすように各ダミー配線３７のサイズを決めた場合には、ウエハー１の全面での絶縁膜剥離不良を抑制できることが分かる。

以上説明したように、この第２実施形態によれば、低比誘電率膜により層間絶縁膜を形成した配線構造上にさらに配線構造を積層した多層配線構造において、ダメージや変位の累積により絶縁膜剥離不良の生じ易い上層の層間絶縁膜がたとえ一般的な絶縁膜で形成された場合においても、前述した第１実施形態と同様の効果を得ることができる。また、第ｎ＋１層目、第ｎ＋２層目、および第ｎ＋３層目のそれぞれの配線層１３，２２，４０を構成する絶縁膜５ｃ，５ｄ，１４ｃ，１４ｄ，３２ｂ，３２ｃが、第ｎ＋１層目、第ｎ＋２層目、および第ｎ＋３層目の各層間絶縁膜５，１４，３２ごとに異なる３層以上の多層配線構造を有する本実施形態の半導体装置３１においても、それら各配線層１３，２２，４０ごとに前記式（１）を満たすサイズを有するダミー配線１０，１９，３７を各実効配線８，１７，３５の周囲に配設することによって、各配線層１３，２２，４０ごとのＣＭＰ工程における絶縁膜剥離不良が効率良く抑制されており、歩留まりが向上されている。

したがって、本実施形態の半導体装置３１は、より多層の配線構造を有しているにも拘わらず、その品質、性能、および信頼性が高く、かつ、生産効率も高い。ひいては、本実施形態の半導体装置１は、製造コストも抑制されており、コストパフォーマンスが向上している。特に、前記式（６）の関係を満たすサイズを有するダミー配線１０，１９，３７を配設した場合には、それらの効果が一層高められている。

（第３の実施の形態）
次に、本発明に係る第３実施形態について図５を参照しつつ説明する。なお、前述した第１および第２の各実施形態と同一部分には同一符号を付して、それらの詳しい説明を省略する。

本実施形態においては、前述した第ｎ＋１層目〜第ｎ＋３層目までの各ダミー配線１０，１９，３７の形状のバリエーションについて簡潔に説明する。

第１および第２の各実施形態においては、第ｎ＋１層目〜第ｎ＋３層目までの各ダミー配線１０，１９，３７を一辺の長さがａの正方形状に形成する設定とした。しかし、それら各ダミー配線１０，１９，３７の形状は、正方形状には限定されない。

例えば、図５（ａ）に示すように、各ダミー配線１０，１９，３７は、それらの平面視における形状が長方形状に形成されても構わない。また、図５（ｂ）に示すように、各ダミー配線１０，１９，３７は、十字形状に形成されても構わない。また、図５（ｃ）に示すように、各ダミー配線１０，１９，３７は、それらの平面視における形状がＬ字形状あるいは鍵形状と称される形状に形成されても構わない。また、図５（ｄ）に示すように、各ダミー配線１０，１９，３７は、それらの平面視における形状がＴ字形状に形成されても構わない。また、図５（ｅ）に示すように、各ダミー配線１０，１９，３７は、それらの平面視における形状が網目形状、櫛形状、柵形状、あるいはフェンス形状と称される形状に形成されても構わない。

なお、前述したように、各ダミー配線１０，１９，３７の周囲長は、それらが設けられている各層間絶縁膜５，１４，３２（絶縁膜５ｄ，１４ｄ，３２ｃ）の上面と、この上面への各ダミー配線１０，１９，３７の露出面との界面の長さの総和で定義される。したがって、例えば各ダミー配線１０，１９，３７を図５（ｅ）に示す網目形状に形成した場合、各ダミー配線１０，１９，３７周囲長には、各ダミー配線１０，１９，３７の外周部と各層間絶縁膜５，１４，３２との界面の長さのみならず、各ダミー配線１０，１９，３７の内周部と各ダミー配線１０，１９，３７の内側に閉じ込められた各層間絶縁膜５，１４，３２との界面の長さも含まれる。

以上説明したように、この第３実施形態によっても、前述した第１および第２の各実施形態と同様の効果を得ることができる。また、この第３実施形態によれば、各ダミー配線１０，１９，３７の形状を、各実効配線８，１７，３５の形状や配設パターンなどに応じて自由に設計することが出来るので、半導体装置全体の設計の自由度を高めることが出来る。当然、各ダミー配線１０，１９，３７の形状は、各層ごと、あるいは同一層内で複数の領域に分割されて設定された各ダミーパターン形成領域ごとに異なる形状に形成して構わないのはもちろんである。

さらには、図示を伴う具体的かつ詳細な説明は省略するが、各ダミー配線１０，１９，３７の下部には、柱形状あるいはフェンス形状（溝状）のダミーヴィアプラグが接続されていても構わない。そして、これら各ダミーヴィアプラグの少なくとも一部が、前述した第ｎ＋１層目〜第ｎ＋３層目までの各ヴィアプラグ６，１５，３３と同様に、補強層として機能する第ｎ＋１層目のＳｉＣ膜５ａ、第ｎ＋２層目のＳｉＣＮ膜１４ａ、あるいは第ｎ＋３層目のＳｉＮ膜３２ａに接する構成とするとなお良い。このような構成とすることにより、各配線層１３，２２，４０ごとのＣＭＰ工程における絶縁膜剥離不良をさらに効率良く抑制することができる。

なお、本発明に係る半導体装置は、前述した第１〜第３の各実施形態には制約されない。本発明の趣旨を逸脱しない範囲で、それらの構成、あるいは製造工程などの一部を種々様々な設定に変更したり、あるいは各種設定を適宜、適当に組み合わせて用いたりして実施することができる。

例えば、第ｎ＋１層目の層間絶縁膜５を形成する絶縁膜は、前述したＳｉＣ膜５ａ、ポリメチルシロキサン膜５ｂ、ポーラスＳｉＯ₂ 膜５ｃ、およびＳｉＯＣ膜５ｄには限定されない。層間絶縁膜５は、例えばフッ素（Ｆ）添加ＳｉＯ₂ 膜、有機絶縁膜、ハイドロジェンシルセスキオキサン膜、高分子膜、Ｆドープアモルファスカーボン膜、あるいはそれらのうちの少なくとも２種類の膜を積層した積層膜を用いて形成しても構わない。また、第ｎ＋１層目の層間絶縁膜５は、必ずしも前述したように互いに膜種の異なる４種類の絶縁膜５ａ，５ｂ，５ｃ，５ｄを用いた４層構造に形成する必要は無い。例えば、第ｎ＋１層目の層間絶縁膜５は、その４層の絶縁膜５ａ，５ｂ，５ｃ，５ｄのうちの２層以上を１種類の絶縁膜を用いて形成しても構わない。あるいは、第ｎ＋１層目の層間絶縁膜５は、その４層の絶縁膜５ａ，５ｂ，５ｃ，５ｄのうちの少なくとも１層を、さらに互いに膜種の異なる２種類以上の絶縁膜を含む積層膜により形成しても構わない。

同様に、第ｎ＋２層目の層間絶縁膜１４も、必ずしも前述したように互いに膜種の異なるＳｉＣＮ膜１４ａ、ＳｉＯＣ膜１４ｂ、ポーラスＳｉＯ₂ 膜１４ｃ、およびＳｉＯ₂ 膜１４ｄを用いた４層構造に形成する必要は無い。第ｎ＋２層目の層間絶縁膜１４も、第ｎ＋１層目の層間絶縁膜５と同様に、その４層の絶縁膜１４ａ，１４ｂ，１４ｃ，１４ｄのうちの２層以上を１種類の絶縁膜を用いて形成しても構わない。あるいは、第ｎ＋２層目の層間絶縁膜１４は、その４層の絶縁膜１４ａ，１４ｂ，１４ｃ，１４ｄのうちの少なくとも１層を、さらに互いに膜種の異なる２種類以上の絶縁膜を含む積層膜により形成しても構わない。

また、第ｎ＋２層目の層間絶縁膜１４を構成する４層の絶縁膜１４ａ，１４ｂ，１４ｃ，１４ｄのうち、例えば第１層目の絶縁膜は必ずしも前述したＳｉＣＮ膜１４ａを用いて形成される必要は無い。第ｎ＋２層目の層間絶縁膜１４の第１層目の絶縁膜は、例えばプラズマＣＶＤ法で形成されるシリコン窒化膜（ＳｉＮ膜）を用いて形成されても構わない。また、第ｎ＋２層目の層間絶縁膜１４を構成する４層の絶縁膜１４ａ，１４ｂ，１４ｃ，１４ｄのうち、例えば第３層目の絶縁膜も必ずしも前述したポーラスＳｉＯ₂ 膜１４ｃを用いて形成される必要は無い。第ｎ＋２層目の層間絶縁膜１４の第３層目の絶縁膜は、例えばポリメチルシロキサン膜を用いて形成されても構わない。

さらに、エッチングストッパー膜としてのみならず、補強層としても機能する第ｎ＋１層目のＳｉＣ膜５ａ、第ｎ＋２層目のＳｉＣＮ膜１４ａ、および第ｎ＋３層目のＳｉＮ膜３２ａは、必ずしも各層の第１層目（最下層）である各ヴィア層１２，２１，３９の下層側に形成される必要は無い。これら各膜５ａ，１４ａ，３２ａは、例えば各層のヴィア層１２，２１，３９の最上層に形成されても構わない。すなわち、各膜５ａ，１４ａ，３２ａは、バリアメタル膜を介して各層のヴィアプラグ６，１５，３３の上部と接する位置に形成されても構わない。換言すれば、各膜５ａ，１４ａ，３２ａは、バリアメタル膜を介して各層の実効配線８，１７，３５の下面と接する位置に形成されても構わない。このような位置に形成された場合でも、各膜５ａ，１４ａ，３２ａは、前述した第１および第２の各実施形態と同様に補強層として機能することができる。

第１実施形態に係る半導体装置を示す断面図。図１に示す半導体装置を上方から臨んで示す平面図。図１に示す半導体装置が備えるダミー配線を上方から臨んで示す平面図。第２実施形態に係る半導体装置を示す断面図。第３実施形態に係るダミー配線を上方から臨んで示す平面図。

符号の説明

１，３１…半導体装置、２…シリコン基板（半導体基板）、３…第ｎ層目の層間絶縁膜、３ａ…ポーラスＳｉＯ₂ 膜（低比誘電率膜、配線が設けられている層の絶縁膜）、３ｂ…ＳｉＯ₂ 膜（配線が設けられている層の絶縁膜）、４…第ｎ層目の実効配線、５…第ｎ＋１層目の層間絶縁膜、５ａ…ＳｉＣ膜（プラグが設けられている層の絶縁膜）、５ｂ…ポリメチルシロキサン膜（低比誘電率膜、プラグが設けられている層の絶縁膜）、５ｃ…ポーラスＳｉＯ₂ 膜（低比誘電率膜、配線が設けられている層の絶縁膜）、５ｄ…ＳｉＯＣ膜（低比誘電率膜、配線が設けられている層の絶縁膜）、６…第ｎ＋１層目のヴィアプラグ、８…第ｎ＋１層目の実効配線、１０…第ｎ＋１層目のダミー配線（補強部材）、１２，２１，３９…ヴィア層（プラグが設けられている層）、１３，２２，４０…配線層（配線が設けられている層）、１４…第ｎ＋２層目の層間絶縁膜、１４ａ…ＳｉＣＮ膜（プラグが設けられている層の絶縁膜）、１４ｂ…ＳｉＯＣ膜（低比誘電率膜、プラグが設けられている層の絶縁膜）、１４ｃ…ポーラスＳｉＯ₂ 膜（低比誘電率膜、配線が設けられている層の絶縁膜）、１４ｄ…ＳｉＯ₂ 膜（配線が設けられている層の絶縁膜）、１５…第ｎ＋２層目のヴィアプラグ、１７…第ｎ＋２層目の実効配線、１９…第ｎ＋２層目のダミー配線（補強部材）、３２…第ｎ＋３層目の層間絶縁膜、３２ａ…ＳｉＮ膜（プラグが設けられている層の絶縁膜）、３２ｂ…ＦドープＳｉＯ₂ 膜（プラグが設けられている層の絶縁膜、配線が設けられている層の絶縁膜）、３２ｃ…ＳｉＯ₂ 膜（配線が設けられている層の絶縁膜）、３３…第ｎ＋３層目のヴィアプラグ、３５…第ｎ＋３層目の実効配線、３７…第ｎ＋３層目のダミー配線（補強部材）

Claims

基板上に積層されて設けられているとともにそれぞれの少なくとも一部が比誘電率が３．４以下である低比誘電率膜からなる少なくとも２層の層間絶縁膜と、
少なくとも一部が前記低比誘電率膜内に位置して前記各層間絶縁膜内に少なくとも１本ずつ設けられた複数本の配線と、
これら各配線の下部に接続されて前記各層間絶縁膜内に少なくとも１個ずつ設けられた複数個のプラグと、
少なくとも一部が前記低比誘電率膜内に位置しているとともに、前記各配線および前記各プラグから電気的に切断されており、かつ、前記各配線から所定の間隔だけ離間されて前記各層間絶縁膜内に少なくとも１つずつ設けられた複数個の補強部材と、
を具備するとともに、
前記各補強部材について前記各層間絶縁膜の上面に露出している部分の面積を前記各層間絶縁膜の上面に露出している部分のうち前記各層間絶縁膜に接している部分の長さで割った値をＳとし、
前記各層間絶縁膜のうち前記各プラグが設けられている層のヤング率をＥ_P とし、
前記各層間絶縁膜のうち前記各配線が設けられている層のヤング率をＥ_W とし、
前記各配線のヤング率をＥ_M とし、
前記各層間絶縁膜のうち前記各プラグが設けられている層の膜厚をｄ_P とし、
前記各層間絶縁膜のうち前記各配線が設けられている層の膜厚をｄ_W とし、
さらに前記各層間絶縁膜の前記各補強部材が配置される領域内の単位領域当たりの前記各補強部材による被覆率をＲとして、
前記Ｓ、前記Ｅ_P 、前記Ｅ_W 、前記Ｅ_M 、前記ｄ_P 、前記ｄ_W 、および前記Ｒが前記各層間絶縁膜ごとに次の式

に示す関係を満たすことを特徴とする半導体装置。
前記Ｓ、前記Ｅ_P 、前記Ｅ_W 、前記Ｅ_M 、前記ｄ_P 、前記ｄ_W 、および前記Ｒが前記各層間絶縁膜ごとに次の式

に示す関係を満たすことを特徴とする請求項１に記載の半導体装置。
前記各層間絶縁膜の前記各プラグが設けられている層および前記各配線が設けられている層のうちの少なくとも一つの層が少なくとも２層の絶縁膜の積層膜からなるとともに、
この積層膜のうち上または下からｉ番目の絶縁膜のヤング率をＥ_i とし、
前記ｉ番目の絶縁膜の膜厚をｄ_i とし、
前記積層膜全体のヤング率である複合ヤング率をＥ_C とし、
さらに前記積層膜全体の膜厚である総膜厚をｄ_T として、
前記Ｅ_i 、前記ｄ_i 、前記Ｅ_C 、および前記ｄ_T が次の式

に示す関係を満たし、かつ、前記各プラグが設けられている層のヤング率Ｅ_P および前記各配線が設けられている層のヤング率Ｅ_W のうち前記積層膜からなる層全体のヤング率を前記複合ヤング率Ｅ_C とし、前記各プラグが設けられている層の膜厚ｄ_P および前記各配線が設けられている層の膜厚ｄ_W のうち前記積層膜からなる層全体の膜厚を前記総膜厚ｄ_T とすることを特徴とする請求項１または２に記載の半導体装置。
前記各層間絶縁膜のうち少なくとも１つの層の前記被覆率Ｒが他の層の前記被覆率Ｒと異なっていることを特徴とする請求項１〜３のうちのいずれかに記載の半導体装置。
前記各層間絶縁膜のうち少なくとも１つの層の前記補強部材の形状が他の層の前記補強部材の形状と異なっていることを特徴とする請求項１〜４のうちのいずれかに記載の半導体装置。