JP5251153B2 - 半導体装置 - Google Patents

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Description

本発明は、半導体装置に係り、特にビアにより接続された配線を有する半導体装置に関する。
半導体装置の配線材料としては、従来のアルミニウムに代えて、低抵抗でエレクトロマイグレーション耐性の高い銅が用いられるようになってきている。銅を配線材料に用いた多層配線構造においては、上層配線と下層配線とは、上層配線に一体的に形成されたビアにより接続されるのが一般的である。
かかる銅配線においては、配線を構成する銅膜と配線を埋め込む層間絶縁膜との熱膨張係数の違いにより、層間絶縁膜からの応力が配線のビアに作用する。また、配線本体からもビアに応力が作用し、配線幅が広くなるほどビアに作用する応力は大きくなる。こうして、層間絶縁膜等から作用する応力によりビア内部において応力が発生する。ビア内部に応力が発生すると、ビアを構成する銅原子が移動し、ビアの底にボイドが発生する。この現象は、ストレスマイグレーションとして広く知られており、配線の信頼性を劣化させる一因となっている。
図２１は、銅配線のビアに発生したボイドを示す断面図である。
半導体基板（図示せず）上に形成された下層の銅配線１００上には、層間絶縁膜１０２が形成されている。層間絶縁膜１０２には、銅配線１００に達するビアホール１０４が形成されている。
層間絶縁膜１０２上には、上層の銅配線１０６が形成されている。銅配線１０６は、ビアホール１０４に埋め込まれたビア１０８を一体的に有している。
ビア１０８の底には、ビア１０８内部の応力により銅原子が移動した結果、図中破線の円で示すようにボイド１１０が生じている。
ところで、銅配線は、幅広配線部と、幅広配線部よりも幅が狭く、幅広配線部の延在方向に沿って幅広配線部の端部から突出した凸状配線部とを有するように構成されることがある。
図２２は、凸状配線部を有する銅配線を示す平面図である。
図示するように、上層の銅配線１１２は、幅広配線部１１２ａと、幅広配線部１１２ａよりも幅が狭く、幅広配線部１１２ａの延在方向に沿って幅広配線部１１２ａの端部から突出した凸状配線部１１２ｂとを有している。
凸状配線部１１２ｂの端部には、銅配線１１２の下の層間絶縁膜（図示せず）に埋め込まれたビア１１４が一体的に形成されている。上層の銅配線１１２は、ビア１１４を介して、下層の銅配線１１６に接続されている。
特開２００４−２０７３５３号公報 特開２００４−２９６６４４号公報 T. Suzuki et al., "Stress migration phenomenon in narrow copper interconnects", Journal of Applied Physics, Volume 101, Number 4, 044513, February 15, 2007
しかしながら、従来、凸状配線部に形成されたビアにストレスマイグレーションによる不良が発生するのを確実に低減することは困難であった。凸状配線部においては、幅広配線部からの応力がビアに集中し、ストレスマイグレーションが容易に発生することが明らかになっている。なお、凸状配線部に形成されたビア内部の応力については、例えば非特許文献１において報告されている。
本発明の目的は、配線の幅広配線部から突出した凸状配線部に形成されたビアについて、ストレスマイグレーション耐性を向上し得る半導体装置を提供することにある。
本発明の一観点によれば、第１の実配線と、前記第１の実配線に接続されたビアと、前記ビアに接続された第２の実配線と、前記ビアと１００ｎｍ以下の距離に隣接して配置され、前記ビアと同層に形成されたダミービアとを有し、前記第１の実配線は、第１の幅広配線部と、前記第１の幅広配線部よりも幅が狭く、前記第１の幅広配線部から突出した第１の凸状配線部とを有し、前記ビアは、前記第１の凸状配線部に接続されていることを特徴とする半導体装置が提供される。
また、本発明の他の観点によれば、第１の幅広配線部と、前記第１の幅広配線部よりも幅が狭く、前記第１の幅広配線部から突出した第１の凸状配線部とを有する第１の実配線と、前記第１の実配線とは異なる層に形成され、第２の幅広配線部と、前記第２の幅広配線部よりも幅が狭く、前記第２の幅広配線部から突出した第２の凸状配線部とを有する第２の実配線と、前記第１の凸状配線部と前記第２の凸状配線部とを電気的に接続するビアと、前記ビアと同層に形成され、前記第１の凸状配線部に電気的に接続された第１のダミービアと、前記ビアと同層に形成され、前記第２の凸状配線部に電気的に接続された第２のダミービアとを有する半導体装置が提供される。
本発明によれば、第１の実配線と、第１の実配線の上方に形成され、第１の実配線に接続されたビアを有する第２の実配線とを有する配線構造において、ビアと同層に形成された複数のダミービアがビアに隣接して配置されているので、ビア内部に発生する応力を低減することができる。
銅配線の幅広配線部から突出した凸状配線部に形成されたビア内部の平均応力と不良率との関係について図１及び図２を用いて説明する。
本願発明者は、幅広配線部から突出した凸状配線部に形成されたビア内部の平均応力について、シミュレーションによる計算を行った。
シミュレーションを行った配線構造について図１を用いて説明する。図１（ａ）はシミュレーションを行った配線構造を示す平面図、図１（ｂ）は図１（ａ）のＡ−Ａ′線断面図である。
図示するように、シリコン基板１１８上には、層間絶縁膜１２０が形成されている。層間絶縁膜１２０には、配線溝１２２が形成されている。
配線溝１２２内には、下層の第１の配線１２４が埋め込まれている。第１の配線１２４は、図１（ａ）に示すように、幅広配線部１２４ａと、幅広配線部１２４ａよりも幅が狭く、幅広配線部１２４ａの延在方向（紙面横方向）に沿って幅広配線部１２４ａの端部から突出した凸状配線部１２４ｂとを有している。
第１の配線１２４が埋め込まれた層間絶縁膜１２０上には、層間絶縁膜１２６が形成されている。また、層間絶縁膜１２６上には、層間絶縁膜１２８が形成されている。
層間絶縁膜１２６には、第１の配線１２４の凸状配線部１２４ｂに達するビアホール１３０が形成されている。また、層間絶縁膜１２８には、ビアホール１３０に接続された配線溝１３２が形成されている。
配線溝１３２内には、上層の第２の配線１３４が埋め込まれている。第２の配線１３４は、図１（ａ）に示すように、幅広配線部１３４ａと、幅広配線部１３４ａよりも幅が狭く、幅広配線部１３４ａの延在方向（紙面横方向）に沿って幅広配線部１３４ａの端部から突出した凸状配線部１３４ｂとを有している。また、第２の配線１３４は、凸状配線部１３４ｂの端部に、ビアホール１３０内に埋め込まれたビア１３６を一体的に有している。
第２の配線１３４の凸状配線部１３４ｂ側の端部と第１の配線１２４の凸状配線部１２４ｂ側の端部とは互いに対向しており、凸状配線部１３４ｂの端部と凸状配線部１２４ｂの端部とが重なり合っている。第２の配線１３４の凸状配線部１３４ｂのビア１３６は、第１の配線１２４の凸状配線部１２４ｂに接続されている。
シミュレーションでは、ビア１３６が埋め込まれた層間絶縁膜１２６として膜応力が異なる３種類の絶縁膜“Ａ”、“Ｂ”、及び“Ｃ”に設定した場合について、それぞれビア１３６内部に発生する応力を計算した。“Ａ”、“Ｂ”、及び“Ｃ”の膜応力は、それぞれ４０ＭＰａ、７５ＭＰａ、及び１３６ＭＰａである。また、凸状配線部１２４ｂ、１３４ｂの長手方向をＸ方向、幅方向をＹ方向、基板面に垂直な方向をＺ方向として、Ｘ方向、Ｙ方向及びＺ方向のそれぞれについてビア１３６内部の平均応力を計算した。
図２には、ビア１３６内部の平均応力のシミュレーションによる計算結果を棒グラフで示している。図２に示す結果から明らかなように、ビア１３６が埋め込まれた層間絶縁膜１２６の膜応力によってＺ方向の応力が特に大きく異なっていることが分かる。このようなＺ方向の応力がストレスマイグレーションを主として引き起こしていると考えられる。なお、Ｘ方向及びＹ方向の応力もストレスマイグレーションに影響を及ぼすと考えられるが、これらＸ方向及びＹ方向の応力の影響は、Ｚ方向の応力の影響よりも小さいと考えられる。
また、本願発明者は、凸状配線部に形成されたビアを有する配線構造を作製し、ストレスマイグレーション試験を行った。図２には、ストレスマイグレーション試験の結果を折れ線グラフで示している。ストレスマイグレーション試験では、作製した配線構造に対して２００℃、５００時間の熱処理を行い、熱処理後の抵抗値が熱処理前の初期値から５０％以上増加したものを不良としてカウントした。
図２に示す応力の計算結果とストレスマイグレーション試験の結果とを対比すると、ビア内部の応力が大きくなるほど不良率が増加していることが分かる。
一般的に、配線のビアが埋め込まれる層間絶縁膜としては、プラズマＣＶＤ法により成膜されるＳｉＯＣ膜、ＳｉＣ膜、シリコン酸化膜が用いられている。また、スピンコート法により成膜されるＳｉＯＣ膜も用いられている。これらの絶縁膜は、いずれも膜応力が大きく、ビア内部に大きな応力を発生させる一因となっている。
他方、配線形成プロセスにおいては、配線に大きな圧力が加えられるＣＭＰ工程等で配線を破壊から保護する必要がある。上記のような層間絶縁膜は、機械的強度が強く、ＣＭＰ工程等で配線を破壊から保護する機能を果たしている。一般的に、絶縁膜の膜応力と機械的強度との間には相関関係があり、絶縁膜は、膜応力が大きいほど機械的強度も強くなっている。
このため、ビアが埋め込まれる層間絶縁膜として膜応力の小さい絶縁膜を用いた場合、ストレスマイグレーションを引き起こして不良率の増加の一因となるビア内部の応力を低減することができたとしても、層間絶縁膜の機械的強度も弱くなってしまう。したがって、この場合には、層間絶縁膜が、ＣＭＰ工程等で配線を破壊から保護する機能を果たすことが困難となる。
本発明では、実配線の幅広配線部から突出した凸状配線部に形成されたビアに隣接してダミービアを配置することにより、ビアが埋め込まれた層間絶縁膜から凸状配線部のビアに作用する応力を緩和する。また、幅広配線部から凸状配線部のビアに作用する応力を緩和する。これにより、凸状配線部に形成されたビアについて、ビア内部に発生する応力を低減し、ストレスマイグレーション耐性を向上する。ここでビアとは、第１の配線と、第１の配線と異なる層に形成された第２の配線とを接続し、第１の配線から第２の配線へ向けて電流の経路となるものをいう。一方、ダミービアとは、第１の配線と第２の配線の何れとも接続されず、電位的にフローティング状態のものか、もしくは第１の配線と第２の配線のいずれか一方と接続され、電位的にはフローティングでないが、第１の配線から第２の配線への電流経路とならないものをいう。
［第１実施形態］
本発明の第１実施形態による半導体装置について図３及び図４を用いて説明する。図３は本実施形態による半導体装置の構造を示す平面図、図４（ａ）は図３のＡ−Ａ′線断面図、図４（ｂ）は図３のＢ−Ｂ′線断面図である。
半導体基板１０上には、層間絶縁膜１２が形成されている。層間絶縁膜１２には、実配線を埋め込むための配線溝１４と、ダミー配線を埋め込むための配線溝１６ａ、１６ｂ、１６ｃとが形成されている。なお、半導体基板上には、図示しないトランジスタ等の素子や配線が形成されている。
配線溝１４内には、実配線である第１の配線１８が埋め込まれている。また、配線溝１６ａ、１６ｂ、１６ｃ内には、ダミー配線２０ａ、２０ｂ、２０ｃがそれぞれ埋め込まれている。こうして、第１の配線１８と同層に、ダミー配線２０ａ、２０ｂ、２０ｃが形成されている。第１の配線１８及びダミー配線２０ａ、２０ｂ、２０ｃは、銅を有する配線材料により構成されている。本明細書において銅を有する配線材料とは、銅にアルミニウムやシリコンなど、他の元素を添加したものも含む意味で用いられる。
第１の配線１８は、図３に示すように、幅広配線部１８ａと、幅広配線部１８ａよりも幅が狭く、幅広配線部１８ａの延在方向（紙面横方向）に沿って幅広配線部１８ａの端部から突出した凸状配線部１８ｂとを有している。
第１の配線１８及びダミー配線２０ａ、２０ｂ、２０ｃが埋め込まれた層間絶縁膜１２上には、層間絶縁膜２２が形成されている。また、層間絶縁膜２２上には、層間絶縁膜２４が形成されている。
層間絶縁膜２２には、第１の配線１８の凸状配線部１８ｂに達するビアホール２６が形成されている。また、層間絶縁膜２２には、ダミー配線２０ａ、２０ｂ、２０ｃにそれぞれ達するビアホール２８ａ、２８ｂ、２８ｃが形成されている。また、層間絶縁膜２２には、凸状配線部１８ｂのビアホール２６よりも幅広配線部１８ａ側の部分に達するビアホール２８ｄが形成されている。
層間絶縁膜２４には、凸状配線部１８ｂに達するビアホール２６及びダミー配線２０ｃに達するビアホール２８ｃに接続され、実配線を埋め込むための配線溝３０が形成されている。また、層間絶縁膜２４には、ダミー配線２０ａ、２０ｂに達するビアホール２８ａ、２８ｂにそれぞれ接続され、ダミー配線を埋め込むための配線溝３２ａ、３２ｂが形成されている。また、層間絶縁膜２４には、凸状配線部１８ｂに達するビアホール２８ｄに接続され、ダミー配線を埋め込むための配線溝３２ｄが形成されている。
配線溝３０内には、実配線である第２の配線３４が埋め込まれている。また、配線溝３２ａ、３２ｂ、３２ｄには、ダミー配線３６ａ、３６ｂ、３６ｄがそれぞれ埋め込まれている。第２の配線３４及びダミー配線３６ａ、３６ｂ、３６ｄは、銅を有する配線材料により構成されている。
第２の配線３４は、図３に示すように、幅広配線部３４ａと、幅広配線部３４ａよりも幅が狭く、幅広配線部３４ａの延在方向（紙面横方向）に沿って幅広配線部３４ａの端部から突出した凸状配線部３４ｂとを有している。また、第２の配線３４は、凸状配線部３４ｂの端部に、ビアホール２６内に埋め込まれたビア３８を一体的に有している。ビア３８は、第１の配線１８の凸状配線部１８ｂに接続されている。こうして、第２の配線３４は、このビア３８を介して第１の配線１８に接続されている。
ダミー配線３６ａ、３６ｂは、それぞれビアホール２８ａ、２８ｂ内に埋め込まれたダミービア４０ａ、４０ｂを一体的に有している。ダミービア４０ａ、４０ｂは、それぞれダミー配線２０ａ、２０ｂに接続されている。
また、第２の配線３４は、幅広配線部３４ａの凸状配線部３４ｂが突出する部分の近傍に、ビアホール２８ｃ内に埋め込まれたダミービア４０ｃを一体的に有している。ダミービア４０ｃは、ダミー配線２０ｃに接続されている。
また、ダミー配線３６ｄは、ビアホール２８ｄ内に埋め込まれたダミービア４０ｄを一体的に有している。ダミービア４０ｄは、第１の配線１８の凸状配線部１８ｂに接続されている。
こうして、第２の配線３４と同層に、ダミー配線３６ａ、３６ｂ、３６ｄが形成されている。また、ビア３８と同層に、ダミービア４０ａ、４０ｂ、４０ｃ、４０ｄが形成されている。
第２の配線３４及びダミー配線３６ａ、３６ｂ、３６ｄが埋め込まれた層間絶縁膜２４上には、半導体装置の設計に応じた配線構造（図示せず）が形成されている。
図３に示すように、第１の配線１８と第２の配線３４とは、互いに同一方向に沿って延在するように形成されている。第１の配線１８の凸状配線部１８ｂ側端部と第２の配線３４の凸状配線部３４ｂ側端部とは互いに対向しており、凸状配線部１８ｂの端部と凸状配線部３４ｂの端部とが重なり合っている。この凸状配線部１８ｂの端部と凸状配線部３４ｂの端部とが重なり合う領域に、第２の配線３４のビア３８が形成されている。ビア３８は、第１の配線１８の凸状配線部１８ｂに接続されている。
ダミー配線２０ａ、ダミー配線３６ａ及びダミービア４０ａは、ビア３８に対して、凸状配線部３４ｂの幅方向に沿った方向、すなわち第２の配線３４の幅方向に沿った方向の一方の側に形成されている。また、これらは、幅広配線部３４ａの幅の内側に形成されている。ダミービア４０ａは、ビア３８を通過する第２の配線３４の幅方向に沿った直線（Ｂ−Ｂ′線）上の位置に配置されている。
また、ダミー配線２０ｂ、ダミー配線３６ｂ及びダミービア４０ｂは、ビア３８に対して、凸状配線部３４ｂの幅方向に沿った方向、すなわち第２の配線３４の幅方向に沿った方向の他方の側に形成されている。また、これらは、幅広配線部３４ａの幅の内側に形成されている。ダミービア４０ｂは、ビア３８を通過する第２の配線３４の幅方向に沿った直線（Ｂ−Ｂ′線）上の位置に配置されている。
また、ダミー配線２０ｃ及びダミービア４０ｃは、ビア３８に対して、凸状配線部３４ｂの突出方向に沿った方向、すなわち第２の配線３４の延在方向に沿った方向の第２の配線３４側に形成されている。ダミービア４０ｃは、ビア３８を通過する第２の配線３４の延在方向に沿った直線（Ａ−Ａ′線）上の位置に配置されている。
また、ダミー配線３６ｄ及びダミービア４０ｄは、ビア３８に対して、凸状配線部３４ｂの突出方向に沿った方向、すなわち第２の配線３４の延在方向に沿った方向の第１の配線１８側に形成されている。ダミービア４０ｄは、ビア３８を通過する第２の配線３４の延在方向に沿った直線（Ａ−Ａ′線）上の位置に配置されている。
こうして、凸状配線部３４ｂに一体的に形成され、第２の配線３４を第１の配線１８に接続するビア３８の周囲に、ビア３８に隣接してダミービア４０ａ、４０ｂ、４０ｃ、４０ｄが配置されている。
このように、本実施形態による半導体装置は、第２の配線３４の凸状配線部３４ｂに一体的に形成され、第２の配線３４を第１の配線１８に接続するビア３８の周囲に、ビア３８に隣接してダミービア４０ａ、４０ｂ、４０ｃ、４０ｄが配置されていることに主たる特徴がある。
本実施形態による半導体装置では、ビア３８に隣接して配置されたダミービア４０ａ、４０ｂ、４０ｃ、４０ｄにより、ビア３８が埋め込まれた層間絶縁膜２２からビア３８に作用する応力が緩和される。また、ダミービア４０ａ、４０ｂ、４０ｃ、４０ｄにより、第２の配線３４の幅広配線部３４ａから凸状配線部３４ｂを介してビア３８に作用する応力が緩和される。これにより、ビア３８内部に発生する応力を低減することができる。したがって、本実施形態によれば、第２の配線３４の凸状配線部３４ｂに形成されたビア３８のストレスマイグレーション耐性を向上することができる。本実施形態では、ビアとダミービアとの距離は７０ｎｍとした。ビアとダミービアとの距離は、ビアに加わる応力を緩和させる目的から、１００ｎｍ以下であることが好ましい。また、フォトリソグラフィー技術の分解能や、ビアとダミービアとの間に生じる寄生容量の観点から、５０ｎｍ以上とすることが望ましい。
（変形例（その１））
本実施形態の変形例（その１）による半導体装置について図５を用いて説明する。図５は本変形例による半導体装置の構造を示す平面図である。
本変形例による半導体装置は、ダミービア４０ａ、４０ｂ、４０ｃ、４０ｄのうち、ダミービア４０ｃを配置せずに、３個のダミービア４０ａ、４０ｂ、４０ｄのみを配置したものである。
図５に示すように、ダミービア４０ａ、４０ｂ、４０ｄが上記図３に示す場合と同様に配置されているのに対して、ダミービア４０ｃは配置されていない。これに伴い、ダミービア４０ｃが接続されていたダミー配線２０ｃも配置されていない。
このように、凸状配線部３４ｂに形成されたビア３８に隣接して３個のダミービア４０ａ、４０ｂ、４０ｄを配置するようにしてもよい。
（変形例（その２））
本実施形態の変形例（その２）による半導体装置について図６を用いて説明する。図６は本変形例による半導体装置の構造を示す平面図である。
本変形例による半導体装置は、ダミービア４０ａ、４０ｂ、４０ｃ、４０ｄのうち、ダミービア４０ｂ、４０ｃを配置せずに、２個のダミービア４０ａ、４０ｄのみを配置したものである。
図６に示すように、ダミービア４０ａ、４０ｄが上記図３に示す場合と同様に配置されているのに対して、ダミービア４０ｂ、４０ｃは配置されていない。これに伴い、ダミービア４０ｂが一体的に形成されていたダミー配線３６ｂ、ダミービア４０ｂが接続されていたダミー配線２０ｂ、ダミービア４０ｃが接続されていたダミー配線２０ｃも配置されていない。
このように、凸状配線部３４ｂに形成されたビア３８に隣接して２個のダミービア４０ａ、４０ｄを配置するようにしてもよい。
（変形例（その３））
本実施形態の変形例（その３）による半導体装置について図７を用いて説明する。図７は本変形例による半導体装置の構造を示す平面図である。
本変形例による半導体装置は、ダミービア４０ａ、４０ｂ、４０ｃ、４０ｄのうち、ダミービア４０ａ、４０ｂ、４０ｃを配置せずに、１個のダミービア４０ｄのみを配置したものである。
図７に示すように、ダミービア４０ｄが上記図３に示す場合と同様に配置されているのに対して、ダミービア４０ａ、４０ｂ、４０ｃは配置されていない。これに伴い、ダミービア４０ａが一体的に形成されていたダミー配線３６ａ、ダミービア４０ａが接続されていたダミー配線２０ａ、ダミービア４０ｂが一体的に形成されていたダミー配線３６ｂ、ダミービア４０ｂが接続されていたダミー配線２０ｂ、ダミービア４０ｃが接続されていたダミー配線２０ｃも形成されていない。
このように、凸状配線部３４ｂに形成されたビア３８に隣接して１個のダミービア４０ｄを配置するようにしてもよい。
（変形例（その４））
本実施形態の変形例（その４）による半導体装置について図８を用いて説明する。図８は本変形例による半導体装置の構造を示す平面図である。
本変形例による半導体装置は、実配線である第２の配線３４と同層に他の実配線である第３の配線４２が形成されている場合において、実配線のレイアウトに応じてビア３８に隣接してダミービアを配置したものである。
図８に示すように、図３に示すダミー配線３６ｂが形成されていた領域を含む領域には、第２の配線３４と同層に、他の実配線である第３の配線４２が形成されている。第３の配線４２は、ビア４４を一体的に有しており、ビア４４を介して下層の実配線（図示せず）に接続されている。第３の配線４２のビア４４は、第２の配線３４のビア３８の近傍に位置している。
第３の配線４２及びビア４４が形成されているため、ダミー配線３６ｂ及びダミービア３６ｂは配置されていない。他方、ダミービア４０ａ、４０ｃ、４０ｄは、上記図３に示す場合と同様に配置されている。
こうして、凸状配線部３４ｂに形成されたビア３８に対して、第３の配線４２が形成されている領域を回避した空き領域にダミービア４０ａ、４０ｃ、４０ｄが配置されている。
このように、第２の配線３４と同層に他の実配線が形成されている場合には、実配線のレイアウトに応じて、凸状配線部３４ｂに形成されたビア３８に対してダミービアを配置するようにすればよい。
（評価結果）
本実施形態による半導体装置の評価結果について図９を用いて説明する。
以下に述べる実施例１〜４、及び比較例１の場合について、シミュレーションによりビア３８内部の平均応力を計算し、ビア３８に隣接して配置されたダミービアによるビア３８内部の応力の低減を評価した。
実施例１は、４個のダミービア４０ａ、４０ｂ、４０ｃ、４０ｄが配置されている図３に示す場合である。
実施例２は、３個のダミービア４０ａ、４０ｂ、４０ｄが配置されている図５に示す場合である。
実施例３は、２個のダミービア４０ａ、４０ｄが配置されている図６に示す場合である。
実施例４は、１個のダミービア４０ｄが配置されている図７に示す場合である。
比較例１は、４個のダミービア４０ａ、４０ｂ、４０ｃ、４０ｄのいずれも配置されていない場合である。
シミュレーションでは、図２に示す場合と同様にＸ方向、Ｙ方向及びＺ方向のそれぞれについてビア３８内部の平均応力を計算した。また、ビア３８が埋め込まれている層間絶縁膜２２は、膜応力が１３６ＭＰａである絶縁膜“Ｃ”に設定した。
図９には、ビア３８内部の平均応力のシミュレーションによる計算結果を棒グラフで示している。図９に示す結果から明らかなように、ビア３８の周囲にダミービアが配置されていない比較例１と比較して、ビア３８に隣接してダミービアが配置された実施例１〜４のいずれにおいてもビア３８内部の応力が低減されていることが分かる。また、実施例１〜４については、ダミービアが配置される個数が多くなるほど、ビア３８内部の応力が小さくなっていることが分かる。
したがって、本実施形態によれば、凸状配線部３４ｂに形成されたビア３８内部の応力を十分に低減し、ビア３８のストレスマイグレーション耐性を向上することができることが確認された。
特に、上記実験結果より、２個以上のダミービアを配置すればストレスマイグレーション耐性が十分に向上することが分かる。
図３においては、４０ｃ、４０ｄの２つのダミービアはそれぞれ配線部３４ａと配線部１８ａとに接続され、ビア３８、配線１８および配線３４と同電位である。これに対して、４０ａ、４０ｂの２つのダミービアは配線部１８ａ、配線部３４ａの何れにも接続されておらず、電気的にフローティング状態である。ビア３８の近傍に、電気的にフローティング状態にあるダミービア４０ａ、４０ｂが形成されると、ビア３８の寄生容量が増大し、伝達速度が遅くなる。よって、ストレスマイグレーション耐性を向上させつつ、配線遅延を最小限に留めるためには、電気的にフローティングではなく配線と接続されたダミービア４０ｃ、４０ｄを配置するのが好ましい。
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法について図１０乃至図１９を用いて説明する。図１０は本実施形態による半導体装置の構造を示す平面図、図１１乃至図１７は本実施形態による半導体装置の製造方法を示す工程断面図、図１８は本実施形態による半導体装置の評価に用いた配線構造の基本単位を示す平面図、図１９は本実施形態による半導体装置の評価結果を示すグラフである。なお、図３及び図４に示す第１実施形態による半導体装置と同様の構成要素については同一の符号を付し説明を省略し或いは簡略にする。
本実施形態による半導体装置の基本的構成は、図１０に示すように、第１実施形態による半導体装置とほぼ同様である。なお、本実施形態では、ダミービア４０ｃが、幅広配線部３４ａに形成されているのではなく、凸状配線部３４ｂの幅広配線部３４ａ側の部分に形成されている。
以下、本実施形態では、ビア３８を含む配線構造を形成する場合を例に配線構造の製造方法を説明するが、ダミービア４０ａ、４０ｂ、４０ｃ、４０ｄを含む配線構造も、ビア３８を含む配線構造と同様の断面構造を有しており、ビア３８を含む配線構造と同様にして同時に形成される。
まず、半導体基板（図示せず）上に、ポーラスシリカ膜４６とＳｉＣ膜４８とが順次積層されてなる層間絶縁膜１２を形成し、続いて、層間絶縁膜１２に埋め込まれた第１の配線１８を形成する。
次いで、第１の配線１８が埋め込まれた層間絶縁膜１２上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ膜５０を形成する。
次いで、ＳｉＣ膜５０上に、例えばプラズマＣＶＤ法により、例えば膜厚１５０ｎｍのＳｉＯＣ膜５２を形成する。
こうして、層間絶縁膜１２上に、ＳｉＣ膜５０とＳｉＯＣ膜５２とが順次積層されてなる層間絶縁膜２２を形成する（図１１（ａ）参照）。
次いで、層間絶縁膜２２上に、例えば膜厚１５０ｎｍのポーラスシリカ膜５４を形成する。
次いで、ポーラスシリカ膜５４上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのＳｉＣ膜５６を形成する。
こうして、層間絶縁膜２２上に、ポーラスシリカ膜５４とＳｉＣ膜５６とが順次積層されてなる層間絶縁膜２４を形成する（図１１（ｂ）参照）。
次いで、層間絶縁膜２４上に、例えばプラズマＣＶＤ法により、例えば膜厚１２０ｎｍのシリコン酸化膜５８を形成する。
次いで、シリコン酸化膜５８上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのシリコン窒化膜６０を形成する。
次いで、シリコン窒化膜６０上に、例えばスピンコート法により、例えば膜厚５０ｎｍのポリマー膜６２を形成する。
次いで、ポリマー膜６２上に、例えばプラズマＣＶＤ法により、例えば膜厚３０ｎｍのシリコン酸化膜６４を形成する。
次いで、シリコン酸化膜６４上に、例えばスピンコート法により、有機系反射防止膜６６と、ＡｒＦレジスト膜６８とを形成する。
次いで、フォトリソグラフィーにより、ＡｒＦレジスト膜６８をパターニングし、ビア３８の形成領域を露出する開口部７０を形成する（図１１（ｃ）参照）。
次いで、ＡｒＦレジスト膜６８をマスクとして有機系反射防止膜６６及びシリコン酸化膜６４をエッチングし、シリコン酸化膜６４をマスクとしてポリマー膜６２をエッチングし、ＡｒＦレジスト膜６８のパターンをポリマー膜６２に転写する（図１２（ａ）参照）。有機系反射防止膜６６及びシリコン酸化膜６４のエッチングにはＣＦ４系のプラズマエッチングを、ポリマー膜６２のエッチングにはＨ２／ＮＨ３系或いはＨ２／Ｎ２系のプラズマエッチングを用いることができる。なお、ポリマー膜６２をエッチングする際には、ＡｒＦレジスト膜６８及び有機系反射防止膜６６が同時にエッチング除去される。
次いで、ポリマー膜６２をマスクとして、シリコン窒化膜６０、シリコン酸化膜５８、ＳｉＣ膜５６、ポーラスシリカ膜５４、及びＳｉＯＣ膜５２を順次エッチングし、ビアホール２６をＳｉＯＣ膜５２まで開口する。シリコン窒化膜６０のエッチングにはＣＨ２Ｆ２系のプラズマエッチングを、シリコン酸化膜５８のエッチングにはＣ４Ｆ６系のプラズマエッチングを、ＳｉＣ膜５６のエッチングにはＣＦ４系のプラズマエッチングを、ポーラスシリカ膜５４のエッチングにはＣＦ４系のプラズマエッチングを、ＳｉＯＣ膜５２のエッチングにはＣ４Ｆ６系のプラズマエッチングを用いることができる。なお、第１の配線１８は、ＳｉＯＣ膜５２のエッチングからＳｉＣ膜５０により保護される。
次いで、例えば酸素プラズマを用いたアッシングにより、ポリマー膜６２を除去する（図１２（ｂ）参照）。
次いで、全面に、例えばスピンコート法により、例えば膜厚０．３μｍのポリマー膜７２を形成する。ポリマー膜７２の塗布条件や膜厚は、ビアホール２６内にポリマー膜７２が埋め込まれ且つビアホール２６上の領域が平坦になるように適宜制御する。
次いで、ポリマー膜７２上に、例えばプラズマＣＶＤ法により、例えば膜厚２０ｎｍのシリコン酸化膜７４を形成する。
次いで、シリコン酸化膜７４上に、例えばスピンコート法により、有機系反射防止膜７６と、ＡｒＦレジスト膜７８とを形成する。
次いで、フォトリソグラフィーにより、ＡｒＦレジスト膜７８をパターニングし、配線溝３０の形成領域を露出する開口部８０を形成する（図１３（ａ）参照）。
次いで、ＡｒＦレジスト膜７８をマスクとして有機系反射防止膜７６及びシリコン酸化膜７４をエッチングし、シリコン酸化膜７４をマスクとしてポリマー膜７２をエッチングし、ＡｒＦレジスト膜７２のパターンをポリマー膜７２に転写する。有機系反射防止膜７６及びシリコン酸化膜７４のエッチングにはＣＦ４系のプラズマエッチングを、ポリマー膜７２のエッチングにはＨ２／ＮＨ３系或いはＨ２／Ｎ２系のプラズマエッチングを用いることができる。なお、ポリマー膜７２をエッチングする際には、ＡｒＦレジスト膜７８及び有機系反射防止膜７６が同時にエッチング除去される。
次いで、ポリマー膜７２をマスクとしてシリコン窒化膜６０をエッチングし、ポリマー膜７２のパターンをシリコン窒化膜６０に転写する（図１３（ｂ）参照）。この際、ポリマー膜７２上のシリコン酸化膜７４は除去される。
次いで、例えば酸素プラズマを用いたアッシングにより、ポリマー膜７２を除去する（図１４（ａ）参照）。
次いで、シリコン窒化膜６０としてシリコン酸化膜５８をエッチングし、配線溝３０をシリコン酸化膜５８まで開口する（図１４（ｂ）参照）。シリコン酸化膜５８のエッチングには、ＣＦ４Ｆ６系のプラズマエッチングを用いることができる。
次いで、シリコン窒化膜６０をマスクとしてＳｉＣ膜５６をエッチングし、配線溝３０をＳｉＣ膜５６まで開口する。このとき、ビアホール２６底のＳｉＣ膜５０もエッチング除去される（図１５（ａ）参照）。ＳｉＣ膜５６のエッチングには、ＣＦ４系のプラズマエッチングを用いることができる。
次いで、シリコン窒化膜６０をマスクとしてポーラスシリカ膜５４をエッチングし、配線溝３０をポーラスシリカ膜５４まで開口する（図１５（ｂ）参照）。ポーラスシリカ膜５４のエッチングには、ＣＦ４系のプラズマエッチングを用いることができる。
こうして、層間絶縁膜２４に、ビアホール２６に接続された配線溝３０を形成する。
次いで、ビアホール２６内及び配線溝３０内を含む全面に、スパッタ法により、タンタル、タングステン、チタン、窒化タンタル、窒化タングステン、窒化チタン、またはこれらの積層膜よりなるバリアメタル膜８２及び銅膜８４を形成する（図１６（ａ）参照）。
次いで、銅膜８４をシード層として銅メッキを行い、ビアホール２６及び配線溝３０を銅膜８６により埋め込む（図１６（ｂ））。
次いで、Ｃｕ膜８６及びバリアメタル膜８２を、シリコン窒化膜６０が露出するまでＣＭＰ法により研磨する（図１７（ａ）参照）。
続いて、Ｃｕ膜８６及びバリアメタル膜８２を、シリコン窒化膜６０及びシリコン酸化膜５８とともに、ＳｉＣ膜５６が露出するまで研磨する。こうして、ビアホール２６内及び配線溝３０内に、バリアメタル８２及びＣｕ膜８６よりなり、第１の配線１８に接続された第２の配線３４を形成する（図１７（ｂ））。第２の配線３４は、ビアホール２６内に埋め込まれたビア３８を一体的に有するように形成される。
こうして、デュアルダマシン法により、ビア３８を含む配線構造が形成される。ダミービア４０ａ、４０ｂ、４０ｃ、４０ｄを含む配線構造も、ビア３８を含む配線構造と同様にして同時に形成される。
（評価結果）
次に、本実施形態による半導体装置の評価結果について図１８及び図１９を用いて説明する。
上記のようにしてビア３８及びダミービアを含む配線構造を形成した図１０に示す本実施形態による半導体装置についてストレスマイグレーション試験を行い、ストレスマイグレーション耐性を評価した。
ストレスマイグレーション試験を行った配線構造は以下の通りである。
まず、図１０に示す構成において、第２の配線３４の幅広配線部３４ａの幅は３μｍに設定し、凸状配線部３４ｂの幅は０．０７μｍに設定した。また、凸状配線部３４ｂの長さは０．３μｍに設定した。また、ダミービア４０ａ、４０ｂとビア３８との間隔は、それぞれ０．０７μｍに設定した。第１の配線１８についても、幅広配線部１８ａの幅、凸状配線部１８ｂの幅、及び凸状配線部１８ｂの長さを第２の配線３４と同様に設定した。
また、図１８に示すように、第１の配線１８及び第２の配線３４をそれぞれ両端に凸状配線部１８ｂ、３４ｂを有するものとし、これらが図１０に示すようにして接続された基本単位を、１００００個繰り返して直列に接続した。
このように基本単位が繰り返し接続された配線構造においてダミービアの個数の異なる以下の実施例５乃至８、及び比較例２についてストレスマイグレーション試験を行った。
実施例５は、４個のダミービア４０ａ、４０ｂ、４０ｃ、４０ｄが配置されている場合である。
実施例６は、３個のダミービア４０ａ、４０ｂ、４０ｄが配置されている場合である。
実施例７は、２個のダミービア４０ａ、４０ｂが配置されている場合である。
実施例８は、１個のダミービア４０ｄが配置されている場合である。
比較例２は、４個のダミービア４０ａ、４０ｂ、４０ｃ、４０ｄのいずれも配置されていない場合である。
ストレスマイグレーション試験では、サンプル数を１５２個とし、作製した配線構造に対して２００℃、５００時間の熱処理を行い、熱処理後の抵抗値が熱処理前の初期値から５０％以上増加したものを不良としてカウントした。
図１９には、ストレスマイグレーション試験の結果を棒グラフで示している。図１９に示す結果から明らかなように、ダミービアの配置された個数が増えると不良率が低下していることが分かる。特に、ダミービアの配置された個数が２個以上の実施例５乃至７では、ダミービアを配置しない比較例２の場合と比較して、著しく不良率が低下している。
図１９に示すストレスマイグレーション試験の結果から、ダミービアを２個以上配置すると、特に効果的にビア３８のストレスマイグレーション耐性を向上し、不良率を確実に低減することができるといえる。
なお、幅広配線部３４ａからビア３８に作用する応力は、ビア３８が一体的に形成された凸状配線部３４ｂの長さが短いほど、ビア３８のストレスマイグレーション耐性に及ぼす影響が大きい。本願発明者は、ビア３８が形成された凸状配線部３４ｂの長さが５μｍまでは、幅広配線部３４ａからビア３８に作用する応力がビア３８のストレスマイグレーション耐性に影響を及ぼすことを実験的に確認している。したがって、凸状配線部３４ｂの長さが５μｍ以下の場合に、ビア３８に隣接してダミービア４０ａ、４０ｂ、４０ｃ、４０ｄを配置すると、ストレスマイグレーション耐性の向上に特に有効である。
なお、本実施例では、４０ｃ、４０ｄの２つのダミービアはそれぞれ凸型配線部３４ａと凸型配線部１８ａとに接続され、ビア１８、配線１８及び配線３４と同電位である。これにより、ストレスマイグレーション耐性を向上させつつ、配線遅延を最小限に留めることができる。
［変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
例えば、上記実施形態では、第１の配線１８及び第２の配線３４が凸状配線部１８ｂ、３４ｂを有する場合を例に説明したが、第１の配線１８及び第２の配線３４は、いずれか一方が凸状配線部を有するものであればよく、他方は凸状配線部を有さない幅が一定の配線であってもよい。
例えば、図２０（ａ）は、下層の第１の配線１８が凸状配線部１８ｂを有さず、幅広配線部１８ａのみから構成される場合を示す平面図である。この場合、図示するように、第２の配線３４の凸状配線部３４ｂに形成されたビア３８は、第１の配線１８の幅広配線部１８ａに接続されている。また、ダミービア４０ａ、４０ｂ、４０ｄも、第１の配線１８の幅広配線部１８ａに接続されている。
また、図２０（ｂ）は、上層の第２の配線３４が凸状配線部３４ｂを有さず、幅広配線部３４ａのみから構成される場合を示す平面図である。この場合、図示するように、第１の配線１８の凸状配線部１８ｂに接続される第２の配線３４のビア３８は、幅広配線部３４ａに一体的に形成されている。また、ダミービア４０ａ、４０ｂ、４０ｃも、幅広配線部３４ａに一体的に形成されている。
このように、第１の配線１８及び第２の配線３４のいずれか一方が凸状配線部を有するように構成してもよい。
また、上記実施形態では、ビア３８に隣接してダミービア４０ａ、４０ｂ、４０ｃ、４０ｄのすべて又は一部を配置する場合を例に説明したが、配置するダミービアの組合せは上述したものに限定されるものではなく、実配線のレイアウト等に応じて適宜選択することができる。
また、上記実施形態では、ＳｉＣ膜、ＳｉＯＣ膜、ポーラスシリカ膜を用いて層間絶縁膜を構成する場合を例に説明したが、層間絶縁膜は、例えば有機絶縁膜等、ＳｉＣは例えばＳｉＯＮ、ＳｉＮ、ＳｉＯ２等、他のあらゆる絶縁膜を用いて構成することができる。さらに、層間絶縁膜を必ずしもＳｉＯＣ膜５２とポーラスシリカ膜５４等の積層構造とする必要はなく、例えば単一のポーラスシリカ膜からなる層間膜に配線層及びビアホールを形成する工程にも、本発明は適用できる。
また、上記実施形態では、幅広配線部１８ａ、３４ａが互いに同一方向に延在する場合において、幅広配線部１８ａ、３４ａの延在方向と同一方向に凸状配線部１８ｂ、３４ｂが延在する場合を例に説明したが、凸状配線部１８ｂ、３４ｂの延在方向はこれに限定されるものではない。例えば、幅広配線部１８ａ、３４ａが互いに同一方向に延在する場合において、幅広配線部１８ａ、３４ａの延在方向とは異なる方向に凸状配線部１８ｂ、３４ｂが延在していてもよい。
以上詳述したように、本発明の特徴をまとめると以下のようになる。
（付記１） 第１の実配線と、
前記第１の実配線に接続されたビアと、
前記ビアに接続された第２の実配線と、
前記ビアと１００ｎｍ以下の距離に隣接して配置され、前記ビアと同層に形成されたダミービアと
を有することを特徴とする半導体装置。
（付記２） 付記１記載の半導体装置において、
前記ダミービアは複数個配置される
ことを特徴とする半導体装置。
（付記３） 付記１又は２記載の半導体装置において、
前記第１の実配線は、第１の幅広配線部と、前記第１の幅広配線部よりも幅が狭く、前記第１の幅広配線部から突出した第１の凸状配線部とを有し、
前記ビアは、前記第１の凸状配線部に接続されている
ことを特徴とする半導体装置。
（付記４） 付記１乃至３のいずれかに記載の半導体装置において、
前記第２の実配線は、第２の幅広配線部と、前記第２の幅広配線部よりも幅が狭く、前記第２の幅広配線部から突出した第２の凸状配線部とを有し、
前記ビアは、前記第２の凸状配線部に接続されている
ことを特徴とする半導体装置。
（付記５） 付記１乃至４のいずれかに記載の半導体装置において、
前記第１の実配線と同層に形成された第１のダミー配線を更に有し、
前記ダミービアは、前記第１のダミー配線に接続されている
ことを特徴とする半導体装置。
（付記６） 付記５記載の半導体装置において、
前記第２の実配線と同層に形成された第２のダミー配線を更に有し、
前記ダミービアは、前記第２のダミー配線に接続されている
ことを特徴とする半導体装置。
（付記７） 付記５記載の半導体装置において、
前記ダミービアは、前記第２の実配線に接続されている
ことを特徴とする半導体装置。
（付記８） 付記１乃至４のいずれかに記載の半導体装置において、
前記ダミービアは、前記第１の実配線に接続されている
ことを特徴とする半導体装置。
（付記９） 付記８記載の半導体装置において、
前記第２の実配線と同層に形成された第１のダミー配線を更に有し、
前記ダミービアは、前記第１のダミー配線に接続されている
ことを特徴とする半導体装置。
（付記１０） 付記１乃至９のいずれかに記載の半導体装置において、
前記第２の実配線は、銅を有する配線材料よりなる
ことを特徴とする半導体装置。
（付記１１） 付記１乃至１０のいずれかに記載の半導体装置において、
前記ビアと前記ダミービアとの距離は５０ｎｍ以上である
ことを特徴とする半導体装置。
（付記１２） 第１の幅広配線部と、前記第１の幅広配線部よりも幅が狭く、前記第１の幅広配線部から突出した第１の凸状配線部とを有する第１の実配線と、
前記第１の実配線とは異なる層に形成され、第２の幅広配線部と、前記第２の幅広配線部よりも幅が狭く、前記第２の幅広配線部から突出した第２の凸状配線部とを有する第２の実配線と、
前記第１の凸状配線部と前記第２の凸状配線部とを電気的に接続するビアと、
前記ビアと同層に形成され、前記第１の凸状配線部に電気的に接続された第１のダミービアと、
前記ビアと同層に形成され、前記第２の凸状配線部に電気的に接続された第２のダミービアと
を有することを特徴とする半導体装置。
（付記１３） 付記１２記載の半導体装置において、
前記ビアと同層に形成され、電気的にフローティング状態の第３のダミービアを更に有する
ことを特徴とする半導体装置。
（付記１４） 付記１２又は１３記載の半導体装置において、
前記第１の幅広配線部及び前記第２の幅広配線部は第１の方向に延在し、前記第１の凸状配線部及び前記第２の凸状配線部は、前記第１の方向とは異なる第２の方向に延在する
ことを特徴とする半導体装置。
（付記１５） 付記１２乃至１４のいずれかに記載の半導体装置において、
前記第１のダミービア、または前記第２のダミービア、または前記第３のダミービアと、前記ビアとの距離は５０ｎｍ以上１００ｎｍ以下である
ことを特徴とする半導体装置。
ビア内部の平均応力をシミュレーションにより計算した配線構造を示す概略図である。 凸状配線部に形成されたビア内部の平均応力と不良率との関係を示すグラフである。 本発明の第１実施形態による半導体装置の構造を示す平面図である。 本発明の第１実施形態による半導体装置の構造を示す断面図である。 本発明の第１の実施形態の変形例（その１）による半導体装置の構造を示す平面図である。 本発明の第１の実施形態の変形例（その２）による半導体装置の構造を示す平面図である。 本発明の第１の実施形態の変形例（その３）による半導体装置の構造を示す平面図である。 本発明の第１の実施形態の変形例（その４）による半導体装置の構造を示す平面図である。 本発明の第１実施形態による半導体装置の評価結果を示すグラフである。 本発明の第２実施形態による半導体装置の構造を示す平面図である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その３）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その４）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その５）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その６）である。 本発明の第２実施形態による半導体装置の製造方法を示す工程断面図（その７）である。 本発明の第２実施形態による半導体装置の評価に用いた配線構造の基本単位を示す平面図である。 本発明の第２実施形態による半導体装置の評価結果を示すグラフである。 本発明の変形例による半導体装置の構造を示す平面図である。 銅配線のビアに発生したボイドを示す断面図である。 凸状配線部を有する銅配線を示す平面図である。
符号の説明
１０…半導体基板
１２…層間絶縁膜
１４…配線溝
１６ａ、１６ａ、１６ｃ…配線溝
１８…第１の配線
１８ａ…幅広配線部
１８ｂ…凸状配線部
２０ａ、２０ｂ、２０ｃ…ダミー配線
２２…層間絶縁膜
２４…層間絶縁膜
２６…ビアホール
２８ａ、２８ｂ、２８ｃ、２８ｄ…ビアホール
３０…配線溝
３２ａ、３２ｂ、３２ｄ…配線溝
３４…第２の配線
３４ａ…幅広配線部
３４ｂ…凸状配線部
３６ａ、３６ｂ、３６ｄ…ダミー配線
３８…ビア
４０ａ、４０ｂ、４０ｃ、４０ｄ…ダミービア
４２…第３の配線
４４…ビア
４６…ポーラスシリカ膜
４８…ＳｉＣ膜
５０…ＳｉＣ膜
５２…ＳｉＯＣ膜
５４…ポーラスシリカ膜
５６…ＳｉＣ膜
５８…シリコン酸化膜
６０…シリコン窒化膜
６２…ポリマー膜
６４…シリコン酸化膜
６６…有機系反射防止膜
６８…ＡｒＦレジスト膜
７０…開口部
７２…ポリマー膜
７４…シリコン酸化膜
７６…有機系反射防止膜
７８…ＡｒＦレジスト膜
８０…開口部
８２…バリアメタル膜
８４…銅膜
８６…銅膜
１００…銅配線
１０２…層間絶縁膜
１０４…ビアホール
１０６…銅配線
１０８…ビア
１１０…ボイド
１１２…銅配線
１１２ａ…幅広配線部
１１２ｂ…凸状配線部
１１４…ビア
１１６…銅配線
１１８…シリコン基板
１２０…層間絶縁膜
１２２…配線溝
１２４…第１の配線
１２４ａ…幅広配線部
１２４ｂ…凸状配線部
１２６…層間絶縁膜
１２８…層間絶縁膜
１３０…ビアホール
１３２…配線溝
１３４…第２の配線
１３４ａ…幅広配線部
１３４ｂ…凸状配線部
１３６…ビア

Claims (9)

  1. 第１の実配線と、
    前記第１の実配線に接続されたビアと、
    前記ビアに接続された第２の実配線と、
    前記ビアと１００ｎｍ以下の距離に隣接して配置され、前記ビアと同層に形成されたダミービアとを有し、
    前記第１の実配線は、第１の幅広配線部と、前記第１の幅広配線部よりも幅が狭く、前記第１の幅広配線部から突出した第１の凸状配線部とを有し、
    前記ビアは、前記第１の凸状配線部に接続されている
    ことを特徴とする半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ダミービアは複数個配置される
    ことを特徴とする半導体装置。
  3. 請求項１又は２記載の半導体装置において、
    前記第２の実配線は、第２の幅広配線部と、前記第２の幅広配線部よりも幅が狭く、前記第２の幅広配線部から突出した第２の凸状配線部とを有し、
    前記ビアは、前記第２の凸状配線部に接続されている
    ことを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記ダミービアは、前記第２の実配線に接続されている
    ことを特徴とする半導体装置。
  5. 請求項１乃至３のいずれか１項に記載の半導体装置において、
    前記ダミービアは、前記第１の実配線に接続されている
    ことを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか１項に記載の半導体装置において、
    前記ビアと前記ダミービアとの距離は５０ｎｍ以上である
    ことを特徴とする半導体装置。
  7. 第１の幅広配線部と、前記第１の幅広配線部よりも幅が狭く、前記第１の幅広配線部から突出した第１の凸状配線部とを有する第１の実配線と、
    前記第１の実配線とは異なる層に形成され、第２の幅広配線部と、前記第２の幅広配線部よりも幅が狭く、前記第２の幅広配線部から突出した第２の凸状配線部とを有する第２の実配線と、
    前記第１の凸状配線部と前記第２の凸状配線部とを電気的に接続するビアと、
    前記ビアと同層に形成され、前記第１の凸状配線部に電気的に接続された第１のダミービアと、
    前記ビアと同層に形成され、前記第２の凸状配線部に電気的に接続された第２のダミービアと
    を有することを特徴とする半導体装置。
  8. 請求項７記載の半導体装置において、
    前記ビアと同層に形成され、電気的にフローティング状態の第３のダミービアを更に有する
    ことを特徴とする半導体装置。
  9. 請求項７又は８記載の半導体装置において、
    前記第１の幅広配線部及び前記第２の幅広配線部は第１の方向に延在し、前記第１の凸状配線部及び前記第２の凸状配線部は、前記第１の方向とは異なる第２の方向に延在する
    ことを特徴とする半導体装置。
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