JP5389073B2

JP5389073B2 - 半導体装置

Info

Publication number: JP5389073B2
Application number: JP2011033210A
Authority: JP
Inventors: 周輝山田
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 2011-02-18
Filing date: 2011-02-18
Publication date: 2014-01-15
Anticipated expiration: 2031-02-18
Also published as: JP2012174773A; US8723331B2; US20120211898A1

Description

本発明の実施形態は、半導体装置に関する。

近年、半導体装置の微細化、高機能化に伴い、層間絶縁膜として低誘電率膜（以下Ｌｏｗ−ｋ膜と記す）が用いられている。そして、このようなＬｏｗ−ｋ膜に対し、ＲＩＥ（ＲｅａｃｔｉｖｅＩｏｎＥｔｃｈｉｎｇ）によるパターニングを行い、Ｗｅｔ処理後に、順次バリアメタル／Ｃｕシードのスパッタ、Ｃｕめっき、ＣＭＰ（Chemical Mechanical Polishing）を行うことにより、ビア、配線などのメタル配線層が形成される。

このようなメタル配線層において、ストレスマイグレーション不良（以下ＳＭ不良と記す）が発生し、半導体装置の信頼性、歩留りが低下するという問題がある。

特開２００７−２９４５８６号公報

本発明が解決しようとする課題は、半導体装置におけるＳＭ不良の発生による信頼性や歩留りの低下を抑えることが可能な半導体装置を提供することである。

本発明の実施形態によれば、半導体装置が提供される。この半導体装置においては、一部に切り欠き部を有する第１の配線と、第１の配線と接続され、第１の配線より細幅の第２の配線と、第１の配線の前記切り欠き部内に配置されるとともに、一方の端部が第１の配線と接続され、他方の端部より局所的に細幅となる中間部を有する犠牲的配線と、を備えることを特徴とする。

実施形態１に係る半導体装置における配線パターンの上面図。図１のＡ−Ａ’断面図。実施形態１に係る半導体装置における配線パターンの上面図。実施形態１に係る半導体装置における配線パターンの上面図。実施形態２に係る半導体装置における配線パターンの上面図。

以下、実施形態の半導体装置について、図面を参照して説明する。

（実施形態１）
図１に、本実施形態の半導体装置における配線パターンの上面図を示す。図１に示すように、例えば幅０．５μｍ以上の太幅配線１１が、例えば幅０．１μｍ未満の細幅配線１２と、切り欠き部１１ａの近傍で接続部１２ａにおいて接続されている。太幅配線１１には、切り欠き部１１ａが設けられており、切り欠き部１１ａ内で、太幅配線１１と犠牲的配線１３が、その端部である接続部１３ａにおいて接続されている。

犠牲的配線１３は、他の配線、ビアコンタクトと接続されることなく、細幅配線１２と平行に配置されている。そして、接続部１３ａと太幅配線１１と接続されていない方の端部１３ｂとの中間部１３ｃは、端部１３ｂより局所的に細幅となっている。なお、これら太幅配線１１、細幅配線１２、犠牲的配線１３は、例えば、バリアメタル（例えばＴａ、Ｔｉなど）／Ｃｕ層で構成される。

図２に図１のＡ−Ａ’断面図を示す。図２に示すように、太幅配線１１、犠牲的配線１３は、層間絶縁膜２１、２２間の層間絶縁膜２３に形成されている。配線幅が細くなるほど配線溝が浅く形成されるため、犠牲的配線１３は太幅配線１１より浅く、犠牲的配線１３の局所的に細幅となる中間部１３ｃは、さらに浅くなっている。

これまで、ＳＭ不良は、下層／上層配線との接続部であるビアチェーンにおいて発生しやすいということは知られていたが、半導体装置の微細化に伴い、太幅配線と細幅配線が接続した配線パターンにおいても発生することが顕在化してきた。そして、ＳＭ加速試験後の解析結果より、太幅配線と細幅配線の接続部（細幅配線の根元）にボイドが形成されることがわかった。これは、太幅配線に対し、細幅配線におけるバリアメタル、Ｃｕシードのカバレッジが相対的に弱いことによるものであると考えられる。このようなカバレッジの相対的な劣化は、微細化が進むに伴い、さらに大きくなると考えられる。

ビアチェーンにおけるＳＭ不良においては、デザインルールでは、ビア上下の配線幅、フリンジ・エクステンション長さを制限することが一般的である。しかしながら、太幅配線と細幅配線の接続部のＳＭ不良について、同様にデザインルールを適用すると、太幅配線の細幅化が考えられるものの、設計上制約される。また、細幅から太幅に段階的にシフトさせることも考えられるが、同様に、設計上の制約、チップ面積の増大を伴い、現実的とはいえない。

そこで、このように、犠牲的配線１３を配置することにより、犠牲的配線１３内の局所的に細幅の中間部１３ｃが優先的にＳＭ不良サイトとなり、配線本体（太幅配線１１、細幅配線１２）内におけるＳＭ不良の発生を抑えることができる。そして、ＳＭ不良の発生による信頼性や歩留りの低下を抑えることが可能となる。具体的には、メタルに含まれる空孔にＣｕが移動することでマイグレーションが進行するが、犠牲的配線の中間部１３ｃのＢＭカバレッジ含むメタルの埋め込み性が相対的に劣化しているため、マイグレーションの起点となり、ボイドが形成されることにより、一定の空孔量を消費するため、配線本体のマイグレーション発生が抑制される。

そして、このように、太幅配線１１に、切り欠き部１１ａを設けて犠牲的配線１３を配置することにより、太幅配線１１と細幅配線１２の位置関係を変更することなく、犠牲的配線１３を配置することができる。その際、太幅配線１１において、メタル面積がわずかに減少するため、わずかに抵抗値Ｒｓが増大するが、それが許容範囲であればよい。

なお、犠牲的配線１３は、太幅配線１１と細幅配線１２の接続部１２ａの近傍に接続されるが、接続部１２ａと接続部１３ａのそれぞれ中心距離ｄ_１が、例えば太幅配線１１が０．５μｍ、細幅配線１２が０．１μｍのとき、０．５μｍ以下（相対的には、太幅配線幅以下、或いは細幅配線の１０倍以下）であることが好ましい。上限を超えると、犠牲的配線１３内をＳＭ不良サイトとして、配線本体におけるＳＭ不良の発生を抑制することが困難となる。より効果的に、配線本体におけるＳＭ不良の発生を抑制するためには、０．３μｍ以下（相対的には、太幅配線幅の半分以下、或いは細幅配線の３倍以下）とすることがより好ましい。一方、接続部１２ａと接続部１３ａのそれぞれ中心距離ｄ_１は、犠牲的配線の形成領域が必要なため、必然的に０．３μｍ以上であることが好ましい。

また、犠牲的配線１３の配線幅は、０．１μｍ以下で、細幅配線１２の配線幅以上とする。そして、端部１３ｂより局所的に細幅となる中間部１３ｃの幅は、０．１μｍ未満、０．０７μｍ以上で、細幅配線１２の配線幅未満とする。このような範囲とすることにより、より確実に犠牲的配線１３内をＳＭ不良サイトとして、配線本体におけるＳＭ不良の発生を抑制することができる。

そして、犠牲的配線１３の長さは、より確実に犠牲的配線１３内をＳＭ不良サイトとして、配線本体におけるＳＭ不良の発生を抑制するために、０．３μｍ以上で配線幅の３倍以上、チップ面積の増大を抑えるために、０．５μｍ以下であることが好ましい。

本実施形態において、犠牲的配線１３を切り欠き部１１ａ内で細幅配線１２と平行に配置しているが、図３に示すように、犠牲的配線３３を切り欠き部３１ａ内で細幅配線３２と垂直に配置して、太幅配線３１と接続してもよい。このように配置することにより、平行に配置したときより、それぞれの接続部を近づけることができ、より効果的にＳＭ不良を抑制することができる。

また、図４に示すように、犠牲的配線４３が形成される切り欠き部４１ａは、太幅配線４１と細幅配線４２との接続部の配置、配置可能なスペースに応じて、太幅配線の端部に形成されていてもよい。

（実施形態２）
本実施形態においては、犠牲的配線を、太幅配線に切り欠き部を設けることなく配置している点で、実施形態１と異なっている。

図５に、本実施形態の半導体装置における配線パターンの上面図を示す。図５に示すように、幅０．５μｍ以上の太幅配線５１が、例えば幅０．１μｍ未満の細幅配線５２と、接続部５２ａにおいて接続されている。そして、細幅配線５２を挟むように、或いはその一方に、太幅配線５１と犠牲的配線５３が、その端部である接続部５３ａにおいて接続されている。

犠牲的配線５３は、他の配線、ビアコンタクトと接続されることなく、細幅配線５２と平行に配置されており、実施形態１と同様に、接続部５３ａと太幅配線５１と接続されていない端部５３ｂとの中間部５３ｃは、端部５３ｂより局所的に細幅となっている。なお、これら太幅配線５１、細幅配線５２、犠牲的配線５３は、実施形態１と同様に、例えば、バリアメタル（例えばＴａ、Ｔｉなど）／Ｃｕ層で構成される。

このように、犠牲的配線５３を配置することにより、犠牲的配線５３が優先的にＳＭ不良サイトとなり、配線本体（太幅配線５１、細幅配線５２）内におけるＳＭ不良の発生を抑えることができる。そして、ＳＭ不良の発生による信頼性や歩留りの低下を抑えることが可能となる。

そして、このように、太幅配線５１に、切り欠き部を設けることなく犠牲的配線５３を配置することにより、メタル面積を減少させることがないため、抵抗値Ｒｓの増大を抑えることができる。なお、この場合、犠牲的配線５３と配線５４がショートしないように、スペースを設ける必要があるが、配線５４側の電気特性への影響はないと考えられる。

本実施形態においても、実施形態１と同様に、犠牲的配線５３は、太幅配線５１と細幅配線５２の接続部５２ａの近傍に接続されるが、接続部５２ａと接続部５３ａのそれぞれ中心距離ｄ_２が、例えば太幅配線５１が０．５μｍ、細幅配線５２が０．１μｍのとき、０．５μｍ以下（相対的には、太幅配線幅以下、或いは細幅配線の１０倍以下）であることが好ましい。上限を超えると、犠牲的配線５３内をＳＭ不良サイトとして、配線本体におけるＳＭ不良の発生を抑制することが困難となる。より効果的に、配線本体におけるＳＭ不良の発生を抑制するためには、０．２μｍ以下（相対的には、太幅配線幅の半分以下、或いは細幅配線の２倍以下）とすることがより好ましい。一方、接続部５２ａと接続部５３ａのそれぞれ中心距離ｄ_２は、犠牲的配線と実配線と分けて形成する都合上、０．２μｍ以上であることが好ましい。

また、犠牲的配線５３の配線幅は、０．１μｍ以下で、細幅配線５２の配線幅以上とする。そして、端部５３ｂより局所的に細幅となる中間部５３ｃの幅は、０．１μｍ未満、０．０７μｍ以上で、細幅配線５２の配線幅未満とする。このような範囲とすることにより、より確実に犠牲的配線５３内をＳＭ不良サイトとして、配線本体におけるＳＭ不良の発生を抑制することができる。

そして、犠牲的配線５３の長さは、より確実に犠牲的配線５３内をＳＭ不良サイトとして、配線本体におけるＳＭ不良の発生を抑制するために、０．３μｍ以上で配線幅の３倍以上、チップ面積の増大を抑えるために、０．５μｍ以下であることが好ましい。

以上述べた少なくとも一つの実施形態の半導体装置によれば、犠牲的配線を配置することにより、犠牲的配線が優先的にＳＭ不良サイトとなり、配線本体（太幅配線、細幅配線）内におけるＳＭ不良の発生を抑えることができる。そして、ＳＭ不良の発生による信頼性や歩留りの低下を抑えることが可能となる。

なお、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。

これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。

これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。

１１、３１、４１、５１…太幅配線、１１ａ、３１ａ、４１ａ…切り欠き部、１２、３２、４２、５２…細幅配線、１２ａ、１３ａ、５２ａ、５３ａ…接続部、１３、３３、４３、５３…犠牲的配線、１３ｂ、５３ｂ…端部、１３ｃ、５３ｃ…中間部、２１、２２、２３…層間絶縁膜、５４…配線。

Claims

一部に切り欠き部を有する第１の配線と、
前記第１の配線と接続され、前記第１の配線より細幅の第２の配線と、
前記第１の配線の前記切り欠き部内に配置されるとともに、一方の端部が前記第１の配線と接続され、他方の端部より局所的に細幅となる中間部を有する犠牲的配線と、
を備えることを特徴とする半導体装置。
前記犠牲的配線は、前記第１の配線と前記第２の配線との接続部と、前記第１の配線と前記犠牲的配線との接続部と、の距離が、前記第１の配線の配線幅以下となる位置において、前記第１の配線に接続されることを特徴とする請求項１に記載の半導体装置。
前記犠牲的配線は、前記第１の配線以外の配線、又はビアコンタクトと直接接続されていないことを特徴とする請求項１又は請求項２に記載の半導体装置。
前記犠牲的配線は、前記他方の端部の配線幅が、前記第２の配線より太幅で、前記中間部が前記第２の配線の配線幅より細いことを特徴とする請求項１から請求項３のいずれか１項に記載の半導体装置。
前記犠牲的配線は、前記第２の配線と間隙を有して平行に配置されることを特徴とする請求項１から請求項４のいずれか１項に記載の半導体装置。