CN107017198B - 半导体器件及其制造方法 - Google Patents

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Abstract

半导体器件包括位于衬底上面并且在第一方向上延伸的多条下部导线、位于多条下部导线上面的绝缘层、位于绝缘层和多条下部导线上面并且在与第一方向相交的第二方向上延伸的多条上部导线以及在绝缘层中形成的用导线材料填充的多个通孔。多条上部导线在第一方向上布置为具有第一间距。多个通孔包括第一通孔和第二通孔。第一通孔的至少一个通孔连接多条下部导线的至少两条线和多条上部导线的一条线。第一通孔的第一方向上的平均宽度与第二通孔的第一方向上的平均宽度不同。本发明的实施例还涉及半导体器件的制造方法。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件，并且具体地涉及通孔和金属布线结构及其制造方法。
背景技术
随着半导体工业在追求更高的器件密度、更高的性能和更低的成本的过程中进入纳米技术工艺节点，来自制造和设计问题的挑战已经引起了金属布线和连接上布线和下布线的通孔的更紧密布置的发展。具体地，随着通孔和金属布线的尺寸变得更小，接触电阻变得更大，并且电迁移问题变得更加严峻。相应地，需要器件和用于制造高密度通孔和金属布线结构的方法的改进。
发明内容
本发明的实施例提供了一种用于制造半导体器件的方法，包括：在半导体衬底上方形成在第一方向上延伸的多条下部导线；在所述多条下部导线上面形成绝缘层；通过在所述绝缘层中形成第一开口并且用导电材料填充所述第一开口来形成多个第一通孔；通过在所述绝缘层中形成第二开口并且用导电材料填充所述第二开口来形成多个第二通孔；形成在与所述第一方向相交的第二方向上延伸的并且连接至所述多个第一通孔的多条第一上部导线；以及形成在所述第二方向上延伸的并且连接至所述多个第二通孔的多条第二上部导线，其中：通过单独的图案化操作实施形成所述多个第一通孔和形成所述多个第二通孔，在形成所述第一开口以及形成所述第二开口的至少一个中，所述多条下部导线的两条线的至少部分暴露于至少一个开口中，从而使得至少一个通孔连接所述多条下部导线的至少两条线以及所述多条第一上部导线或所述多条第二上部导线的一条线，所述多条第一上部导线和所述多条第二上部导线在所述第一方向上交替地布置为具有第一间距，以及所述多个第一通孔在所述第一方向上设置为具有第二间距，所述第二间距是所述第一间距的两倍。
本发明的另一实施例提供了一种半导体器件，包括：多条下部导线，位于半导体衬底上面并且在第一方向上延伸；绝缘层，位于所述多条下部导线上面；多条上部导线，位于所述绝缘层和所述多条下部导线上面并且在与所述第一方向相交的第二方向上延伸；以及多个通孔，在所述绝缘层中形成用导电材料填充，其中：所述多条上部导线在所述第一方向上布置为具有第一间距，所述多个通孔包括第一通孔和第二通孔，所述第一通孔的至少一个通孔连接所述多条下部导线的至少两条线和所述多条上部导线的一条线，以及所述第一通孔在所述第一方向上的平均宽度与所述第二通孔在所述第一方向上的平均宽度不同。
本发明的又一实施例提供了一种半导体器件，包括：多条下部导线，位于半导体衬底上面并且在第一方向上延伸，所述多条下部导线包括第一下部导线以及在与所述第一方向相交的第二方向上邻近于所述第一下部导线的第二下部导线；第一绝缘层，位于所述多条下部导线上面；多条上部导线，位于所述第一绝缘层和所述多条下部导线上面并且在所述第二方向上延伸，所述多条上部导线包括第一上部导线；以及多个通孔，在所述绝缘层中形成用导电材料填充，所述多个通孔包括第一通孔，其中：所述第一通孔连接所述第一下部导线和所述第二下部导线以及所述第一上部导线，以及与所述第一下部导线和所述第二下部导线的最上部分相比，在所述第一通孔中填充的所述导电材料的最下部分更接近所述半导体衬底。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该强调，根据工业中的标准实践，各个部件未按比例绘制并且仅用于说明的目的。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1A是根据本发明的一个实施例的示例性布局结构，并且图1B是对应于图1A的线X1-X1的半导体器件的示例性截面图。
图2A是根据本发明的一个实施例的示出制造半导体器件的方法的示例性流程图，并且图2B示出了示出两个单独的图案化操作的概念图。
图3A至图3D是根据本发明的各个方面的示例性布局结构。
图4示出了根据本发明的一个实施例的半导体器件的示例性平面图。
图5至图8示出了根据本发明的一个实施例的处于各个制造阶段的半导体器件的示例性截面图。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
图1A是根据本发明的一个实施例的示例性布局结构，并且图1B是根据图1A的线X1-X1的半导体器件的示例性截面图。
在图1A中，设置在半导体衬底(未示出)上方的下部导线10、11在Y方向上延伸并且在X方向上彼此平行布置。在一个实施例中，下部导线10、11在X方向上布置为具有间距P0，并且在其它实施例中，下部导线10、11布置为具有各个间距。
下部导线10、11可以是晶体管的金属布线或栅电极或源极/漏极电极，或任何它们的组合，并且例如，可以由导电材料(诸如铝、铝合金、铜、铜合金、镍、镍合金、钛、钛合金、钽、钽合金、钨、钨合金、锡、锡合金、银、银合金、金、金合金和它们的组合)的一层或多层制成。在一些实施例中，下部导线10、11由诸如多晶硅、单晶硅、SiGe或锗的半导体材料制成。
包括第一上部导线20和第二上部导线25的上部导线布置在下部导线上方，其中，一层或多层绝缘(介电)材料插入在它们之间。例如，上部导线由导电材料(诸如铝、铝合金、铜、铜合金、镍、镍合金、钛、钛合金、钽、钽合金、钨、钨合金、锡、锡合金、银、银合金、金、金合金和它们的组合)的一层或多层制成。
在一些实施例中，第一上部导线20在X方向上延伸并且彼此平行布置为具有间距P2，并且第二上部导线25在X方向上延伸并且彼此平行布置为具有间距P2。相应的第一上部导线和第二上部导线在Y方向上交替地布置，并且作为整体，上部导线布置为具有间距P1，其中，P2＝2×P1。
在图1A中，也设置了通孔30。通孔30连接下部导线的至少两条线10、11以及上部导线的一条线(例如，一条第一上部导线20)。用一层或多层导电材料(诸如铝、铝合金、铜、铜合金、镍、镍合金、钛、钛合金、钽、钽合金、钨、钨合金、锡、锡合金、银、银合金、金、金合金和它们的组合)填充通孔30。用于通孔的材料可以与用于下部导线和/或上部导线的材料相同或不同。
在一些实施例中，在平面图中，通孔30在X方向上的长度在从约25nm至约75nm的范围，并且通孔30在Y方向上的宽度在从约10nm至约30nm的范围。
第一上部导线20和第二上部导线25不是由图案化操作(例如，光刻和蚀刻)的相同的步骤制造而是由图案化操作的不同步骤制造的。应该注意，用于第一上部导线20和第二上部导线25的图案化条件(例如，用于光刻和/或蚀刻的方法)可以是相同的，或彼此不同。
在图1B的截面图中，形成嵌入在第一绝缘层40内的下部导线10、11，并且形成嵌入在第二绝缘层50内的通孔30。此外，在一些实施例中，用作蚀刻停止层的第三绝缘层60也设置在第一绝缘层40和第二绝缘层50之间。
第一绝缘层40和第二绝缘层50分别由绝缘材料(诸如氧化硅基材料、氮化硅基材料、氟掺杂的硅酸盐玻璃(FSG)、硼氟掺杂的硅酸盐玻璃(BPSG)和低K介电材料)的一层或多层制成。在一个实施例中，氧化硅基材料的一层或多层用作第一绝缘层40和第二绝缘层50。
第三绝缘层60由绝缘材料(诸如氧化硅基材料、氮化硅基材料、氟掺杂的硅酸盐玻璃(FSG)、硼氟掺杂的硅酸盐玻璃(BPSG)和低K介电材料)的一层或多层制成。在一个实施例中，氧化硅基材料的一层或多层用作第一绝缘层40和第二绝缘层50。选择第三绝缘层60，从而使得蚀刻第二绝缘层50期间的蚀刻选择性足够高。在一个实施例中，氮化硅基材料的一层或多层用作第三绝缘层60。在一些实施例中，第三绝缘层60的厚度在从约1nm至约30nm的范围内。
在一些实施例中，下部导线是设置在第n个(n是自然数)金属布线层中的金属布线，并且上部导线是设置在第n+1个金属布线层中的金属布线。在其它实施例中，下部导线包括连接至晶体管的栅极的线以及连接至晶体管的源极或漏极的线，并且在这种情况下，上部导线通过设置在第一金属布线层中的通孔连接至这些线并且连接至电源线。
图2A是根据本发明的一个实施例的示出制造半导体器件的方法的示例性流程图。
在图2A的S1中，在半导体衬底上方形成下部导线10、11。可以通过沉积导电层并且图案化导电层来形成下部导线10、11。可以采用镶嵌工艺形成下部导线。在S2中，例如，通过使用化学汽相沉积(CVD)形成位于下部导线上面的作为层间介电(ILD)层的第一绝缘层(例如，40)。
在S3中，形成第一通孔和第一上部导线。可以通过使用双镶嵌工艺形成第一通孔和第一上部导线，其中，在第一绝缘层上方形成第二绝缘层，图案化第二绝缘层以形成用于通孔和上部导线的开口，用导电材料填充开口，并且实施诸如化学机械抛光(CMP)的平坦化工艺。此处，在形成第一开口中，下部导线的两条线的至少部分可以暴露于至少一个开口中，从而使得至少一个通孔连接下部导线的至少两条线和第一上部导线的一条线。
在形成第一通孔和第一上部导线之后，在S4中，例如，通过使用双镶嵌工艺形成第二通孔和第二上部导线。此处，在形成第二开口中，下部导线的两条线的至少部分可以暴露于至少一个开口中，从而使得至少一个通孔连接下部导线的至少两条线和第一上部导线的一条线。
可选地，在其它实施例中，通过单独的图案化工艺在第一绝缘材料中形成第一通孔和第二通孔之后，在第一通孔以及第二通孔和第一绝缘层上方形成第二绝缘层，并且之后，通过单独的图案化工艺形成第一上部导线和第二上部导线。
不论哪种情况，在形成第一开口和形成第二开口的至少一个中，下部导线的两条线的至少部分暴露于至少一个开口中，并且至少一个通孔连接下部导线的至少两条线和第一上部导线或第二上部导线的一条线。
在上述制造操作中，第一通孔(以及第一上部导线)和第二通孔(以及第二上部导线)由包括光刻和干蚀刻的单独的图案化操作制造。两个部件(例如，通孔或线)之间的距离(最小间隔)由光刻工艺的分辨率极限R限制，并且多个图案的间距通常设置为接近R。
当仅用一个光刻操作制造多个图案时，图案的间距P接近R并且不会小于R(见图2B(1))。相反，当使用两个单独的光刻操作并且图案彼此布置为偏移0.5P时(见图2B(2))，每个光刻操作中的图案的间距P可以设置为更接近R。相应地，产生的图案可以具有更接近0.5R的间距PR(见图2B(3))。应该注意，由于对准误差或一些工艺的变化，产生的图案可能不会具有精确的恒定间距PR。在这种情况下，间距PR的变化(例如，用于10测量点的3σ)可以等于或小于0.1P，并且如果间距PR的变化等于或小于约0.1P，产生的图案具有基本相等的间距。
图3A至图3D是根据本发明的各个方面的示例性布局结构。在这些图中，通过单独的图案化工艺从第二通孔202、204、206、208、210、212和214形成第一通孔102、104、106、108、110、112和114。如这些图所示，第一通孔和/或第二通孔的至少一个将下部导线10的三条或更多线连接至一条上部导线。此外，第一通孔的两个或多个通孔或第二通孔的两个或多个通孔可以布置至一条第一上部导线或一条第二上部导线。在一个实施例中，第一通孔和/或第二通孔的一个仅连接下部导线的一条线并且仅连接上部导线的一条线。在一些实施例中，至少一条上部(或下部)导线没有通过任何通孔连接至下部(上部)导线。
图4示出了根据本发明的一个实施例的半导体器件的示例性平面图。在图4中，示出的第一通孔和第二通孔是连接至两条下部导线10的所有通孔。由于光刻和蚀刻工艺，第一通孔和第二通孔的形状变成伸长的或圆化的矩形或椭圆，即使原始设计300是矩形。如上所述，通过单独的图案化操作形成第一通孔和第二通孔。相应地，由于工艺变化，即使第一通孔和第二通孔具有相同的设计图案300，第一通孔100的平均宽度与第二通孔200的平均宽度也不同。从通孔的中心处测量宽度W1和W2，并且从多于5个通孔计算平均宽度，可以在扫描电镜(SEM)的相同视野范围内。当第一通孔100的平均宽度与第二通孔200的平均宽度之间的差等于或多于0.1W(W是所有通孔的平均宽度)时，则确定第一通孔100的平均宽度与第二通孔200的平均宽度不同。
图5至图8示出了根据本发明的一个实施例的处于各个制造阶段的半导体器件的示例性截面图。图5至图8示出了使用双镶嵌工艺的用于制造第一通孔和第一上部导线(或第二通孔和第二上部导线)的操作。在这些图中，为了简便的目的，可以省略一些层/部件。应该明白，在由这些图示出的工艺之前、期间和之后可以提供额外的操作，并且对于方法的额外的实施例，可以替换或消除以下描述的一些操作。可以互换操作/工艺的顺序。
如图5所示，下部导线10、11设置在半导体衬底1上方。绝缘层2可以设置在衬底1和下部导线10、11之间。图6和图7中省略了衬底1和绝缘层2。
在第一绝缘层40和下部导线10、11上方形成第二绝缘层50。如图5所示，蚀刻停止层60插入在第一绝缘层和第二绝缘层之间。
如图6所示，例如，通过使用光刻和干蚀刻工艺在第二绝缘层50中形成用于通孔的开口70和用于上部导线的开口75。此处，第二绝缘层50的蚀刻基本停止在蚀刻停止层60处。
之后，如图7所示，通过干和/或湿蚀刻去除暴露于开口70的底部中的蚀刻停止层60。由于在蚀刻操作之后和/或形成金属材料之前的蚀刻操作和/或清洗操作，轻微地蚀刻了开口70的底面(即，第一绝缘层40的上表面45)。从如图7所示的下部导线10、11的最上部分的水平测量的上表面45的最下部分的深度D1在从约3nm至约30nm的范围内。
下一步，如图8所示，在开口70和75中形成的一层或多层金属材料。
如图8所示，与下部导线10的最上部分相比，在开口70(通孔)中填充的导电材料的最下部分更接近半导体衬底1。换句话说，衬底1的表面和下部导线10的最上部分之间的距离D2大于衬底1的表面和通孔的最下部分之间的距离D3。如图8所示，通孔的最下部分位于连接至通孔的两条邻近的下部导线之间。此外，蚀刻停止层60没有存在于位于连接至通孔的两条邻近的下部导线之间的通孔下方。下部导线10的最上部分位于由蚀刻停止层60或第二绝缘层50覆盖的部分处。
在上述实施例中，对于第一通孔/上部导线和第二通孔/上部导线采用两个单独的图案化操作。然而，对于三个或更多组的通孔和上部导线可能采用三个或更多图案化操作。
此处描述的各个实施例或实例提供了超越现有技术的若干优势。例如，在本发明中，由于一个通孔连接两条或更多下部导线和一条上部导线，因此可以减小接触电阻，并且可以获得更高的设计灵活性。此外，通过使用多个图案化操作，可以获得更高密度的布线/通孔结构。
应该明白，不是所有的优势都已经在此处讨论，没有特定的优势对所有实施例或实例都是需要的，并且其它是实施例或实例可以提供不同的优势。
根据本发明的一个方面，用于制造半导体器件的方法包括以下操作。在半导体衬底上方形成在第一方向上延伸的多条下部导线。在多条下部导线上面形成绝缘层。通过在绝缘层中形成第一开口并且用导电材料填充第一开口来形成多个第一通孔。通过在绝缘层中形成第二开口并且用导电材料填充第二开口来形成多个第二通孔。形成多条第一上部导线。多条第一上部导线在与第一方向相交的第二方向上延伸并且连接至多个第一通孔。形成多条第二上部导线。多条第二上部导线在第二方向上延伸并且连接至多个第二通孔。通过单独的图案化操作实施形成多个第一通孔和形成多个第二通孔。在形成第一开口和形成第二开口的至少一个中，在至少一个开口中暴露多条下部导线的两条线的至少部分，从而使得至少一个通孔连接多条下部导线的至少两条线和多条第一上部导线或多条第二上部导线的一条线。多条第一上部导线和多条第二上部导线在第一方向上交替地布置为具有第一间距。多个第一通孔在第一方向上设置为具有第二间距，第二间距是第一间距的两倍。
在上述方法中，其中，所述多个第二通孔在所述第一方向上设置为具有所述第二间距。
在上述方法中，其中，所述多个第二通孔在所述第一方向上设置为具有所述第二间距，所述多条第一上部导线在所述第一方向上布置为具有所述第二间距，以及所述多条第二上部导线在所述第一方向上布置为具有所述第二间距。
在上述方法中，其中，通过第一双镶嵌工艺形成所述多个第一通孔和所述多条第一上部导线，以及通过第二双镶嵌工艺形成所述多个第二通孔和所述多条第二上部导线。
在上述方法中，其中，所述多个第一通孔和所述多个第二通孔具有相同的设计图案，以及所述多个第一通孔在所述第一方向上的平均宽度与所述多个第二通孔在所述第一方向上的平均宽度不同。
在上述方法中，其中，在形成所述第一开口中，所述多条下部导线的两条线的至少部分暴露于所述第一开口的至少一个中，从而使得所述多个第一通孔的至少一个连接所述多条下部导线的至少两条线，以及在形成所述第二开口中，所述多条下部导线的两条线的至少部分暴露于所述第二开口的至少一个中，从而使得所述多个第二通孔的至少一个连接所述多条下部导线的至少两条线。
在上述方法中，其中，在形成所述第一开口中，所述多条下部导线的两条线的至少部分暴露于所述第一开口的至少一个中，从而使得所述多个第一通孔的至少一个连接所述多条下部导线的至少两条线，以及在形成所述第二开口中，所述多条下部导线的两条线的至少部分暴露于所述第二开口的至少一个中，从而使得所述多个第二通孔的至少一个连接所述多条下部导线的至少两条线，所述多个第一通孔或所述多个第二通孔的至少一个通孔仅连接所述下部导线的一条线并且仅连接所述多条第一上部导线或所述多条第二上部导线的一条线。
在上述方法中，其中，在形成所述第一开口中，所述多条下部导线的两条线的至少部分暴露于所述第一开口的至少一个中，从而使得所述多个第一通孔的至少一个连接所述多条下部导线的至少两条线，以及在形成所述第二开口中，所述多条下部导线的两条线的至少部分暴露于所述第二开口的至少一个中，从而使得所述多个第二通孔的至少一个连接所述多条下部导线的至少两条线，形成所述绝缘层包括形成第一绝缘层、位于所述第一绝缘层上方的第二绝缘层以及位于所述第二绝缘层上方的第三绝缘层，形成所述第一开口包括：图案化所述第三绝缘层直至暴露所述第二绝缘层；以及蚀刻暴露的第二绝缘层，从而使得暴露所述下部导线的两条线的至少部分，以及在蚀刻所述暴露的第二绝缘层中，蚀刻所述第一绝缘层的上部的部分。
在上述方法中，其中，在形成所述第一开口中，所述多条下部导线的两条线的至少部分暴露于所述第一开口的至少一个中，从而使得所述多个第一通孔的至少一个连接所述多条下部导线的至少两条线，以及在形成所述第二开口中，所述多条下部导线的两条线的至少部分暴露于所述第二开口的至少一个中，从而使得所述多个第二通孔的至少一个连接所述多条下部导线的至少两条线，形成所述绝缘层包括形成第一绝缘层、位于所述第一绝缘层上方的第二绝缘层以及位于所述第二绝缘层上方的第三绝缘层，形成所述第一开口包括：图案化所述第三绝缘层直至暴露所述第二绝缘层；以及蚀刻暴露的第二绝缘层，从而使得暴露所述下部导线的两条线的至少部分，以及在蚀刻所述暴露的第二绝缘层中，蚀刻所述第一绝缘层的上部的部分，在所述第一开口中填充所述导电材料之后，与所述下部导线的所述两条线的所述至少部分的最上部分相比，暴露所述下部导线的所述两条线的所述至少部分的所述第一开口中填充的所述导电材料的最下部分更接近所述半导体衬底。
在上述方法中，其中：在形成所述多个第一通孔之后，形成所述多条第一上部导线，在形成所述第一上部导线之后，形成所述多个第二通孔，以及在形成所述多个第二通孔之后，形成所述多个第二上部导线。
根据本发明的另一方面，半导体器件包括位于半导体衬底上面并且在第一方向上延伸的多条下部导线、位于多条下部导线上面的绝缘层、位于绝缘层和下部导线上面并且在与第一方向相交的第二方向上延伸的多条上部导线以及在绝缘层中形成的用导电材料填充的多个通孔。多条上部导线在第一方向上布置为具有第一间距。多个通孔包括第一通孔和第二通孔。第一通孔的至少一个通孔连接多条下部导线的至少两条线和多条上部导线的一条线。第一通孔的第一方向上的平均宽度与第二通孔的第一方向上的平均宽度不同。
在上述半导体器件中，其中：所述第一通孔在所述第一方向上设置为具有第二间距，所述第二间距是所述第一间距的两倍，以及所述第二通孔在所述第一方向上设置为具有所述第二间距。
在上述半导体器件中，其中：每个所述第一通孔均连接至所述多条下部导线的至少两条线，两个或更多所述第一通孔连接至所述多条上部导线的一条线。
在上述半导体器件中，其中，所述第一通孔或所述第二通孔的至少一个通孔仅连接所述下部导线的一条线并且仅连接所述多条上部导线的一条线。
在上述半导体器件中，其中，所述多条下部导线包括连接至晶体管的栅极的第一线和连接至所述晶体管的源极或漏极的第二线，以及所述第一线和所述第二线经由至少一个通孔连接至所述多条上部导线的一条。
在上述半导体器件中，其中，所述多条下部导线包括连接至晶体管的栅极的第一线和连接至所述晶体管的源极或漏极的第二线，以及所述第一线和所述第二线经由至少一个通孔连接至所述多条上部导线的一条，连接至所述第一线和所述第二线的所述多条上部导线的所述一条电连接至电源线。
根据本发明的另一方面，半导体器件包括位于半导体衬底上面并且在第一方向上延伸的多条下部导线(多条下部导线包括第一下部导线以及在与第一方向相交的第二方向上邻近于第一下部导线的第二下部导线)、位于多条下部导线上面的第一绝缘层、位于第一绝缘层和第一下部导线上面并且在第二方向上延伸的多条上部导线(多条上部导线包括第一上部导线)以及在绝缘层中形成的用导电材料填充的多个通孔，多个通孔包括第一通孔。第一通孔连接第一下部导线和第二下部导线以及第一上部导线。与第一下部导线和第二下部导线的最上部分相比，在第一通孔中填充的导电材料的最下部分更接近半导体衬底。
在上述半导体器件中，其中，所述最下部分位于所述第一下部导线和所述第二下部导线之间。
在上述半导体器件中，还包括设置在所述第一绝缘层上方的第二绝缘层，其中，所述多个通孔和所述多条上部导线嵌入在所述第二绝缘层内。
在上述半导体器件中，还包括设置在所述第一绝缘层上方的第二绝缘层，其中，所述多个通孔和所述多条上部导线嵌入在所述第二绝缘层内，还包括设置在所述第一绝缘层和所述第二绝缘层之间的第三绝缘层，其中，所述第三绝缘层没有存在于所述第一下部导线和所述第二下部导线之间的所述第一通孔下方。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (19)

1.一种用于制造半导体器件的方法，包括：
在半导体衬底上方形成在第一方向上延伸的多条下部导线；
在所述多条下部导线上面形成绝缘层；
通过在所述绝缘层中形成第一开口并且用导电材料填充所述第一开口来形成多个第一通孔；
通过在所述绝缘层中形成第二开口并且用导电材料填充所述第二开口来形成多个第二通孔；
形成在与所述第一方向相交的第二方向上延伸的并且连接至所述多个第一通孔的多条第一上部导线；以及
形成在所述第二方向上延伸的并且连接至所述多个第二通孔的多条第二上部导线，其中：
通过单独的图案化操作实施形成所述多个第一通孔和形成所述多个第二通孔，
在形成所述第一开口以及形成所述第二开口的至少一个中，所述多条下部导线的两条线的至少部分暴露于至少一个开口中，从而使得至少一个通孔连接所述多条下部导线的至少两条线以及所述多条第一上部导线或所述多条第二上部导线的一条线，
所述多条第一上部导线和所述多条第二上部导线在所述第一方向上交替地布置为具有第一间距，以及
所述多个第一通孔在所述第一方向上设置为具有第二间距，所述第二间距是所述第一间距的两倍，
其中，填充所述第一开口的导电材料的位于所述多条下部导线的邻近的两条线之间的最下部分比所述邻近的两条线的最上部分更接近所述半导体衬底。
2.根据权利要求1所述的方法，其中，所述多个第二通孔在所述第一方向上设置为具有所述第二间距。
3.根据权利要求2所述的方法，其中：
所述多条第一上部导线在所述第一方向上布置为具有所述第二间距，以及
所述多条第二上部导线在所述第一方向上布置为具有所述第二间距。
4.根据权利要求1所述的方法，其中：
通过第一双镶嵌工艺形成所述多个第一通孔和所述多条第一上部导线，以及
通过第二双镶嵌工艺形成所述多个第二通孔和所述多条第二上部导线。
5.根据权利要求1所述的方法，其中：
所述多个第一通孔和所述多个第二通孔具有相同的设计图案，以及
所述多个第一通孔在所述第一方向上的平均宽度与所述多个第二通孔在所述第一方向上的平均宽度不同。
6.根据权利要求1所述的方法，其中：
在形成所述第一开口中，所述多条下部导线的两条线的至少部分暴露于所述第一开口的至少一个中，从而使得所述多个第一通孔的至少一个连接所述多条下部导线的至少两条线，以及
在形成所述第二开口中，所述多条下部导线的两条线的至少部分暴露于所述第二开口的至少一个中，从而使得所述多个第二通孔的至少一个连接所述多条下部导线的至少两条线。
7.根据权利要求6所述的方法，其中，所述多个第一通孔或所述多个第二通孔的至少一个通孔仅连接所述下部导线的一条线并且仅连接所述多条第一上部导线或所述多条第二上部导线的一条线。
8.根据权利要求6所述的方法，其中：
形成所述绝缘层包括形成第一绝缘层、位于所述第一绝缘层上方的第二绝缘层以及位于所述第二绝缘层上方的第三绝缘层，
形成所述第一开口包括：
图案化所述第三绝缘层直至暴露所述第二绝缘层；以及
蚀刻暴露的第二绝缘层，从而使得暴露所述下部导线的两条线的至少部分，以及
在蚀刻所述暴露的第二绝缘层中，蚀刻所述第一绝缘层的上部的部分。
9.根据权利要求1所述的方法，其中：
在形成所述多个第一通孔之后，形成所述多条第一上部导线，
在形成所述第一上部导线之后，形成所述多个第二通孔，以及
在形成所述多个第二通孔之后，形成所述多个第二上部导线。
10.一种半导体器件，包括：
多条下部导线，位于半导体衬底上面并且在第一方向上延伸；
绝缘层，位于所述多条下部导线上面；
多条上部导线，位于所述绝缘层和所述多条下部导线上面并且在与所述第一方向相交的第二方向上延伸；以及
多个通孔，在所述绝缘层中形成用导电材料填充，
其中：
所述多条上部导线在所述第一方向上布置为具有第一间距，
所述多个通孔包括第一通孔和第二通孔，
所述第一通孔的至少一个通孔连接所述多条下部导线的至少两条线和所述多条上部导线的一条线，以及
所述第一通孔在所述第一方向上的平均宽度与所述第二通孔在所述第一方向上的平均宽度不同，
其中，填充在所述第一通孔中的导电材料的位于所述多条下部导线的邻近的两条线之间的最下部分比所述邻近的两条线的最上部分更接近所述半导体衬底。
11.根据权利要求10所述的半导体器件，其中：
所述第一通孔在所述第一方向上设置为具有第二间距，所述第二间距是所述第一间距的两倍，以及
所述第二通孔在所述第一方向上设置为具有所述第二间距。
12.根据权利要求10所述的半导体器件，其中：
每个所述第一通孔均连接至所述多条下部导线的至少两条线，两个或更多所述第一通孔连接至所述多条上部导线的一条线。
13.根据权利要求10所述的半导体器件，其中，所述第一通孔或所述第二通孔的至少一个通孔仅连接所述下部导线的一条线并且仅连接所述多条上部导线的一条线。
14.根据权利要求10所述的半导体器件，其中：
所述多条下部导线包括连接至晶体管的栅极的第一线和连接至所述晶体管的源极或漏极的第二线，以及
所述第一线和所述第二线经由至少一个通孔连接至所述多条上部导线的一条。
15.根据权利要求14所述的半导体器件，其中，连接至所述第一线和所述第二线的所述多条上部导线的所述一条电连接至电源线。
16.一种半导体器件，包括：
多条下部导线，位于半导体衬底上面并且在第一方向上延伸，所述多条下部导线包括第一下部导线以及在与所述第一方向相交的第二方向上邻近于所述第一下部导线的第二下部导线；
第一绝缘层，位于所述多条下部导线上面；
多条上部导线，位于所述第一绝缘层和所述多条下部导线上面并且在所述第二方向上延伸，所述多条上部导线包括第一上部导线；以及
多个通孔，在所述第一绝缘层中形成用导电材料填充，所述多个通孔包括第一通孔，其中：
所述第一通孔连接所述第一下部导线和所述第二下部导线以及所述第一上部导线，以及
与所述第一下部导线和所述第二下部导线的最上部分相比，在所述第一通孔中填充的所述导电材料的最下部分更接近所述半导体衬底。
17.根据权利要求16所述的半导体器件，其中，所述最下部分位于所述第一下部导线和所述第二下部导线之间。
18.根据权利要求16所述的半导体器件，还包括设置在所述第一绝缘层上方的第二绝缘层，
其中，所述多个通孔和所述多条上部导线嵌入在所述第二绝缘层内。
19.根据权利要求18所述的半导体器件，还包括设置在所述第一绝缘层和所述第二绝缘层之间的第三绝缘层，
其中，所述第三绝缘层没有存在于所述第一下部导线和所述第二下部导线之间的所述第一通孔下方。
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