CN113764583A - 集成电路芯片的电容器结构及其制造方法 - Google Patents

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CN113764583A CN202111142312.2A CN202111142312A CN113764583A CN 113764583 A CN113764583 A CN 113764583A CN 202111142312 A CN202111142312 A CN 202111142312A CN 113764583 A CN113764583 A CN 113764583A
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Abstract

根据本公开的一些实施例，集成电路芯片的电容器结构包括绝缘层、第一电极和第二电极。绝缘层包括绝缘隔板并具有第一沟槽和通过绝缘隔板与第一沟槽分离的第二沟槽。第一电极设置在第一沟槽中。第二电极设置在第二沟槽中。第一电极沿螺旋轨迹布置并环绕螺旋沟道。第二电极设置在螺旋沟道内。本发明的实施例还提供了另一种集成电路芯片的电容器结构以及制造集成电路芯片的电容器结构的方法。

Description

集成电路芯片的电容器结构及其制造方法
本申请是于2017年2月27日提交的申请号为201710107656.7，名称为“集成电路芯片的电容器结构及其制造方法”的分案申请。
技术领域
本发明的实施例涉及半导体领域，并且更具体地，涉及集成电路芯片的电容器结构及其制造方法。
背景技术
根据实际的设计要求，集成电路芯片包括多个有源部件和互连的无源部件。为了集成和互连多个部件，集成电路芯片通常具有多个金属布线层。当在制造期间发生凸起问题时，各金属布线层的外形是不均匀的，这通常降低了产率。在实例中，位于凸起位置的接触通孔未能延伸到预定深度从而产生开路或不需要的短路。
发明内容
根据本发明的实施例，提供了一种集成电路芯片的电容器结构，包括：绝缘层，包括绝缘隔板并具有第一沟槽和通过绝缘隔板与第一沟槽分离的第二沟槽；第一电极，设置在第一沟槽中；第二电极，设置在第二沟槽中，其中，第一电极沿螺旋轨迹布置并环绕螺旋沟道，并且第二电极设置在螺旋沟道内。
根据本发明的实施例，提供了一种集成电路芯片的电容器结构，包括：绝缘层，包括绝缘隔板并具有第一沟槽和通过绝缘隔板与第一沟槽分离的第二沟槽；第一电极，设置在第一沟槽内；第二电极，设置在第二沟槽内；以及覆盖绝缘层，覆盖绝缘层、第一电极和第二电极，其中，绝缘层的介电常数大于覆盖绝缘层的介电常数。
根据本发明的实施例，提供了一种制造集成电路芯片的电容器结构的方法，包括：图案化绝缘层以形成第一沟槽和与第一沟槽分离的第二沟槽，其中，第一沟槽和第二沟槽从绝缘层的顶部表面向下延伸；以及将导电材料填充到第一沟槽和第二沟槽中以分别形成第一电极和第二电极。
附图说明
当结合附图进行阅读时，通过以下详细描述可以更好地理解本发明的各个方面。应该注意，根据工业的标准实践，各个部件没有按比例绘制。实际上，为了清楚讨论，各个部件的尺寸可以任意地增大或缩小。
图1A示意性地展示了根据一些实施例的制造集成电路芯片的电容器结构的方法步骤。
图1B示意性地展示了沿图1A中的线I-I所描述的结构的截面图。
图2A示意性地展示了根据一些实施例的制造集成电路芯片的电容器结构的方法步骤。
图2B示意性地展示了沿图2A中的线II-II所描述的结构的截面图。
图3A示意性地展示了根据一些实施例的制造集成电路芯片的电容器结构的方法步骤。
图3B示意性地展示了沿图3A中的线III-III所描述的结构的截面图。
图4A示意性地展示了根据一些实施例的制造集成电路芯片的电容器结构的方法步骤。
图4B示意性地展示了沿图4A中的线IV-IV所描述的结构的截面图。
图5示意性地展示了根据一些实施例的集成电路芯片的电容器结构。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的许多不同实施例或实例。以下描述组件或布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在约束本发明。例如，在以下的描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件被形成为直接接触的实施例，并且也可以包括可以在第一部件和第二部件形成其他部件使得第一部件和第二部分不直接接触的实施例。而且，本发明在各个实例中可重复参考数字和/或字母。这些重复是为了简化和清楚的目的，并且其本身并不表示所讨论的多个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在...下方”、“在...下面”、“下部”、“在...上面”、“上部”等的空间关系术语，以描述如图中所示的一个元件或部件与另一元件或部件的关系。除图中所示的定向之外，空间关系术语还包括使用或操作中器件的不同定向。装置可以以其他方式定向(旋转90度或在其他方位上)，以及本文使用的空间相对描述符可以同样地作相应的解释。
参考图1A和图1B，集成电路芯片的绝缘层100被图案化以在其中形成第一沟槽102和第二沟槽104。绝缘层100可由绝缘材料、高K介电材料或其组合制成。在实例中，绝缘材料包括氮化硅、氧化硅或多层绝缘材料，比如氧化硅和氮化硅。高K介电材料包括，例如，HfSiON、SiON或HfO2。例如，绝缘层100通过光刻和蚀刻工艺来图案化。为了图案化绝缘层100，在绝缘材料层上形成光刻胶。随后，通过使用其上具有至少一个光屏蔽图案的一个光掩模执行光刻工艺。在光刻工艺中，穿过光掩模的辐射照射在光刻胶上，并且因此，光刻胶的一部分被暴露于辐射而其余部分没有。接着，光刻胶被显影使得光掩模的图案被转移到光刻胶。然后通过使用被显影和图案化的光刻胶作为蚀刻掩模来执行蚀刻工艺以图案化绝缘材料层。在执行上述提到的图案化工艺之后，形成了包括位于其中的第一沟槽102和第二沟槽104的绝缘层100。因此在实施例中，通过光刻和蚀刻工艺形成第一沟槽102和第二沟槽104。在一些实施例中，第一沟槽102和第二沟槽104从绝缘层100的顶部表面100T向下延伸至绝缘层100的底部表面100B，如图1B所示。换句话说，第一沟槽102和第二沟槽104穿透绝缘层100。在替代实施例中，第一沟槽102和第二沟槽104从绝缘层100的顶部表面100T向下延伸至绝缘层100的内部。换句话说，第一沟槽102和第二沟槽104并未穿透绝缘层100。
如图1A和图1B所示，在绝缘层100的顶部表面100T上，第一沟槽102的轨迹和第二沟槽104的轨迹分别为螺旋轨迹，如图1A所示，其中，第一沟槽102的轨迹和第二沟槽104的轨迹未彼此相交。在替代实施例中，第一沟槽102和第二沟槽104分别沿直线轨迹、之字形轨迹、曲线轨迹等布置。绝缘层100包括具有壁状结构的绝缘隔板106。第一沟槽102和第二沟槽104被绝缘隔板106分开。绝缘隔板106包括被第一沟槽102暴露的第一侧面106S1和被第二沟槽104暴露的第二侧面106S2。第一沟槽102的边缘被绝缘隔板106的第一侧面106S1环绕并且第二沟槽104的边缘被绝缘隔板106的第二侧面106S2环绕。在一些实施例中，绝缘隔板106被夹置在第一沟槽102和第二沟槽104之间。在第一沟槽102和第二沟槽104之间的绝缘隔板106具有恒定的宽度106W。第一沟槽102的深度102D大于第一沟槽102的宽度102W并且第二沟槽104的深度104D大于第二沟槽104的宽度104W。绝缘隔板106的高度106H大于绝缘隔板106的宽度106W。在一些实施例中，第一沟槽102的深度102D、第二沟槽104的深度104D、绝缘隔板106的高度106H和绝缘层100的厚度彼此相等。在替代实施例中，第一沟槽102的深度102D、第二沟槽104的深度104D、绝缘隔板106的高度106H小于绝缘层100的厚度。在一些实施例中，第一沟槽102的深度102D与宽度102W的比率在2到10的范围之间并且第二沟槽104的深度104D与宽度104W的比率在2至10范围的之间。
参考图2A和图2B，第一沟槽102和第二沟槽104被填充导电材料以分别形成第一电极112和第二电极114。在第一沟槽102中形成的第一电极112和在第二沟槽104中形成的第二电极114通过绝缘隔板106分开。例如，第一电极112和第二电极114由相同的材料形成。在实施例中，填充导电材料到第一沟槽102和第二沟槽104中的方法包括：化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)、高密度等离子体CVD(HDPCVD)、电镀、其它合适的方法和/或其组合。在一些实施例中，填充到第一沟槽102和第二沟槽104中的导电材料包括导电材料的单层或导电材料的多层。导电材料包括，例如，钛、钨、铝、铜、金属合金、金属硅化物、其它合适的材料和/或其组合。因此，第一电极112和第二电极114具有能够提供所需的电特性的功函数。在一些实施例中，当绝缘层100由高K介电材料制成时，第一电极112和第二电极114之间的电容耦合得到增强。
第一电极112和第二电极114分别具有对应于第一沟槽102和第二沟槽104的形状。在一些实施例中，第一沟槽102和第二沟槽104沿着两个螺旋轨迹布置，并且因此，第一电极112被形成为环绕螺旋沟道112C。第二电极114设置于螺旋沟道112C内并沿第二沟槽104的螺旋形轨道布置。在一些替代实施例中，由于第一沟槽102和第二沟槽104彼此被间隔开，从而第一电极112和第二电极114不与彼此接触。如图2B中所示的截面图中，部分第一电极112和部分第二电极114以如下方式交替布置：第一、第二、第一和第二电极在平行于绝缘层100的平面的方向中相继出现。
在一些实施例中，可以在填充导电性材料到第一沟槽102和第二沟槽104之后执行平坦化工艺。在一些实施例中，平坦化工艺包括通过化学机械抛光(CMP)工艺抛光第一电极112、第二电极114和绝缘层100。因此，第一电极112和第二电极114在物理上和电气上彼此分离，并形成基本光滑的构形。在一些实施例中，第一电极112的顶部表面112T和第二电极114的顶部表面114T对准绝缘层100的顶表面100T并共面或处于大约相同的高度。
第一沟槽102中的第一电极112和第二沟槽104中的第二电极114通过绝缘隔板106彼此分离且当绝缘隔板106的宽度106W恒定时，第一电极112和第二电极114之间的距离可以是恒定的。第一电极112和第二电极114之间的电容耦合与绝缘隔板106的宽度106W以及第一电极112和第二电极114之间的耦合面积相关。第一电极112和第二电极114的形状由第一沟槽102和第二沟槽104确定。在一些实施例中，第一电极112的高度112H大于第一电极112的宽度112W并且第二电极114的高度114H大于第二电极114的宽度114W。第一电极112的高度与第一电极112的宽度的比率在2到10的范围之间，并且第二电极114的高度与第二电极114的宽度的比率在2至10的范围之间。
参考图3A和图3B，形成覆盖绝缘层120以覆盖第一电极112、第二电极114和绝缘层100。覆盖绝缘层120可包括氧化硅、氮化硅、氧氮化物或多层绝缘材料，比如氧化硅和氮化硅。在一些实施例中，绝缘层100的材料可能不同于覆盖绝缘层120的材料。例如，绝缘层100的介电常数可能大于覆盖绝缘层120。在替代实施例中，绝缘层100和覆盖绝缘层120包括相同的材料。在实施例中，在覆盖绝缘层120形成之前，可以形成蚀刻停止层122以覆盖第一电极112、第二电极114和绝缘层100。蚀刻停止层122包括与覆盖绝缘层120不同的材料以提供蚀刻停止功能用于在覆盖绝缘层120中形成诸如通孔的结构。
在一些实施例中，在覆盖绝缘层120中形成多个通孔124A和124B，其中，通孔124A暴露第一电极112并且通孔124B暴露第二电极114。为了形成通孔124A和124B，在绝缘材料层上形成光刻胶。随后，通过使用其上具有至少一个光屏蔽图案的光掩模执行光刻工艺。在光刻工艺中，穿过光掩模的辐射照射在光刻胶上，并且因此，光刻胶的一部分被暴露于辐射而其余部分没有。接着，光刻胶被显影以使得光掩模的图案被转移到光刻胶。然后通过使用被显影和图案化的光刻胶作为蚀刻掩模来执行蚀刻工艺以在覆盖绝缘层120中形成通孔124A和124B。蚀刻停止层122具有与覆盖绝缘层120不同的材料并作为蚀刻停止层用于形成通孔124A和124B。
在实施例中，第一电极112和第二电极114基本上延伸至相同的水平。因此，通孔124A和124B被形成为具有相似或相同的深度。此外，第一电极112和第二电极114在厚度方向T上分别具有足够的高度，以使得在发生过度蚀刻问题的情况下，通孔124A仍然暴露第一电极112而不暴露第一电极112之下的部件，类似地，在发生过度蚀刻问题的情况下，通孔124B仍然暴露第二电极114而不暴露第二电极114之下的部件。因此，制造通孔124A和124B的工艺窗口被增强。
参考图4A和图4B，在通孔124A和124B中形成第一导电通孔132和第二导电通孔134，以穿过覆盖绝缘层120并分别接触第一电极112和第二电极114。形成于通孔124A中的第一导电通孔132接触第一电极112的不同部分。形成于通孔124B中的第二导电通孔134接触第二电极114的不同部分。在一些实施例中，形成第一导电通孔132和第二导电通孔134的方法包括将导电材料填充在覆盖绝缘层120的通孔124A和124B中。填充通孔124A和124B的导电材料包括，例如，钛、钨、铝、铜、金属合金、金属硅化物、其它合适的材料和/或其组合。第一和第二导电通孔132和134的材料可以是与第一和第二电极112和114相同或不同的材料。
如图4A和图4B，接触第一电极112的第一导电通孔132所处水平基本与接触第二电极114的第二导电通孔134所处水平相同或等同。每个第一导电通孔132的延伸深度132E等同于每个第二导电通孔134的延伸深度134E。在图3B所示的步骤中，制造通孔124A和124B的工艺窗口被增强。因此，无论第一电极112和第二电极114是否形成在大致光滑的构型上，都能很容易地制造第一导电通孔132和第二导电通孔134以连接第一电极112和第二电极114，而不会引起不需的短路或不需的开路。因此，制造导电通孔132和134的产率得以提高。
在图4A和图4B中，电容器结构140包括绝缘层100、第一电极112、第二电极114、覆盖绝缘层120、第一导电通孔132和第二导电通孔134。绝缘层100包括将第一沟槽102与第二沟槽104分离的绝缘隔板106。第一电极112和第二电极114被分别设置于第一沟槽102和第二沟槽104内。第一电极112和第二电极114被绝缘隔板106分离，并沿着绝缘隔板106布置。此外，覆盖绝缘层120设置于第一电极112、第二电极114和绝缘层100的抛光的顶部表面上。第一导电通孔132和第二导电通孔134穿过覆盖绝缘层120。第一导电通孔132在与第二导电通孔134接触第二电极114的水平相同的水平处接触第一电极112。
在本实施例中，第一电极112和第二电极114互相平行，并平行于绝缘层100的厚度方向T。此外，在绝缘层100的平面上的第一电极112和第二电极114的轨迹分别以螺旋方式布置。第一电极112和第二电极114之间的电容与第一电极112和第二电极114的轨迹的延伸长度成比例。因此，电容器结构140有助于在小范围内提供大的电容。在实施中，如图4B所示，部分第一电极112和部分第二电极114被重复并以平行于绝缘层100的平面的方向交替地布置。第一电极112的一个部分112’位于第二电极114的两个部分114’之间。因此，第一电极112的部分112’的一侧连接至两部分114’中的一个，而部分112’的相对侧连接至其它的部分114’，这增强了第一电极112和第二电极114之间的电容耦合。同时，第一电极112第二电极114的布局区不需被增大。
参考图5，电容器结构140设置于集成电路芯片10中。集成电路芯片10包括具有多个半导体部件14的衬底12和设置在衬底12上的互连层16。在一些实施例中，互连层16配备有多个金属布线层，并且金属布线层M1及金属布线层M2是其中两个相邻的金属布线层。电容器结构140位于金属布线层M1及金属布线层M2之间。另外，半导体部件14包括晶体管、二极管等。
如图5所示，金属布线层M1可以由蚀刻停止层22覆盖且下层绝缘层24在蚀刻停止层22上形成。在实施例中，电容器结构140在下层绝缘层24上形成。或者，在一些实施例中，下层绝缘层24可以与电容器结构140的绝缘层100相同。在一些实施例中，覆盖绝缘层120包括与下层绝缘层24相同的材料，同时配备有第一电极112和第二电极114的绝缘层100包括与覆盖绝缘层120和下层绝缘材料24不同的材料。在实例中，绝缘层100的介电常数可选择地大于覆盖绝缘层120和下层绝缘层24中的至少一个。
在电容器结构140的顶部上，形成另一蚀刻停止层32并在蚀刻停止层32上选择性地形成抗反射层34。此外，在抗反射层34上形成绝缘层36并且金属布线层M2被形成为包括连接第一导电通孔132和第二导电通孔134的金属图案38。金属图案38的材料包括，例如，钛、钨、铝、铜、金属合金、金属硅化物、其它合适的材料和/或其组合。金属图案38的材料与第一导电通孔132和第二导电通孔134的材料相同或不同。在本实施例中，第一导电通孔132以集中的方式布置并且第二导电通孔134也以集中的方式布置，这样第一导电通孔132和第二导电通孔134被分别连接到不同的金属图案38。一种金属图案38同时覆盖多个第一导电通孔132，同样，另一金属图案38同时覆盖多个第二导电通孔134，这样容易建立对第一和第二导电导通孔132和134的电连接，并且接触区被扩大以确保电连接关系。在一些实施例中，根据芯片设计，金属布线层M2还包括用于电连接到部件的其它金属图案。
在一些实施例中，金属布线层M1被抛光并且随后在抛光的金属布线层M1上形成蚀刻停止层22、下层绝缘层24和电容器结构140。抛光的金属布线层M1提供了用于形成随后部件的平坦表面，比如电容器结构140，这有助于提高制造随后部件的产率。在替代实施例中，虽然金属布线层M1被抛光，但由于随后的制造工艺金属布线层M1的构型具有凸起(hillock)。因此，随后形成的部件(比如刻蚀停止层22、下层绝缘层24和电容器结构140)形成于不平坦的表面。在本实施例中，电容器结构140的第一电极112和第二电极114被形成为互相平行并平行于绝缘层100的厚度方向T，这样使得第一电极112和第二电极114不会形成为共形于或覆盖金属布线层M1的构型。此外，图4B中的用于使第一导电通孔132和第二导电通孔134接触第一电极112和第二电极114的通孔124A和124B被形成为正确暴露第一电极112和第二电极114，以便电极112和导电通孔132之间的连接及电极114和导电通孔134之间的连接得到保障，而没有不需的开路或不需的短路。因此，金属布线层M1的凸起现象对电容器结构140的产率影响最小。
根据本公开的一些实施例，集成电路芯片的电容器结构包括绝缘层、第一电极和第二电极。绝缘层包括绝缘隔板并具有第一沟槽和通过绝缘隔板与第一沟槽分离的第二沟槽。第一电极设置在第一沟槽中。第二电极设置在第二沟槽中。第一电极沿螺旋轨迹布置并环绕螺旋沟道，并且第二电极设置在螺旋沟道内。
根据本公开的替代实施例，集成电路芯片的电容器结构包括绝缘层、第一电极、第二电极和覆盖绝缘层。绝缘层包括绝缘隔板并具有第一沟槽和通过绝缘隔板与第一沟槽分离的第二沟槽。第一电极设置在第一沟槽内。第二电极设置在第二沟槽内。覆盖绝缘层覆盖绝缘层、第一电极和第二电极。绝缘层的介电常数大于覆盖绝缘层的介电常数。
根据本公开的替代实施例，制造集成电路芯片的电容器结构的方法至少包括以下步骤。绝缘层被图案化以形成第一沟槽和与第一沟槽分离的第二沟槽。第一沟槽和第二沟槽从绝缘层的顶部表面向下延伸。导电材料填充到第一沟槽和第二沟槽中以分别形成第一电极和第二电极。
根据本发明的实施例，提供了一种集成电路芯片的电容器结构，包括：绝缘层，包括绝缘隔板并具有第一沟槽和通过绝缘隔板与第一沟槽分离的第二沟槽；第一电极，设置在第一沟槽中；第二电极，设置在第二沟槽中，其中，第一电极沿螺旋轨迹布置并环绕螺旋沟道，并且第二电极设置在螺旋沟道内。
根据本发明的实施例，第一电极和第二电极彼此平行并且平行于绝缘层的厚度方向。
根据本发明的实施例，绝缘隔板具有恒定的宽度。
根据本发明的实施例，绝缘隔板的高度大于绝缘隔板的宽度。
根据本发明的实施例，集成电路芯片包括具有多个半导体部件的衬底和设置在衬底上的互连层，互连层包括多个金属布线层并且电容器结构设置在相邻的两个金属布线层之间。
根据本发明的实施例，还包括覆盖绝缘层、第一电极和第二电极的覆盖绝缘层。
根据本发明的实施例，还包括第一接触柱和第二接触柱，其中，第一接触柱和第二接触柱穿过覆盖绝缘层并分别接触第一电极和第二电极。
根据本发明的实施例，第一接触柱的延伸深度与第二接触柱的延伸深度相等。
根据本发明的实施例，第一电极的高度与第一沟槽的深度相等并且第二电极的高度与第二沟槽的深度相等。
根据本发明的实施例，提供了一种集成电路芯片的电容器结构，包括：绝缘层，包括绝缘隔板并具有第一沟槽和通过绝缘隔板与第一沟槽分离的第二沟槽；第一电极，设置在第一沟槽内；第二电极，设置在第二沟槽内；以及覆盖绝缘层，覆盖绝缘层、第一电极和第二电极，其中，绝缘层的介电常数大于覆盖绝缘层的介电常数。
根据本发明的实施例，还包括第一导电通孔和第二导电通孔，其中，第一导电通孔和第二导电通孔穿过覆盖绝缘层并分别接触第一电极和第二电极。
根据本发明的实施例，集成电路芯片包括具有多个半导体部件的衬底和设置在衬底上的互连层，互连层包括多个金属布线层并且电容器结构设置在相邻的两个金属布线层之间。
根据本发明的实施例，第一电极的高度与第一沟槽的深度相等并且第二电极的高度与第二沟槽的深度相等。
根据本发明的实施例，第一电极和第二电极彼此平行并且平行于绝缘层的厚度方向。
根据本发明的实施例，提供了一种制造集成电路芯片的电容器结构的方法，包括：图案化绝缘层以形成第一沟槽和与第一沟槽分离的第二沟槽，其中，第一沟槽和第二沟槽从绝缘层的顶部表面向下延伸；以及将导电材料填充到第一沟槽和第二沟槽中以分别形成第一电极和第二电极。
根据本发明的实施例，第一沟槽和第二沟槽通过使用光掩模的光刻和蚀刻工艺形成。
根据本发明的实施例，在形成第一电极和第二电极之后，还执行平坦化工艺。
根据本发明的实施例，平坦化工艺包括抛光第一电极、第二电极和绝缘层。
根据本发明的实施例，还形成覆盖第一电极、第二电极和绝缘层的覆盖绝缘层。
根据本发明的实施例，还形成穿过覆盖绝缘层以分别接触第一电极和第二电极的第一导电通孔和第二导电通孔。
上面概述了若干实施例的特征、使得本领域技术人员可以更好地理解本发明的方面。本领域技术人员应该理解、他们可以容易地使用本发明作为基础来设计或修改用于实现与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到、这种等同构造并不背离本发明的精神和范围、并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种集成电路芯片的电容器结构，包括：
绝缘层，包括绝缘隔板并具有第一沟槽和通过所述绝缘隔板与所述第一沟槽分离的第二沟槽；
第一电极，设置在所述第一沟槽中；
第二电极，设置在所述第二沟槽中，其中，所述第一电极沿螺旋轨迹布置并环绕螺旋沟道，并且所述第二电极设置在所述螺旋沟道内以使所述第一电极环绕所述第二电极，所述第一电极、所述第二电极、所述第一沟槽和所述第二沟槽的顶面共面；
第一接触柱和第二接触柱，所述第一接触柱接触所述第一电极的沿螺旋轨迹布置部分的顶面，所述第二接触柱接触所述第二电极的沿螺旋轨迹布置部分的顶面。
2.根据权利要1所述的电容器结构，其中，所述第一电极和所述第二电极彼此平行。
3.根据权利要1所述的电容器结构，其中，所述绝缘隔板具有恒定的宽度。
4.根据权利要1所述的电容器结构，其中，所述绝缘隔板的高度大于所述绝缘隔板的宽度。
5.根据权利要1所述的电容器结构，其中，所述集成电路芯片包括具有多个半导体部件的衬底和设置在所述衬底上的互连层，所述互连层包括多个金属布线层并且所述电容器结构设置在相邻的两个所述金属布线层之间。
6.根据权利要1所述的电容器结构，还包括覆盖所述绝缘层、所述第一电极和所述第二电极的覆盖绝缘层。
7.根据权利要1所述的电容器结构，还包括蚀刻停止层，所述蚀刻停止层覆盖所述第一电极、所述第二电极和所述绝缘层，其中，所述第一接触柱和所述第二接触柱穿过所述蚀刻停止层。
8.根据权利要1所述的电容器结构，其中，所述第一接触柱的延伸深度与所述第二接触柱的延伸深度相等。
9.一种集成电路芯片的电容器结构，包括：
绝缘层，包括绝缘隔板并具有第一螺旋形沟槽和通过所述绝缘隔板与所述第一螺旋形沟槽分离的第二螺旋形沟槽；
第一螺旋形电极，设置在所述第一螺旋形沟槽内；
第二螺旋形电极，设置在所述第二螺旋形沟槽内；
覆盖绝缘层，覆盖所述绝缘层、所述第一螺旋形电极和所述第二螺旋形电极，其中，所述第一螺旋形电极环绕所述第二螺旋形电极，所述螺旋形第一电极、所述螺旋形第二电极、所述第一螺旋形沟槽和所述第二螺旋形沟槽的顶面共面；以及
第一导电通孔和第二导电通孔，穿过所述覆盖绝缘层，分别接触所述第一螺旋形电极和所述第二螺旋形电极的螺旋形部分的顶面。
10.一种制造集成电路芯片的电容器结构的方法，包括：
图案化绝缘层以形成第一沟槽和与所述第一沟槽分离的第二沟槽，其中，所述第一沟槽和所述第二沟槽从所述绝缘层的顶部表面向下延伸；
将导电材料填充到所述第一沟槽和所述第二沟槽中以分别形成第一电极和第二电极，其中，所述第一电极沿螺旋轨迹布置并环绕螺旋沟道，并且所述第二电极设置在所述螺旋沟道内以使所述第一电极环绕所述第二电极，所述第一电极、所述第二电极、所述第一沟槽和所述第二沟槽的顶面共面；以及
形成接触所述第一电极的沿螺旋轨迹布置部分的顶面的第一导电通孔，并形成接触所述第二电极的沿螺旋轨迹布置部分的顶面的第二导电通孔。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107579083B (zh) * 2017-09-30 2024-06-11 京东方科技集团股份有限公司 阵列基板及制备方法和显示装置
KR102642279B1 (ko) * 2019-02-18 2024-02-28 양쯔 메모리 테크놀로지스 씨오., 엘티디. 새로운 커패시터 구조 및 이를 형성하는 방법

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661079B1 (en) * 2002-02-20 2003-12-09 National Semiconductor Corporation Semiconductor-based spiral capacitor
US20040140527A1 (en) * 2003-01-21 2004-07-22 Renesas Technology Corp. Semiconductor device having poly-poly capacitor
CN101047209A (zh) * 2006-03-28 2007-10-03 台湾积体电路制造股份有限公司 电容器结构及多层电容器结构
CN101276812A (zh) * 2007-03-29 2008-10-01 松下电器产业株式会社 电容器结构
CN102446896A (zh) * 2011-11-08 2012-05-09 上海华力微电子有限公司 一种盘旋式金属间电容结构及其布局
CN103839916A (zh) * 2012-11-26 2014-06-04 上海华虹宏力半导体制造有限公司 Mom电容
US20140203404A1 (en) * 2013-01-21 2014-07-24 Qualcomm Incorporated Spiral metal-on-metal (smom) capacitors, and related systems and methods
CN104952939A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 一种金属-绝缘体-金属电容结构

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940007650B1 (ko) * 1990-04-02 1994-08-22 마쯔시다덴기산교 가부시기가이샤 반도체메모리장치 및 그 제조방법
US5497028A (en) * 1993-11-10 1996-03-05 Ikeda; Takeshi LC element and semiconductor device having a signal transmission line and LC element manufacturing method
US5455064A (en) * 1993-11-12 1995-10-03 Fujitsu Limited Process for fabricating a substrate with thin film capacitor and insulating plug
US5629553A (en) * 1993-11-17 1997-05-13 Takeshi Ikeda Variable inductance element using an inductor conductor
TW267260B (zh) * 1993-12-29 1996-01-01 Tif Kk
JPH09331072A (ja) * 1996-06-12 1997-12-22 Toshiba Corp 半導体装置及びその製造方法
US5936299A (en) * 1997-03-13 1999-08-10 International Business Machines Corporation Substrate contact for integrated spiral inductors
US6130102A (en) * 1997-11-03 2000-10-10 Motorola Inc. Method for forming semiconductor device including a dual inlaid structure
TW419810B (en) * 1998-06-18 2001-01-21 Hitachi Ltd Semiconductor device
WO2002001641A1 (fr) * 2000-06-27 2002-01-03 Matsushita Electric Industrial Co., Ltd. Dispositif semi-conducteur
DE10160829A1 (de) * 2001-12-11 2003-06-26 Infineon Technologies Ag Diodenschaltung und Verfahren zum Herstellen einer Diodenschaltung
JP4524454B2 (ja) * 2004-11-19 2010-08-18 ルネサスエレクトロニクス株式会社 電子装置およびその製造方法
JP2007059878A (ja) * 2005-07-27 2007-03-08 Seiko Epson Corp 半導体装置、及び発振器
KR100771866B1 (ko) * 2006-02-24 2007-11-01 삼성전자주식회사 높은 정전용량을 갖는 커패시터, 이를 포함하는 집적회로장치 및 그 제조방법
TWI273613B (en) * 2006-03-21 2007-02-11 Ind Tech Res Inst Capacitor structure
US7714535B2 (en) * 2006-07-28 2010-05-11 Semiconductor Energy Laboratory Co., Ltd. Power storage device
JP2009004425A (ja) * 2007-06-19 2009-01-08 Elpida Memory Inc 半導体装置及び半導体装置の製造方法
US8212155B1 (en) * 2007-06-26 2012-07-03 Wright Peter V Integrated passive device
JP5104878B2 (ja) * 2007-12-14 2012-12-19 富士電機株式会社 集積回路および半導体装置
JP2010118548A (ja) * 2008-11-13 2010-05-27 Mitsubishi Electric Corp 半導体装置
JP5499915B2 (ja) * 2009-06-10 2014-05-21 富士電機株式会社 高耐圧半導体装置
DE102011076610A1 (de) * 2010-06-04 2011-12-08 Denso Corporation Stromsensor, inverterschaltung und diese aufweisende halbleitervorrichtung
US8247874B2 (en) * 2010-08-26 2012-08-21 Infineon Technologies Austria Ag Depletion MOS transistor and charging arrangement
JP5321768B1 (ja) * 2011-11-11 2013-10-23 富士電機株式会社 半導体装置

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6661079B1 (en) * 2002-02-20 2003-12-09 National Semiconductor Corporation Semiconductor-based spiral capacitor
US20040140527A1 (en) * 2003-01-21 2004-07-22 Renesas Technology Corp. Semiconductor device having poly-poly capacitor
CN101047209A (zh) * 2006-03-28 2007-10-03 台湾积体电路制造股份有限公司 电容器结构及多层电容器结构
CN101276812A (zh) * 2007-03-29 2008-10-01 松下电器产业株式会社 电容器结构
CN102446896A (zh) * 2011-11-08 2012-05-09 上海华力微电子有限公司 一种盘旋式金属间电容结构及其布局
CN103839916A (zh) * 2012-11-26 2014-06-04 上海华虹宏力半导体制造有限公司 Mom电容
US20140203404A1 (en) * 2013-01-21 2014-07-24 Qualcomm Incorporated Spiral metal-on-metal (smom) capacitors, and related systems and methods
CN104952939A (zh) * 2014-03-25 2015-09-30 中芯国际集成电路制造(上海)有限公司 一种金属-绝缘体-金属电容结构

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