KR100771866B1 - 높은 정전용량을 갖는 커패시터, 이를 포함하는 집적회로장치 및 그 제조방법 - Google Patents

높은 정전용량을 갖는 커패시터, 이를 포함하는 집적회로장치 및 그 제조방법 Download PDF

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Abstract

본 발명은 높은 정전용량을 가지는 커패시터를 포함하는 집적회로 및 그 제조방법에 관한 것으로, 발명에 따른 커패시터는, 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극 및 상기 제1 전극에 대향하도록 배치되며, 상기 제1 전극의 제1 전극 가지에 인접하여 형성된 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극을 포함한다. 상기 제1 전극 가지와 상기 제2 전극 가지 사이에는 상기 제1 전극과 상기 제2 전극을 절연시키는 저유전체 층이 배치되며, 상기 제1 전극 가지와 상기 제2 전극 가지 사이에 배치되는 상기 저유전체 층의 유전율보다 큰 유전율을 갖는 고유전체 층을 포함한다.
반도체 집적회로, 커패시터, 정전용량, 유전체, RC 지연

Description

높은 정전용량을 갖는 커패시터, 이를 포함하는 집적회로 장치 및 그 제조방법{Capacitor having high electrostatic capacity, integrated circuit device including capacitor and method of fabricating thereof}
도 1은 종래의 VPP(Vertical Parallel Plate) 커패시터의 일부를 나타내는 평면도이다.
도 2는 도 1의 A-A'선을 따라 자른 단면도이다.
도 3은 본 발명의 일 실시예에 따른 VPP 커패시터의 일부를 나타내는 평면도이다.
도 4는 도 3의 B-B'선을 자른 VPP 커패시터의 단면도이다.
도 5는 도 4와 대응하는 본 발명의 다른 실시예에 따른 VPP 커패시터의 단면도이다.
도 6A 내지 6I는 본 발명의 일 실시예에 따른 VPP 커패시터의 제조과정을 나타내는 단면도들이다.
* 도면의 주요 부분에 대한 부호의 설명
110 ; 제1 전극 가지(branch) 112 ; 제1 전극 줄기(trunk)
114 ; 제1 연결패드 120 ; 제2 전극 가지
122 ; 제2 전극 줄기 124 ; 제2 연결패드
130 ; 저유전체층 132 ; 절연층
140 ; 고유전체층
본 발명은 커패시터를 포함하는 집적회로에 관한 것으로, 특히 도전라인에 의해 형성되는 커패시터를 포함하며, 높은 정전용량을 가지는 커패시터를 포함하는 집적회로 및 그 제조방법에 관한 것이다.
집적회로에는 여러 용도로 커패시터(capacitor)가 형성되어 사용되고 있다. 예를 들어, RAM(random access memory)과 같은 메모리 소자뿐만 아니라, RF(radio frequency) 소자 또는 혼합신호 소자(mixed signal device)와 같은 아날로그 소자 및 고밀도 집적회로(large scale integrated circuit) 등에도 다수의 커패시터가 구비되어 사용되고 있다. 일반적으로 커패시터 구성은 리키지(leakage) 및 다른 영향들로 인하여 전하를 잃어버리기 때문에 가능한 많은 양의 전하를 저장하는 것이 바람직하다. 특히, 최근 반도체 장치의 전체 크기가 작아지게 됨에 따라, 좁은 공간에 고용량의 커패시터를 구현하는 기술이 중요시되고 있다.
커패시터를 포함하는 집적회로를 제조하는 경우, 커패시터의 단위면적당 정전용량을 증가시키게 되면 그만큼 회로의 면적을 줄일 수 있게 되고, 이에 의해서 집적회로의 집적도를 증가시킬 수 있는 이점이 있다. 집적 회로 내에 사용되는 커패시터로는 다양한 구조가 사용될 수 있는데, 예를 들어 MIM(metal-insulator- metal) 커패시터처럼 한 쌍의 평면 전극 사이에 유전체층을 배치한 구조를 가지고, 양 전극간의 정전 유도(electrostatic induction)를 이용하여 전하를 축적할 수 있다. 이때 커패시터의 정전용량 값 C는 하기 수학식1에 의하여 계산된다.
C=εr·ε0·S/d
(εr: 유전체의 비유전율, ε0: 진공유전율, S: 커패시터 전극의 대향하는 면적, d: 전극간의 거리)
최근 반도체의 미세화 기술이 발전함에 따라, 배선 자체를 가늘게 하거나, 배선 간격을 좁게 함으로써 단위면적당 많은 배선을 형성할 수 있게 되고 있으며, 다층화할 수 있는 배선의 수도 증가하고 있다. 이에 따라, 집적회로 내의 배선을 단위면적당 마주보는 면적이 최대한 커지도록 면 방향이나 수직방향으로 다층에 나란히 배치할 수 있는데, 이러한 다양한 구조의 커패시터는 향후 다층화 기술 등이 발전함에 따라 정전용량을 증가시키면서도 회로면적의 감소에 유용한 커패시터가 될 수 있다.
집적회로 내에 형성되는 커패시터의 한가지 예로 수직 평행판(VPP: Vertical Parallel Plate) 커패시터가 있다. 종래의 집적회로 내에 VPP 커패시터를 형성하는 기술이 예를 들어, 미국등록특허 제 6,451,667 호 등에 개시되어 있다. 도 1은 종래의 VPP 구조의 개략적인 평면도이며, 도 2는 도 1의 A-A'선을 따라 자른 일부 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 종래의 VPP 커패시터는 외부의 전원에 각기 연결되는 제1 패드(14) 및 제2 패드(24)와 이에 각각 연결된 제1 전극 줄기(12) 및 제2 전극 줄기(22)가 서로 대향하는 구조를 가지고 그 사이에 유전체(30)가 구성되어 있다. 특히 제1 전극 줄기(12) 및 제2 전극 줄기(22)는 일정한 거리를 유지하며, 각 전극으로부터 대향하는 다른 전극을 향하여 서로 깍지낀 형상으로 제1 전극 가지(10) 및 제2 전극 가지(20)가 서로 인접하며 복수개가 형성되어 있다.
종래의 VPP 커패시터의 정전용량은 마주보는 전극 가지들 간의 면적 및 거리, 유전물질의 유전율 등을 이용하여 상기 수학식 1에 의해서 계산될 수 있다. 따라서, 커패시터의 정전용량을 증가시키기 위해서는 유전물질로 높은 유전율을 가지는 물질을 사용하거나, 유전체의 두께를 줄이거나, 전극 가지의 개수를 증가시켜 대향하는 면적을 증가시키는 방법 등이 있을 수 있다. 그러나, 유전체의 두께를 줄이는 것은 누설전류가 증가할 우려가 있으며, 전극 가지의 개수를 증가시키는 것은 집적회로의 전체 크기를 증가시킬 수 있으므로 정전용량 증가에 한계가 있게 된다. 특히, 유전체를 층간 절연층인 IMD(Inter Metal Dielectric) 또는 ILD(Inter Layer Dielectric)로 구성하여 사용되는 경우에는, 높은 유전율을 갖는 유전물질을 사용하는 것은 RC 지연(RC delay)를 증가시킬 수 있기 때문에 바람직하지 않게 된다.
본 발명이 이루고자 하는 기술적 과제는 단위면적당 정전용량을 크게 할 수 있는 높은 정전용량을 갖는 커패시터를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 높은 정전용량을 갖는 커패시 터를 포함하는 집적회로 장치를 제공하는 데 있다.
본 발명이 이루고자 하는 또다른 기술적 과제는 높은 정전용량을 갖는 커패시터를 포함하는 집적회로 장치의 제조방법을 제공하는 데 있다.
본 발명이 이루고자 하는 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 본 발명에 따른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터는, 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극 및 상기 제1 전극에 대향하도록 배치되며, 상기 제1 전극의 제1 전극 가지에 인접하여 형성된 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극을 포함한다. 상기 제1 전극 가지와 상기 제2 전극 가지 사이에는 상기 제1 전극과 상기 제2 전극을 절연시키는 저유전체 층이 배치되며, 상기 제1 전극 가지와 상기 제2 전극 가지 사이에 배치되는 상기 저유전체 층의 유전율보다 큰 유전율을 갖는 고유전체 층을 포함한다.
바람직하게는, 상기 고유전체층은 상기 제1 전극 가지 또는 상기 제2 전극 가지와 직접 접촉하지 않으며, 상기 제1 전극 가지와 상기 제2 전극 가지는 동일 평면상에 형성된다. 한편, 상기 제1 전극 가지 및 상기 제2 전극 가지는 상기 저유전체층의 표면 근방에 형성되는 트랜치 내에 매립된 형상을 하며, 상기 고유전체층은 상기 제1 전극 가지와 상기 제2 전극 가지 사이에서 상기 저유전체층의 표면 근방에 형성되는 트랜치 내에 매립된 형상을 한다.
한편, 상기 본 발명의 다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터를 포함하는 집적회로 장치는, 반도체 기판, 상기 반도체 기판 위로 적층되는 복수개의 저유전체층들, 상기 각 저유전체층 내에 각기 형성된 적어도 하나 이상의 제1 전극 가지들을 포함하는 제1 전극, 상기 각 저유전체층 내에서 상기 제1 전극의 각 제1 전극 가지에 인접하여 형성된 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극 및 적어도 하나의 상기 저유전체층 내에서 상기 제1 전극 가지와 상기 제2 전극 가지 사이에 위치하며, 상기 유전체층의 유전율보다 큰 유전율을 갖는 고유전체층을 포함한다.
바람직하게는, 상기 제1 전극의 적층되어 있는 각 제1 전극 가지들은 수직적으로 상호 전기적으로 연결되어 있으며, 상기 제2 전극의 적층되어 있는 각 제2 전극 가지들도 수직적으로 상호 전기적으로 연결되어 있으며, 상기 각 저유전층 내에서 상기 각 제1 전극 가지들과 상기 제2 전극 가지들은 서로 깍지낀 형태로 마주보면서 형성된다.
상기 적층된 저유전체층들 사이에는 상기 저유전체층과 식각선택비가 다른 절연층들이 더 포함될 수 있으며, 상기 고유전체층은 최상층에 형성된 상기 저유전체층 내에 형성되거나, 모든 상기 저유전체층 내에 형성되거나 적어도 일부의 유전체층 내에 형성될 수 있다.
또한 상기 고유전체층은 상기 제1 전극 가지 또는 상기 제2 전극 가지와 직접 접촉하지 않는 것이 바람직하며, 상기 제1 전극 가지와 상기 제2 전극 가지는 동일한 높이를 갖는 것이 바람직하다.
한편, 상기 본 발명의 또다른 기술적 과제를 달성하기 위한 본 발명에 따른 커패시터를 포함하는 집적회로 제조방법은, 반도체 기판 위로 저유전체층을 형성하는 단계 및 상기 저유전체층 내에 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극과, 상기 제1 전극 가지에 인접하여 배치되는 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극을 형성하는 단계를 포함한다. 이어서 상기 저유전체층 상에, 상기 제1 전극 가지 및 상기 제2 전극 가지 사이의 상기 저유전체층을 노출시키는 식각마스크 패턴을 형성하는 단계, 상기 식각마스크 패턴을 이용하여 상기 제1 전극 가지와 상기 제2 전극 가지 사이의 노출된 상기 저유전체층의 일부를 제거하여 함몰부를 형성하는 단계; 및 상기 함몰부 내에 상기 저유전체층의 유전율보다 높은 유전율을 갖는 고유전체층을 형성하는 단계를 포함한다.
한편, 상기 반도체 기판 위로 상기 저유전체층을 형성하는 단계 이전에, 반도체 기판 위로 추가적으로 하부 저유전체층을 형성하는 단계; 및 상기 하부 저유전체층 내에 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극과, 상기 제1 전극 가지에 인접하여 배치되는 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극을 형성하는 단계를 더 포함할 수 있으며, 이때 상기 저유전체층을 형성하는 단계는, 상기 저유전체층을 상기 하부 저유전체층 상에 형성한다.
한편, 상기 하부 저유전체층 상에 상기 저유전체층을 형성하는 단계 이전에, 상기 하부 저유전체층 상에, 상기 제1 전극 가지 및 상기 제2 전극 가지 사이의 상기 하부 저유전체층을 노출시키는 식각마스크 패턴을 형성하는 단계; 상기 식각마스크 패턴을 이용하여 상기 제1 전극 가지와 상기 제2 전극 가지 사이의 노출된 상 기 하부 저유전체층의 일부를 제거하여 함몰부를 형성하는 단계; 및 상기 함몰부 내에 상기 하부 저유전체층의 유전율보다 높은 유전율을 갖는 하부 고유전체층을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 함몰부를 형성하는 단계에서 상기 제1 전극 가지 또는 상기 제2 전극 가지는 상기 함몰부에 의해 노출되지 않도록 한다.
본 발명에 의하면, 커패시터를 구성하는 제1 전극 가지와 제2 전극 가지 사이에 형성된 저유전체층의 일부를 고유전체층으로 대체함으로써 커패시터의 정전용량이 향상될 수 있다.
이하부터는 본 발명의 예시되는 실시예를 보여주는 도면을 참조하여 본 발명을 좀 더 상세하게 설명한다. 그러나, 본 발명은 다른 형태로 실시될 수 있으며, 여기서 설명하는 실시예에 의해 한정되어 해석되어서는 아니된다. 이러한 실시예들은 본 명세서가 충분하고 완전하도록 하고, 본 기술 분야의 통상의 지식을 가진 자가 본 발명의 범위를 충분히 해석할 수 있도록 하기 위해 제공되는 것이다. 도면에 있어서, 각 층과 영역들의 크기와 상대적인 크기들은 명확하게 하기 위해 과장되어 있다. 명세서 전체에 걸쳐, 같은 도면부호는 같은 구성요소를 지칭한다.
도 3은 본 발명의 일 실시예에 따른 VPP 커패시터의 평면도이며, 도 4는 도 3의 B-B'선을 따라 자른 단면도 일부이다.
도 3 및 도 4를 참조하여 설명하면, 제1 전극과 제2 전극이 상호 마주 보며 이들 사이에 유전체층을 개재하며 형성되며, 이들이 하나의 커패시터를 구성한다. 도 3은 도 4의 단면도에서 커패시터의 최상부층의 평면도이며, 도 4는 반도체 기판 (도시하지 않음) 위로 적층형성된 복수개의 전극 층을 보여준다.
도 3을 참조하면, 커패시터의 한 축을 구성하는 제1 전극은 외부 전원에 연결하기 위한 제1 연결패드(114F)로부터 가로 방향으로 길게 연장된 제1 전극 줄기(112F)와, 상기 제1 전극 줄기(112F)를 공유하면서 세로 방향으로 분지된 복수개의 제1 전극 가지(110F)로 구성된다. 커패시터의 다른 한 축을 구성하는 제2 전극은 외부 전원에 연결하기 위한 제2 연결패드(124F)로부터 제1 전극 줄기(112F)와 같이 가로 방향으로 길게 연장된 제2 전극 줄기(122F)와, 상기 제2 전극 줄기(122F)를 공유하면서 세로 방향으로 분지된 복수개의 제2 전극 가지(120F)로 구성된다. 제1 전극 가지(110F)와 제2 전극 가지(120F)은 서로 깍지낀 형태로 인접하여 형성된다. 제1 전극과 제2 전극 사이에는 저유전체층(130F)이 형성되며, 특히 제1 전극 가지(110F)와 제2 전극 가지(120F) 사이의 저유전체층(130F) 내에는 저유전체층(130F)의 유전율보다 큰 유전율을 갖는 고유전체층(140F)이 일정한 크기를 갖는 섬(island) 모양으로 형성된다.
도 3과 도 4를 참조하면, 수직적으로 복수개의 저유전체층이 적층되어 있으며, 최하부의 저유전체층(130A)에서부터 최상부의 저유전체층(130F)에 이르기까지각 저유전층들(130A, 130B,...130F) 내에는 제1 전극 가지(110A, 110B,..110F) 및 제2 전극 가지(120A, 120B,...120F)들이 도 3에서 보여지는 최상층의 저유전체층(130F)에서와 동일하게 또는 유사하게 서로 대향하며 인접 형성되어 있다. 각 저유체층들 내에서는 최상부 저유전체층(130F) 내에서와 같이 상기 제1 및 제2 전극 줄기(112F, 122F)가 형성되거나 형성되지 않을 수도 있다. 도 4에서 도면 부호 "130T"는 보호 절연층을 나타내며, "132A, 132B,...132F"는 저유전체층들 사이에 형성된 절연층을 나타낸다.
각각의 저유전체층(130A, 130B,...130F) 내에 형성된 제1 전극 가지(110A, 110B,...110F)들은 복수개의 콘택 또는 비아(116B,...116F)에 의해 상하로 전기적으로 연결되어 있다. 각각의 저유전체층(130A, 130B,...130F) 내에 형성된 제2 전극 가지(120A, 120B,...120F)들도 복수개의 콘택 또는 비아(126F)에 의해 또한 상하로 전기적으로 도통되도록 연결되어 있다.
한편, 도시하지 않은 반도체 기판은 하나의 구성 성분 또는 화합물로 구성될 수 있으며, 하나 이상의 층을 가지는 반도체 집적회로 기판일 수 있다. 또한, 반도체 기판 상에 별도의 반도체 층을 가질 수도 있다. 반도체 기판으로는 단결정(monocrystalline) 실리콘 기판 또는 SOI (Semiconductor on insulator) 기판이 될 수 있다. 즉, 반도체 기판 위로 형성되는 제1 전극 및 제2 전극은 반도체 장치의 제조공정에 따라 반도체 기판 상의 일정영역, 즉 반도체 기판(substrate), 절연(insulation) 영역, 패시베이션(passivation) 영역의 내부 또는 그 표면에 형성될 수 있다. 제1 전극 및 제 2 전극은 반도체 기판 상의 한 부분에만 형성될 수도 있고, 필요에 따라 여러 층에 걸쳐 다수 형성될 수도 있다. 특히, 반도체 기판으로부터 최상단에 위치하는 커패시터를 최종 커패시터(final capacitor)라고 불리기도 하며, 이러한 커패시터를 구성하기 위한 전극을 최종 전극(final electrode)이라고도 한다. 이러한 최종 전극 또는 최종 커패시터는 일반적인 반도체 집적회로의 제조단계에 있어서 전극 또는 커패시터를 형성하기 위한 메탈형성 공정(metal process)중 가장 늦게 이루어지는 공정 단계에 의하여 형성되는 전극 또는 커패시터를 의미한다.
제1 전극 줄기(112F) 및 제2 전극 줄기(122F)는 각기 복수개의 제1 전극 가지(110F) 및 제2 전극 가지(120F)를 가지는데, 이러한 전극 가지의 형상에 따라 제1 전극과 제2 전극은 서로 대향하여 배치되도록 한다. 특히, 각각의 전극 가지와 인접한 전극 가지들이 서로 대향하며 깍지낀 형태로 구성하는 것이 바람직하다. 이는 커패시터의 정전용량을 늘리기 위한 전극의 유효 면적을 확보할 수 있기 때문이다. 또한, 제1 전극 가지 및 제2 전극 가지는 동일 평면상에 존재하는 것이 바람직하다. 전극 가지의 개수와 형상은 요구되는 특성에 따라 다양하게 구성할 수 있다. 예를 들어 도 3에 도시된 바와 같이 전극 줄기들에 대하여 수직으로 평행하게 구성하거나, 일정 부분이 굴곡이나 요철(凹凸)을 가지도록 구성될 수도 있다.
제1 전극 및 제2 전극은 도전성 물질, 특히 금속 물질 또는 금속의 질화물이 사용될 수 있는데, 예를 들어 Al, W, Cu, Ta, TaN, Ti, TiN, Hf, HfN, Zr, ZrN, Mo, MoN 등이 사용될 수 있다.
제1 전극 및 제2 전극 사이에는 상대적으로 낮은 유전율을 갖는 저유전체층이 배치되어 형성된다. 상기 저유전체는 일정한 유전율을 갖는데, 특히 저유전체층이 층간 절연층으로 구성되는 경우, 높은 유전율을 갖는 유전물질을 사용하는 것은 RC 지연(RC delay)를 증가시킬 수 있기 때문에 가능하면 낮은 유전율을 갖는 물질을 사용하는 것이 바람직하다. 일반적으로 실리콘 이산화물(SiO2) 또는 실리콘 질화 물(SixNy) 등이 사용될 수 있으며, 이 외의 낮은 유전율을 갖는 물질이 선택되어 사용될 수도 있다.
고유전체층(140F)는 제1 전극 가지(110F)와 제2 전극 가지(120F) 사이에 위치하도록 저유전체층(130F) 내에 배치되며, 저유전체(130F)의 유전율보다 유전율이 더 큰 것을 사용하게 된다. 이때, 배치되는 고유전체층(140F)은 제1 전극 가지(110F)와 제2 전극 가지(120F)의 대향하는 면 사이에 존재하는 저유전체층(130F) 내의 일부분에 형성되는 것이 바람직하다. 특히, 고유전체층(140F)은 제1 전극 가지(110F) 또는 제2 전극 가지(120F)와 직접 접하지 않도록 구성하는 것이 바람직한데, 만약 높은 유전율을 가진 유전체가 직접 전극과 접하게 되는 경우 높은 유전율을 가진 유전체가 전극과 불필요한 화학적 반응을 일으켜 불리한 영향을 발생시킬 가능성이 있기 때문이다. 특히 저유전체를 층간 절연층으로 구성하는 경우, 높은 유전율을 가지는 고유전체의 형성 위치 및/또는 크기에 따라 RC 지연을 증가시킬 수 있기 때문에, 가능하면 정전용량 증가의 목적에 부합하는 범위인 대향하는 전극 가지들 사이에 위치하도록 사용되는 것이 바람직하다.
고유전체층으로는 저유전체층보다 높은 유전율을 갖는 것이 바람직한데, 예를 들어 SiN, SiC, HfO2 등의 어느 하나 또는 이들의 조합을 사용할 수 있다.
도 1 및 도 3으로부터 종래의 커패시터와 비교할 때 추가된 고유전체층(140F)에 의하여 정전용량이 증가되는데, 종래 기술에 의한 커패시터의 정전용량을 CT0라고 하고, 본 발명의 일 실시예에 의한 커패시터의 정전용량을 CT 이라고하여 정전용량을 비교하여 보면, 하기의 수학식 2와 같다. 이때, 고유전체층(140F)은 제1 전극 가지(110F)와 제2 전극 가지(120F) 사이의 저유전체층(130F)의 중앙에서 동일한 거리와 면적을 가지도록 형성되어 있다고 가정한다.
CT/CTO = 3k/ (2k+k')
(k: 저유전체의 유전율, k' 고유전체의 유전율)
상기 수학식 2에 따르면, 본 발명의 일 실시예에 의한 커패시터의 정전용량은 종래 기술에 의한 커패시터의 정전용량보다 3k/(2k+k')배 커지게 된다. 따라서, 본 발명에 의한 커패시터는 1~1.5배(k'>>k인 경우)의 정전용량 증가 효과가 있게 된다. 정전용량의 증가 비율을 조절하기 위하여, 고유전체층(140F)의 위치, 길이, 높이, 면적 또는 재료는 다양하게 선택되어 사용될 수 있다.
본 발명의 실시예에 있어서, 고유전체층(140F)은 도 4에 도시한 바와 같이 최상층의 저유전체층(130F)에만 존재할 수 있으며, 이는 반도체 집적회로의 제조 단계에 있어서, 모든 금속배선 형성 공정이 완료된 이후에 정전용량의 증가를 위한 고유전체 형성 단계를 수행하는 것이기 때문에 공정의 간소화 및 제조 비용을 절감시킬 수 있는 효과가 있다.
도 5는 도 4에 대응하는 본 발명의 다른 실시예에 따른 VPP 커패시터를 나타내는 단면도이다.
도 4와 비교하면, 적층된 각 저유전체층(130A, 130B,...130F)들 모두에 제1 전극 가지(110A, 110B,...110F) 및 제2 전극 가지(120A, 120B,...120F) 뿐만 아니라 이들 사이에 모두 고유전체층(140A, 140B,...140F)이 추가적으로 더 형성된 것을 알 수 있다. 따라서 정전용량 증가의 효과가 더욱 향상된다.
도 6A 내지 6I는 본 발명의 일 실시예에 따른 VPP 커패시터의 제조 방법을 나타내는 단면도들이다. 본 발명의 일 실시예에 의한 높은 정전용량을 갖는 커패시터를 포함하는 집적회로 장치를 제조함에 있어서, 반도체 집적회로 기판의 제조 기술 및 커패시터의 전극 부분을 만들기 위한 금속 배선 형성 기술 등은 반도체 집적회로의 일반적인 제조 기술에 따라 수행할 수 있다. 이하 반도체 기판(도시하지 않음) 상에서 수행되는 반도체 집적회로의 일반적인 제조과정에 대하여는 상세한 설명을 생략하며, 반도체 기판 위로 복수번의 금속 배선 형성 공정이 완료된 후 최상층에 존재하는 저유전체층(130F)에서의 커패시터 제조 과정을 중점적으로 설명한다.
도 6A를 참조하면, 최상층의 저유전체층(130F) 아래의 저유전체층 내에서 제1 전극 가지 및 제2 전극 가지를 형성한 후, 전면에 저유전체층과 식각선택비가 있는 절연층(132E)을 예를 들어, 실리콘 나이트라이드층으로 형성한다. 이어서, 절연층(132E) 상에 최상층의 저유전체층(130F)을 예를 들어, 실리콘 옥사이드층으로 형성한다.
도 6B를 참조하면, 소정의 포토리소그라피 공정을 이용하여 제1 전극 가지용 트랜치(110f) 및 제2 전극 가지용 트랜치(120f)를 저유전체층(130F) 내에 형성하며, 듀얼 다마신 공정을 이용하여 제1 전극 가지용 트랜치(110f) 내에 제1 전극가 지 연결용 콘택홀(116f)을 형성하고, 동시에 제2 전극 가지용 트랜치(120f) 내에도 제2 전극 가지 연결용 콘택홀(도시하지 않음)을 형성한다. 상세히 도시되지 않았지만, 상기 제1 전극 가지 연결용 콘택홀(116f) 및 제2 전극 가지 연결용 콘택홀은 최상층 하부에 존재하는 하부 저유전체층 내에 형성된 제1 전극 가지 및 제2 전극 가지를 노출시킨다.
도 6C를 참조하여 설명하면, 제1 전극 가지용 트랜치(110f), 제1 전극 가지 연결용 콘택홀(116f), 제2 전극 가지용 트랜치(120f) 및 제2 전극 가지 연결용 콘택홀(도시하지 않음)이 형성된 저유전체층(130F)의 전면에 도전물질층(134)을 형성하여 상기 트랜치들 및 콘택홀들을 매립한다.
도 6D를 참조하면, 상기 도전물질층(134)을 에치백 또는 화학기계적 연마공정(CMP Process)을 이용하여 저유전체층(130F)의 표면이 노출되도록 제거함으로써 상기 트랜치들 및 콘택홀들 내에 매립된 제1 전극 가지(110F), 제1 전극 가지 연결용 콘택(116F) 및 제2 전극 가지(120F) 등을 형성한다. 이어서 전면에 상기 저유전체층(130F)과 식각선택비가 있는 절연층(132F)를 형성한다. 필요에 따라 상기 절연층(132F)을 형성하지 않을 수도 있다.
도 6E를 참조하면, 상기 절연층(132F) 상에 예를 들어, 포토레지스트로 된 식각마스크 패턴(136)을 형성한다. 식각마스크 패턴(136)은 도 3에서 보여지듯이 인접된 제1 전극 가지(110F) 및 제2 전극 가지(120F) 사이를 섬 모양으로 노출시킨다.
도 6F를 참조하면, 식각마스크 패턴(136)에 의해 노출된 표면의 절연층 (132F) 및 저유전체층(130F)의 일부를 제거하여 저유전체층(130F) 내에 함몰부(138)를 형성한다. 함몰부(138)는 건식 식각 또는 습식 식각에 의해 수행하며 정전용량을 고려하여 일정한 높이, 길이, 폭을 갖도록 형성한다. 이때 바람직하게는, 함몰부(138)를 형성하는 단계에서 함몰부(138)에 의해서 제1 전극 가지(110F) 또는 제2 전극 가지(120F)의 측면이 노출되지 않도록 한다.
도 6G를 참조하면, 함몰부(138)를 매립할 정도로 전면에 고유전체물질층(140)을 형성한다. 이때 사용되는 고유전체 물질층(470)은 저유전체(130F)의 유전율보다 높은 유전율을 갖는 물질을 사용하는 것이 바람직한데, 예를 들어 SiN, SiC, HfO2 등이나 이들의 조합의 것을 사용할 수 있다.
도 6H를 참조하면, 함몰부(138)의 외부에 있는 잉여의 고유전체 물질층(140)을 일반적인 평탄화 기술을 이용하여 제거하고, 이에 의해서 제1 전극 가지(110F)와 제 2 전극 가지(120F) 사이에 있는 저유전체층(130F) 내에 고유전체층(140F)이 형성된다. 평탄화 공정은 예를 들어, 화학기계적 연마(CMP)를 이용하여 이루어 질 수 있다.
도 6I를 참조하면, 보호층(130T)을 전면에 형성한다.
상술한 바와 같이 본 발명의 실시예에서는 최상층의 저유전체층(130F) 내에 제1 전극 가지, 제2 전극 가지 및 고유전체층을 형성하는 것에 대하여 설명하였지만, 하부에 존재하는 커패시터의 전극 가지들에 대하여도 동일한 과정에 의해 형성할 수 있음은 물론이다. 또한 정전용량을 최대로 확보하기 위해 적층된 전체 저유 전체층 내에서 전극 가지들 사이에 고유전체층을 형성할 수 있으며, 공정의 단순화나 비용들을 고려하여 최상층의 저유전체층 내에만 고유전체 층을 형성할 수 있다. 또한 본 실시예에서는 도 3에서 보여지듯이 직선 띠 모양의 고유전체층(140F)을 개시하고 있으나, 그 형상, 높이, 폭, 길이 등은 다양한 구조로 선택하여 사용할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명은 저유전체보다 높은 유전율을 가지는 고유전체를 사용함으로써, 종래의 커패시터를 포함하는 집적회로 장치에서 면적 및/또는 크기의 증가 없이 정전용량의 증가를 가져올 수 있으며, 특히, 낮은 유전율을 갖는 저유전체를 층간 절연층으로 구성하고 높은 유전율을 가지는 고유전체를 적용하여, RC 지연이 증가하거나 전극과의 불리한 화학반응이 일어나는 것을 방지하면서 높은 정전용량을 갖는 커패시터를 포함하는 집적회로 장치 및 그 제조방법을 제공하는 효과가 있다.
도면과 명세서에서 본 발명의 실시예들을 기술하였고, 비록 특정한 용어가 사용되었지만, 이는 포괄적이며 설명하기 위한 의미로 사용된 것이고, 이하의 청구항에서 설명되는 본 발명의 권리범위 해석함에 있어 제한하는 목적으로 사용되는 것은 아니다.

Claims (24)

  1. 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극;
    상기 제1 전극과 대향하도록 배치되며, 상기 제1 전극의 제1 전극 가지에 인접하여 형성된 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극;
    상기 제1 전극 가지와 상기 제2 전극 가지 사이에 배치되어, 상기 제1 전극과 상기 제2 전극을 절연시키는 저유전체층; 및
    상기 제1 전극 가지와 상기 제2 전극 가지 사이에 위치하며, 상기 저유전체층의 유전율보다 큰 유전율을 갖는 고유전체층;
    를 포함하는 커패시터.
  2. 제 1 항에 있어서,
    상기 고유전체층은 상기 제1 전극 가지 또는 상기 제2 전극 가지와 직접 접촉하지 않는 것을 특징으로 하는 커패시터.
  3. 제 1 항에 있어서,
    상기 제1 전극 가지와 상기 제2 전극 가지는 동일 평면상에 형성되는 것을 특징으로 하는 커패시터.
  4. 제 1 항에 있어서,
    상기 고유전체층은 SiN, SiC, HfO2로 구성된 그룹에서 선택된 하나 또는 그들의 조합인 것을 특징으로 하는 커패시터.
  5. 제 1 항에 있어서,
    상기 제1 전극 가지 및 상기 제2 전극 가지는 상기 저유전체층 내에 형성되는 트랜치 내에 매립된 형상을 하며, 상기 고유전체층은 상기 제1 전극 가지와 상기 제2 전극 가지 사이에서 상기 저유전체층 내에 형성되는 함몰부 내에 매립된 형상을 하는 것을 특징으로 하는 커패시터.
  6. 반도체 기판;
    상기 반도체 기판 위로 적층되는 복수개의 저유전체층들;
    상기 각 저유전체층 내에 각기 형성된 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극;
    상기 각 저유전체층 내에서 상기 제1 전극의 제1 전극 가지에 대향하여 인접 형성된 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극; 및
    적어도 하나의 상기 저유전체층 내에서 상기 제1 전극 가지와 상기 제2 전극 가지 사이에 위치하며, 상기 저유전체층의 유전율보다 큰 유전율을 갖는 고유전체층;
    을 포함하는 커패시터를 포함하는 집적회로 장치.
  7. 제 6 항에 있어서,
    상기 적층된 각 저유전체층 내에서 상하로 형성된 상기 제1 전극 가지들은 수직적으로 상호 연결되어 있으며, 상기 제2 전극 가지들도 수직적으로 상호 연결되어 있는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  8. 제 7 항에 있어서,
    상기 제1 전극 가지들 또는 상기 제2 전극 가지들은 각기 적어도 하나 이상의 콘택 또는 비아에 의해 상호 전기적으로 연결되어 있는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  9. 제 6 항에 있어서,
    상기 각 저유전층내에서 상기 각 제1 전극 가지들과 상기 제2 전극 가지들은 서로 깍지낀 형태로 마주보면서 형성되는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  10. 제 6 항에 있어서,
    상기 적층된 저유전체층들 사이에는 상기 저유전체층과 식각선택비가 다른 절연층들이 더 포함되어 있는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  11. 제 10 항에 있어서,
    상기 저유전체층은 실리콘옥사이드층이며, 상기 절연층은 실리콘나이트라이드층임을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  12. 제 6 항에 있어서,
    상기 고유전체층은 최상층에 형성된 상기 저유전체층 내에 형성된 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  13. 제 6 항에 있어서,
    상기 고유전체층은 모든 상기 저유전체층들 내에 형성된 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  14. 제 6 항에 있어서,
    상기 고유전체층은 상기 제1 전극 가지 또는 상기 제2 전극 가지와 직접 접촉하지 않는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  15. 제 6 항에 있어서,
    상기 제1 전극 가지들과 상기 제2 전극 가지들은 동일한 높이를 갖는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  16. 제 6 항에 있어서,
    상기 고유전체층은 SiN, SiC, HfO2로 구성된 그룹에서 선택된 하나 또는 그들의 조합인 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  17. 제 6 항에 있어서,
    상기 각 저유전체층내에서 상기 제1 전극 가지 및 상기 제2 전극 가지는 상기 저유전체층 내에 형성되는 트랜치 내에 매립된 형상을 하며, 상기 고유전체층은 상기 제1 전극 가지와 상기 제2 전극 가지 사이에서 상기 저유전체층 내에 형성되는 섬모양의 함몰부 내에 매립된 형상을 하는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치.
  18. 반도체 기판 위로 저유전체층을 형성하는 단계;
    상기 저유전체층 내에 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극과, 상기 제1 전극 가지에 인접하여 배치되는 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극을 형성하는 단계;
    상기 저유전체층 상에, 상기 제1 전극 가지 및 상기 제2 전극 가지 사이의 상기 유전체층을 노출시키는 식각마스크 패턴을 형성하는 단계;
    상기 식각마스크 패턴을 이용하여 상기 제1 전극 가지와 상기 제2 전극 가지 사이의 노출된 상기 저유전체층의 일부를 제거하여 상기 저유전체층 내에 섬모양의 함몰부를 형성하는 단계; 및
    상기 함몰부 내에 상기 저유전체층의 유전율보다 높은 유전율을 갖는 고유전체층을 형성하는 단계;
    를 포함하는 커패시터를 포함하는 집적회로 장치의 제조방법.
  19. 제 18 항에 있어서,
    상기 반도체 기판 위로 상기 저유전체층을 형성하는 단계 이전에,
    반도체 기판 위로 하부 저유전체층을 형성하는 단계; 및
    상기 하부 저유전체층 내에 적어도 하나 이상의 제1 전극 가지를 포함하는 제1 전극과, 상기 제1 전극 가지에 인접하여 배치되는 적어도 하나 이상의 제2 전극 가지를 포함하는 제2 전극을 형성하는 단계;를 더 포함하며,
    상기 저유전체층을 형성하는 단계는, 상기 저유전체층을 상기 하부 저유전체층 상에 형성하는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치의 제조방법.
  20. 제 19 항에 있어서,
    상기 하부 저유전체층 상에 상기 저유전체층을 형성하는 단계 이전에,
    상기 하부 저유전체층 상에, 상기 하부 저유전체층 내에 형성된 상기 제1 전극 가지 및 상기 제2 전극 가지 사이의 상기 하부 저유전체층을 노출시키는 식각마스크 패턴을 형성하는 단계;
    상기 식각마스크 패턴을 이용하여 상기 제1 전극 가지와 상기 제2 전극 가지 사이의 노출된 상기 하부 저유전체층의 일부를 제거하여 함몰부를 형성하는 단계; 및
    상기 함몰부 내에 상기 하부 저유전체층의 유전율보다 높은 유전율을 갖는 하부 고유전체층을 형성하는 단계;를 더 포함하는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치의 제조방법.
  21. 제 19 항에 있어서,
    상기 하부 저유전체층 내에 형성된 제1 전극 가지 및 제2 전극 가지를 상기 저유전체층 내에 형성된 제1 전극 가지 및 제2 전극 가지와 각기 수직적으로 상호 연결하기 위한 복수개의 콘택홀 또는 비아홀을 형성하는 단계를 더 포함하는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치의 제조방법.
  22. 제 19 항에 있어서,
    상기 하부 저유전체층과 상기 저유전체층 사이에는 상기 저유전체층과 식각선택비가 다른 절연층을 형성하는 단계를 더 포함되어 있는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치의 제조방법.
  23. 제 22 항에 있어서,
    상기 저유전체층 및 하부 저유전체층은 실리콘옥사이드층이며, 상기 절연층 은 실리콘나이트라이드층이며, 상기 고유전체층은 SiN, SiC, HfO2로 구성된 그룹에서 선택된 하나 또는 그들의 조합인 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치의 제조방법.
  24. 제 18 항에 있어서,
    상기 함몰부를 형성하는 단계에서 상기 제1 전극 가지 또는 상기 제2 전극 가지가 상기 함몰부에 의해 노출되지 않도록 하는 것을 특징으로 하는 커패시터를 포함하는 집적회로 장치의 제조방법.
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